JPH03192821A - フェーズロックループ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、フェーズロックループ（ＰＬＬ　）にかかり
、特に、ディジタルＰＬＬのフィードバックルーズにア
ナログＰＬＬ’に用いたＦＭステレオデーダ用のＰＬＬ
に関するものである。

（従来の技術） ステレオ受信機はすべて、６つの機能を果さなければな
らない。第１に、デコーダは、送信機と受信機との同期
用としてＦＭ合成信号に付加され定１９１ｄ（ｚのパイ
ロット信号を検出し、ロックオンしなければならない。

この同期はＰＬＬ’￥’用いて行われろ。−度目、りさ
れると、デコーダは送信信号に同期し、第２の機能、す
なわち、ＦＭ合成信号を、元の１９　ｋＨｚパイロット
信号と同位相の３８ｋＨｚ信号によって多重化すること
が行われる。この多重化プロセスによって“左−右”信
号ヲベースバンド（０〜１５ｋＨｚ）まで下げ、これに
よって”左＋右”および“左−右”情報を簡単なローパ
スフィルタを用いて分離することが可能となる。第３に
、この２つの信号の和および差が演算され、ＦＭステレ
オ受信機のスピーカで再生さｎる所望の“左”および”
右”の情報が取り出される。

ＰＬＬの確度およびノイズ特性は極めて重要である。Ｐ
ＬＬで発生する３　８　ｋＨｚ信号上のノイズはすべて
、゛左−右”信号経路に現われる。信号経路内のノイズ
は、デコーダ性能の重要な尺度であり、最小にすべきも
のである。ＰＬＬ内の不正確さはすべて、２つの信号経
路のゲインのミスマツチを招く。ゲインのミスマツチが
あると、“左（右）”のチャネル情報の一部が“右（左
）”の出力に現われろ原因となる。゛分離”と呼ばれる
パラメータは、デコーダがどの程度まで良好に“左”と
“右”の信号を分離しているかの尺度であり、従ってデ
コーダ性能のベンチマークとなる。

標準のＰＬＬは第１図に示す通りである。すなわち標準
のＰＬＬは、第１の位相検出器１０、ループフィルタ１
２（第１のフィルタ手段）、電圧制御発振器（ＶＣＯ）
１４、および周波数ディパイダ１６から構成されている
。アナログシステムでは、第１の位相検出器１０は、周
波数ディバイダ１６の出力とシステム入力との間の位相
差に比例した電圧を発生する。この電圧は、ループフィ
ルタ１２を通ってＶＣＯＩ４の入力に供給されろ。ｖＣ
Ｏの出力が入力信号と同位相であると、第１の位相検出
器１０はその動きを停止する。周波数ディバイダ１６が
２で分割するものであり、まｒｓ　Ｐ　Ｌ　Ｌが１９　
ｋＨｚに口、りされると、ｖＣＯの出力は、デコーダ信
号経路で要求される３　８ｋＨｚとなる。

アナログＰＬＬはアナログｖｃｏｖ有し、これは不正確
であり、かつ温度依存性をもっている。

このためコストの高い外部用品か必要となり、まｒｓ　
Ｐ　Ｌ　Ｌのバンド幅を温度変化を考慮して広くてろ必
要があり、従ってシステム性能が低下する。

ディジタルシステムでは、回路動作は、アナログ電圧の
代りにディジタル言語が用いられること以外は全（同じ
である。このようなディジタルＰＬＬの１つがＵＳ特許
Ａ４．５７７１６３に開示さｎている。

ディジタルＰＬＬは、その出力周波数が入力ビットパタ
ーンで制御されるディジタルｖｃｏ’ｖ持っている。Ｐ
ＬＬの自由運転周波数は極めて正確であるが、ＶＣＯの
出力周波数は量子化されたステ、プでしか動かない。こ
の周波数は平均値付近に集中しているが、時間内の各瞬
間では不正確である。この量子化は、ＦＭステレオデコ
ーダの性能に限界を与える原因となる。

（発明が解決しようとする課題） 従って、本発明の目的は、狭いバンド幅と小さな位相ノ
イズヶ有し、ＦＭステレオデコーダに実用可能な、全集
積形のフェーズロックルー１回路を提供することである
。

（課題を解決するための手段と作用） 本発明如よるフェーズロックループは、第１の位相検出
器、アナログ電圧制御発振器、第１の位相検出器の出力
に応答してアナログ電圧制御発振器に入カビ与える第１
のフィルタ手段、およびアナログ電圧制御発振器の出力
を第１の位相検出器の第１の入力に接続する接続手段、
７有するアナログフェーズロックループを備えると共に
、さらにアナログ／ディジタル電圧制御発振器、パイロ
ット信号を含むＦＭ合合成入力信号大入力る第２の位相
検出器、第２の位相検出器の出力に応答してアナログ／
ディジタル電圧制御発振器にアナログ制御入力り与える
第２のフィルタ手段を備え、このアナログ／ディジタル
電圧制御発振器は、基準入力周波数信号ケ基準発振源か
ら入力すると共に、平均周波数がパイロット信号と等し
い出力信号を供給する手段ケ含んでおり、さらにアナロ
グフェーズロックループはアナログ／ディジタル電圧制
御発振器と第２の位相検出器との間のフィードパ、り経
路内に接続されてアナログ／ディジタル電圧制御発振器
の出力を平均化しており、また第１の位相検出器はアナ
ログ／ディジタル電圧制御発振器の出力乞入力し、さら
にまた上記の接続手段は第２の位相検出器への第１の入
力も供給するようになっている。

本発明のＰＬＬは、ＦＭステレオ受信機のデコーダに特
に実用性の高い、ディジタルとアナログとの複合回路で
ある。ＰＬＬの中心周波数は、アナログ／ディジタルｖ
ＣＯを用いて、水晶制御の発振器で発振される外部の矩
形波を基準として確立される。このアナログ／ディジタ
ル発振器については、本願と同じ日に出願した私共の特
許出願に詳細に説明されている。このＰＬＬのディジタ
ル部分は中心周波数を正確に設定する。回路のアナログ
部分は、回路が信号に口、クオンし、システムの全体的
な安定化をはかつている。このように、本発明のＰＬＬ
はアナログとディジタルの両方の機能をもっている。こ
れは、アナログ式、およびディジタル式の何れよりも有
利であり、外部に部品Ｚ要することなく、標準のＰＬＬ
よりも高い性能を発揮する。

（実施例） 以下、本発明の一実施例Ｚ図面乞参照して説明する。

本発明によるアナログ／ディジタルＰＬＬは第２図に示
されている。このＰＬＬは、第２の位相検出５２０．ロ
ーパスフィルタ２２、ループフィルタ２４、アナログ／
ディジタルＶＣＯ２（５、および全体に記号２８を付し
たアナログＰＬＬから構成されている。また、水晶制御
の発振器（図示せず）からアナログ／ディジタルＶＣＯ
２６に５．６　ＭＨｚの矩形波入力が与えられる。

第２図におけるアナログＰＬＬ２８は従来のものであり
、第１図の各構成部分を含んでおり、それぞれ同じ記号
で示されている。第２の位相検出器２０はアナログＰＬ
Ｌからの１９　ｋＨｚのフィードパ、り信号とＦＭ合成
信号内の１９　ｋＨｚのパイロット信号との位相差を検
出する。入力上の残りの信号は、アナログ／ディジタル
■ＣＯ２６のバンド幅の狭いことによって無視される。

このバンド幅の狭いのは、アナログ／ディジタルＶＣＯ
２６の自由運転周波数が、１９　ｋＨｚのパイロット信
号に対して１．９Ｈｚ　（０，０１％）以内の確度をも
っているからである。第２の位相検出器２０の出力は、
ローパスフィルタ２２、ループフィルタ２４（第２のフ
ィルタ手段）を介して、アナログ／ディジタルＶＣＯ２
６の入力に与えられる。アナログ／ディジタルＶＣＯ２
６の出力信号は記号Ｄ　１９　ｋＨｚで示され、平均と
して入カパイロットと同じ周波数乞もっている。しかし
、わずかの位相誤差が、ディジタル回路に起因する出力
周波数の量子化誤差によりて常時発生している。アナロ
グＰ　Ｌ　Ｌ２８は信号Ｄ　Ｉ　９　ｋＨｚに対する平
滑化フィルタとして作動する。これは平均化回路であり
、所要の１９ｋＨｚ信号だけに着目している。アナログ
Ｐ　Ｌ　Ｌ２８の出力はさらに、ＦＭデコーダの信号経
路で用いられる、３８　ｋＨｚの正弦波の発生に用いら
れる。

この信号は、アナログ／ディジタルＰＬＬのディジタル
部分によって正確な周波数となり、さらにＰＬＬのアナ
ログ部分によって位相ノイズの低いものとなる。アナロ
グＰＬＬ２８は、入力が合成信号ではなくてＤ　Ｉ　９
　ｋＨｚであるために、ＦＭデコーダのＳＮ比に悪影響
を及ぼすことなく広いバンド幅夕もつことができる。従
って、アナログＰ　Ｌ　Ｌ　２８は、外部の部品を要す
ることな（、十分に集積化することが可能となる。

信号Ｄ　Ｉ　９　ｋＨｚは、ディジタル回路の位相ノイ
ズのために、ｉ　９　ｋＨｚの点に主成分を、他の周波
数に小さい成分を有する。アナログＰＬＬ２８はＤ　Ｉ
　９　ｋＨｚの中の１９　ｋＨｚ成分だけをロックオン
し、位相ノイズに起因する他の成分は無視する。

） その結果、アナログＶＣＯ１４の出力は低キイズの信号
となる。この信号は、周波数ディバイダ１６（接続手段
）で周波数低減され、記号Ａ　１９　ｋＨｚで示した位
相ノイズの低い１９　ｋＨｚの信号を発生する。この信
号は、アナログ／ディジタルＰＬＬの第２の位相検出器
２０の他の入力になると共に、アナログＰＬＬ２８の第
１の位相検出器１００入力となる。

アナログ／ディジタルＶＣＯ２６は、第６図および第４
図に詳細に示されている通り、２つの基本セクションか
ら構成されている。第１のセクションは、第６図に示す
ような、電圧をパルスに変換する変換器である。アナロ
グ／ディジタル■ω２６用の制御電圧（Ｖｃ）は、全体
として記号２９で示した、従来方式のスイッチ付きコン
デンサ積分器２９に印加されろ。Ｖｃの振幅が設定され
た基準電圧Ｖｒｅｆより大きいときは、演算増幅器３０
の出力（ＶＲＡＭＰ）はゼロ電位方向へ積分される。

コンデンサＣＡはスイッチＳ１〜Ｓ４と共同して等価抵
抗として作動し、これがコンデンサＣＢおよび演算増幅
器３０と共に１つの積分器を構成している。抵抗器３１
．３２．３３で構成された電圧ディバイダは、比較器６
４の負入力への基準入力Ｖｈｉｇｈおよび比較器６５の
正入力への基準入力ＶＩｏＷを確立している。それぞれ
記号ＡＤＤおよびＤＥＬＥＴＥで表わした、比較器６４
、および３５の各出力は、それぞれＮＯＲゲート３乙の
各入力として印加され、ＮＯＲゲートの出力はスイッチ
Ｓ９へ、さらにインバータ６７を介してスイッチＳ１０
へ印加され、コンデンサＣＣＹ制御している。また、演
算増幅器３０の出力ＶＲＡＭＰに応答する比較器３８の
制御によって、電圧＋ＶＲがスイッチＳ１１’に介して
Ｓ９へ印加されるが、あるいは電圧−ＶＲがスイッチＳ
１２を介してＳ９へ印加される。比較器６８の出力は、
直接に３１１へ接続されろと共に、インバータ４０を介
してＳ１２へ接続されている。ＶＲＡＭＰがＶｌｏｗ以
下に下ると、ＤＥＬＥＴＥ信号がハイになると共に、８
１０をオンにする。スイッチＳ１０が導通すると、コン
デンサＣＢからＣＣと＋ＶＲとの積に等しい一定の荷電
を取り去ることによってランプをリセットさせる。ラン
プがリセットすると、ＤＥＬＥＴＥ信号はローになり、
ＶＲＡＭＰがゼロ電位方向へ積分する動作が続けられる
。これによって、出力は完全に連続した電圧となり、こ
れによって出力周波数はその平均が正確な値になる。

Ｖｃの振幅がＶｒｅｆより低（なると、演算増幅器３０
の出力（ＶＲＡＭＰ）は電源電圧の方向へ積分される。

ＶＲＡＭＰがＶｈ　ｉ　ｇｈ　　より高（なると、信号
ＡＤＤがハイになり、スイッチＳ９はオンに、スイッチ
Ｓ１０はオフになる。このとき、コンデンサＣＢから、
ＣＣと−ＶＲとの積に等しい一定の荷電が取り去られる
ことによって、ランプがリセットされる。ランプがリセ
ットすると、ＡＤＤ信号がローとなり、ＶＲＡＭＰの電
源電圧の方向への積分動作が継続される。スイッチ付き
コンデンサ積分器２９のＲＣ時定数、およびＶｃとＶｒ
ｅｆとの間の振幅差がパルスＤＥＬＥＴＥまたはＡＤＤ
の平均レートヲ決定する。スイッチ付きコンデンサ積分
器２９は、Ｖｃライン上の小さな変動を平均化するので
、これによって回路ビノイズに対して丈夫にすることが
できろ。従来のスイッチ付きコンデンサによるｖＣｏと
異なり、スイッチ付きコンデンサ積分器２９は単にアナ
ログ／ディジタルＶＣＯのゲイン７制御するだけであり
、その自由運転周波数は制御しない。ＰＬＬの動作では
ゲインはあまり重要なパラメータではなく、この回路に
おけろ小さなゲインの不正確さがＰＬＬシステムの性能
ＹＩＪミ、トすることはない。

第４図を参照すると、アナログ／ディジタルＶＣＯの第
２セクシヨンは、全体として記号５０で示したディジタ
ルディバイダ（ディパイダ手段）であり、７．２　ＭＨ
ｚの基準信号に基づいて、１９　ｋＨｚの出力を（平均
的に）発生する。この基準信号は３．６ＭＨｚのクロ、
り水晶基準の二倍変換信号である。ディジタルディバイ
ダ５０はジッタディバイダ５２を有し、これが７．２Ｍ
Ｈｚの入力乞、周波数コントローラ５４の制御に従って
、係数６または係数４でデイバイトする。周波数コント
ローラ５４は、第６図の回路におげろＡＤＤパルスおよ
びＤ　Ｅ　Ｌ　ＥＴ　Ｅパルスに応答し、ジッタディバ
イダ５２？：乙によるデイバイトのモード、または４に
よるデイバイトのモードに設定するための信号ＣＴＲＬ
を出力する。ＡＤＤパルスまたはＤ　Ｅ　Ｌ　Ｅ　Ｔ　
Ｅパルスが無い場合には、周波数コントローラは、１回
の６によるデイバイトと、これにつづ（２４回の４によ
るデイバイト動作を行う。これによって平均で１．８２
４　ＭＨｚの出力が得られる。ディバイダ５６はこの信
号を９６でデイバイトし、所望の１９　ｋＨｚの出力を
作成する。水晶基準信号は０．０１％以下の確度をもっ
ているので、１９　ｋＨｚの出力は１．９Ｈｚ以下の確
度を持っている。ディジタルディパイダ５０は正常時、
上述のように、乙によるデイバイトおよび４によるデイ
バイトの割合で運転する。ＡＤＤまたはＤＥＬＥＴＥ　
パルスはそれぞれ、６による番外のデイバイトを追加し
、あるいは６による標準のデイパイトン削除する。これ
によって、ディバイダ５６の出力周波数がわずかに変化
する。

第４図の回路は、第５図にさらに詳細に示されており、
以下さらに第６図（ａ）〜（ｃ）を参照して説明する。

ジッタディバイダ５２はＤ型フリ、プフロ、プロ０およ
び６２とＮＡＮＤゲート６４、および５、から構成さｎ
ている。ＮＡＮＤゲート５、はＣＴＲＬ信号がハイにな
ることによって作動し、ジッタディバイダ５２を６によ
るデイバイトのモードにする。ジッタディバイダ５２の
出力は、５つのＤ型フリ、プフロ、プロ８〜７６、およ
び１つのＴ型フリ、プフロップ７８にクロックを与える
。

Ｄ型フリ、プフロ、プロ８〜７６はＮＡＮＤゲート８０
〜８６およびインバータ８８を介して相互接続され、Ｔ
型フリップフロ、プ７８の出力に９６　ｋＨｚの信号ビ
発生する。９６　ｋＨｚ信号はＮＡＮＤゲート９０およ
び９２を交互に作動させ、ＮＡＮＤゲート９４に入力を
与え、その出力信号ＣＴＲＬをジッタディバイダ５２に
与える。第６図のＡＤＤパルスおよびＤ　Ｅ　Ｌ　Ｅ　
Ｔ　Ｅパルスは、９６　ｋＨｚ信号でクロ、りされてい
るフリ、ブフロップ９６および９８でそれぞれラッチさ
れ、第６図（ａ）〜（Ｃ）に示す信号ＡＤＤ／Ｌおよび
ＤＥＬＥＴＥ／Ｌ　　を発生する。ＡＤＤパルスあるい
はＤＥＬＥＴＥパルスが無いトキは、第６図（ａ）に示
すように、ＮＡＮＤゲート９２は不作動となる。ＮＡＮ
Ｄゲート９０は、９６ｋＨｚ信号がローである時間中、
すなわちＴ型フリッフフロ。

プ７８の入力ＱＢがノ・イのとき、インバータ１００を
介して作動される。ＮＡＮＤゲート９０および９２への
第６の入力は、Ｄ型フリ、プフロ、プロ８および７６か
ら、ＮＡＮＤゲート１０２およびインノ（−タ１０４を
介して与えられ、ＣＴＲＬパルスの立上り工、ジの位置
を決定する。

第６図（ａ）では、ＡＤＤ／Ｌ、ＤＥＬＥＴＥ／Ｌ　　
は共にローになっている。この状態で、ジッタディバイ
ダ５２はその正常出力１．８２４　ＭＨｚ　’ｘ全発生
、ディバイダ５６を介して１９　ｋＨｚ出力乞与える。

この場合、注意すべきことは９６に信号の各サイクルご
と、すなわち７．２ＭＨｚの７５サイクルごとに、１つ
のＣＴＲＬパルスが発生するということである。

ＣＴＲＬがハイのとき、乙によるデイバイトの動作が７
５サイクルの６サイクルの間に行われる。残りの７２サ
イクル中は、ディバイダ５２は４によるデイバイトの動
作を行う。

第６図（ｂ）ではＡＤＤ／Ｌはノ・イになっている。こ
れによって、９６に信号がハイのときにＮＡＮＤゲート
９２Ｙ作動させると共に、Ｄ型フリ、プフロップ６８お
よび７６のＱ出力がハイのとき、ＮＡＮＤ　ゲート９４
の出力乞ハイにする。これによって番外の３によるデイ
バイト動作が追加され、３によるデイバイト動作が、７
．２　ＭＨｚ入力の７５サイクル間に２回行われる。こ
の番外の３によるデイバイトは、４によるデイバイト動
作の代りとして行われ、出力周波数をその可能最大値で
ある１、８２５０８ＭＨｚ　まで高め、ディバイダ５６
の出力に１９．０１１２ｋＨｚ　　！発生ｆる。

第６図（Ｃ）ではＤＥＬＥＴＥ／Ｌがノ・イとなってい
てＮＡＮＤゲー）９０？：不作動にしている。これによ
って、通常の３によるデイバイトはＤ　Ｅ　Ｌ　Ｅ　Ｔ
　Ｅがハイにある間中削除されて出力周波数をその可能
最低値１．８２２９２　ＭＨｚ　まで低下させ、ディバ
イダ５６の出力として１８．９８８８　ｋＨｚ　！発生
する。

一般に、ＡＤＤパルスおよびＤＥＬＥＴＥパルスは決し
て連続的にハイであることはない。そうではなく、パル
スがノ・イになるときに、■ＣＯの出力周波数７少し変
化させろ。単位時間ごとの、ＡＤＤまたはＤ　Ｅ　Ｌ　
Ｅ　Ｔ　Ｅの平均パルス数は、出力周波数を変化させる
と共に入力電圧Ｖｃに直接に依存している。積分時定数
はシステムのゲインヶ決定し、システムゲインは比較的
大きな不確実さをもっているが、ＰＬＬの性能に対して
はほとんど影響を与えない。

この回路は、外部コーポーネントン用いろことな（、正
確な中心周波数を与え、さらに、大きな入力対出力のク
ロ、り比および固定荷電リセアト乞有することによって
位相誤差が最小になる。

本発明のＰＬＬは、位相誤差Ｚ最小にし、位相ノイズの
無いディジタルＰＬＬの確度を実現する高い性能を与え
る。

なお本願と同じ日に出願された私共の特許出願が参照さ
れている。

【図面の簡単な説明】

第１図は、従来のフェーズロックループ’ｔ　示ｆプロ
、り図、第２図は本発明の一実施例を示すプロ、り図、
第３図は、第２図に示したアナログ、ディジタル複合■
ＣＯのアナログ段を示す回路図、第４図は、第２図に示
したアナログ／ディジタル複合ＶＣＯのディジタル段を
示すプロ、り図、第５図は、第４図のプロ、り図７より
詳細に示したロジ、り回路図、第６図（ａ）〜（ｃ）は
、第２図に示したアナログ／ディジタルｖＣＯの動作を
説明するための波形図である。 １０：ｉｌの位相検出器　１２：ループフィルタ１４：
アナログＶＣＯ１６：周波数ディバイダ２０：ｉ２の位
相検出器　２２：ローバスフィルタ２４：ループフィル
タ ２６：アナログ／ディジタルＶＣＯ ２８：アナログＰＬＬ ２９：スイッチ付きコンデンサ積分器 ６０：演算増幅器　　　　３１〜３６：分圧抵抗器３４
．３５．３８　：比較器３６：ＮＯＲゲート３７．４０
：インバータ　　５０：ディジタルディバイダ５２ニジ
ッタディバイダ５４：周波数コントローラ５６：デイバ
イダ ６８〜７６：Ｄ型フリ、プフロ、プ ７８：Ｔ型フリ、プフロ、プ 第１凹 基準＋Ｈ

Claims (1)

1. 【特許請求の範囲】 １、第１の位相検出器（１０）、アナログ電圧制御発振
   器（１４）、第１の位相検出器の出力に応答してアナロ
   グ電圧制御発振器に入力を与える第１のフィルタ手段（
   １２）、およびアナログ電圧制御発振器の出力を第１の
   位相検出器の第１の入力に接接する接続手段（１６）、
   を有するアナログフェーズロックループ（２８）を備え
   たフェーズロックループにおいて、アナログ／ディジタ
   ル電圧制御発振器（２６）、パイロット信号を含むＦＭ
   合成入力信号を入力する第２の位相検出器（２０）、第
   ２の位相検出器の出力に応答してアナログ／ディジタル
   電圧制御発振器にアナログ制御入力を与える第２のフィ
   ルタ手段（２２，２４）を備え、上記アナログ／ディジ
   タル電圧制御発振器は基準入力周波数信号を基準発振源
   から入力すると共に、平均周波数がパイロット信号と等
   しい出力信号を与える手段（５０）を含んでおり、さら
   に、アナログフェーズロックループはアナログ／ディジ
   タル電圧制御発振器と第２の位相検出器との間のフィー
   ドバック経路内に接続されてアナログ／ディジタル電圧
   制御発振器の出力を平均化しており、また第１の位相検
   出器はアナログ／ディジタル電圧制御発振器の出力を入
   力し、また上記接続手段は上記第２の位相検出器への第
   １の入力も与えていること、を特徴とするフェーズロッ
   クループ。 ２、アナログ／ディジタル電圧制御発振器（２６）は、
   パイロット信号の周波数と等しい中心周波数を有すると
   共に、水晶発振器の出力ケ基準にしている、請求項１記
   載のフェーズロックループ。 ５、上記パイロット信号は、ＦＭ合成入力信号の１９ｋ
   Ｈｚパイロット信号である、請求項１または２記載のフ
   ェーズロックループ。 ４、上記、平均周波数がパイロット信号に等しい出力信
   号を与える手段はディバイダ手段（５０）を含んでいる
   、各請求項１〜３記載のフェーズロックループ。 ５、ディバイダ手段は、基準発振源に接続されて基準入
   力周波数信号を所定の周波数で出力するジッタディバイ
   ダ（５２）を有し、かつアナログ／ディジタル電圧制御
   発振器（２６）はさらに、アナログ制御入力に応答して
   ジッタディバイダを制御する周波数制御手段（５４）を
   有する、請求項４記載のフェーズロックループ。