JPS60145727A - 位相ロツクル−プ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔１〕　技術分野 本発明は、ディジタル型の位相ロックループ装置の性能
（口、クレンジ、キャプチャレンジ、引込み時間等）１
はとんど劣化させることなく、容易に周波数キャプチャ
レンジの中心周波数の変更をおこなえるように、中心周
波数設定回路を設けた位相ロックルーズ装置に関する。

〔２〕　背景技術 従来のディジタル型の位相ロックループ装置（以下、ｌ
’−ＰＬＬＪ装置という）として、例えば、第１図に示
すものがあシ、入力信号と出力信号との位相差を検出す
る位相比較器１と、入力端子Ｕ／Ｄ、ＯＰ、τ、Ａ　、
　Ｂ　、　Ｏ、Ｄ及び出力端子Ｑ４＋−Ｑ４ｔ　ＱＣＩ
　Ｑｌ）　”有し位相比較器１により検出された位相ず
れ＠全前記出力信号をクロ、クパルスト、シてカウント
するカウンタ２と、カウンタ２のカウント値を所定の分
局比で出力するための分周比設定器２暑と、入力端子６
Ｐ。

Ａ’　、Ｂ’　、Ｏ’　、Ｄ’等を有しカウント２から
出力される分周されたカウント値に基づいて前記出力信
号を送出するカウンタ３と、カウンタ３に対して分周比
を指令する分周比変換回路と、カウンタ３に基準発振信
号を与える基準発振回路５と、前記出力信号を反転して
第１のカウンタ２にクロックパルスとして与えるＮＯＴ
回路６とから構成されている。そしてカウンタ２と分周
比設定器２ｓＸ＋！：はローパスフィルタ會構成すると
共に、分周比変換回路４、カウンタ３及び基準発振回路
５は電圧制御発振回路（以下（ＶＯＯＪという）全構成
している。

ここで位相比較器１は、入力信号とフィードバックされ
た出カイ「号とを比較し、入力信号が出力信号に対して
進相のときは出力のをノ・イレベル（以下、「Ｉ（」レ
ベルという）、入力信号が出力信号に対して遅相のとき
は出力■をローレベル（以下、ｒＬＪレベルという）に
して、カウンタ２のＵ／Ｄ入力端子に与える。従って位
相比較器ｌの出力■のＨ，Ｌに応じて現時点での入力信
号と出力信号との位相状態が判別できることになる。

カウンタ２の入力端子ＣＰには出力信号がＮＯＴ回路６
で反転されてクロックパルス◎として与えられると共に
１分局比を設定するだめの入力端子Ａ、Ｂ。

０、Ｄにはそれぞれ分周比設定器２ａで設定されたＨレ
ベルまたはＬレベルの組合せからなる信号が与えられる
。するとカウンタ２は１位相比較器１の出力のである位
相差信号に応じて分周比設定器２畠により設定された所
定の分周比で出力信号をカウントアツプまたはカウント
ダウンする。すなわち出力信号に対して入力信号が進相
時にはカウントアツプ動作をおこない。

出力信号に対して入力信号が遅相時にはカウント動作を
行ない、出力端子ＱＡ、ＱＢ、Ｑｃ、ＱＤから出力信号
■を出し分周比変換回路４を介してカウンタ３の入力端
子Ａ’、Ｂ’、σ、Ｄ′に与える。

カラ／り３の入力端子Ａ’　、　Ｂ’　、σ、Ｉｙはそ
れぞれ分局比を設定する丸めの端子で、これらの嬬子Ａ
’、　Ｂ’、　Ｏ’、　Ｄ’にＨまたはＬの組合せを与
えることにより、力、ウンタ３は分局比を設定され、基
準発振回路５からＣＰ入力端子に与えられるクロックパ
ルスを定められた分局比でカウントして出力する。基準
発振回路５から出力されるクロックパルスとしての基準
発振信号は、入力信号に対してきわめて高い周波数に選
ばれる。

また、分周比変換回路４は、カウンタ２の出力端子ＱＡ
、ＱＰ、Ｑｃ、ＱＤからの出力信号りを受け、カウンタ
３の入力端子τへ制御信号■を与えてカウンタ３に対し
て所定の分周比を与えるように動作する。

以上の構成において、入力信号と出力信号との間に位相
差が無い通常の状態では、分周比変換回路４はカウンタ
２の出力信号のを受け、カウンタ３に対して規定の分周
をおこなうよう指令信号を発する。そして入力信号と出
力信号との間に位相差が生じてカウンタ２がカウントダ
７’／ン動作もしくはカウントアツプ動作をおこなうよ
うになった場合には、分周比変換回路４はカウンタ３の
分周比を所定の時間幅だけ増加または減少させるようカ
ウンタ２に対して制御動作をおこなう。

すなわち、分周比変換回路４からカウンタ２に対して制
御信号■が出力されない状態では、カウンタ３は単に規
定の分周（通常時は１／１５）をおこなっているが、第
２図に示すように入力信号に対する出力信号の進相時に
はカウンタ３の分局比が制御信号■の出ている時間幅ｔ
１だけ下り、１／１４となる。これによって出力信号の
周期は短くなるため入力信号の位相に近づくことになり
、入力信号との信号との位相が一致するまで所定の時間
ＴＩこの制御がおこなわれる。

一方、入力信号に対する出力信号の遅相時にはカラ／り
３の分周比を制御信号■が出ている時間幅ｔ３だけ上げ
る（通常は１７１６とする）。これによって出力信号の
周期は長くなるため入力信号の位相に近づくことになシ
、入力信号との位相が一致するまで所定の時間Ｔ２この
制御がおこなわれる。

第３図は第１図のＰＬＬ装置の具体的構成の一例を示し
、第１図と同一の部分は同一の引用数字で示す。このＰ
ＬＬ装置は、入力端子Ｄ　、　ＯＦ及び出力端子Ｑ、Ｑ
を有するＤ型クリップフロップからなる位相比較器１と
、入力端子Ｕ／Ｄ　。

ＣＰ、τ、Ａ、Ｂ、Ｏ，Ｄ及び出力端子ＱＡ　ｅ　ＱＢ
　＋Ｑｃ、ＱＤを有するアップダウンカウンタ２と、入
力端子ＯＦ、τ、　Ａ’　、Ｂ’　、Ｏ’　、ｌ）’及
び出力端子ＴＯを有し入力端子ＣＰに与えられる１、　
５　ＭＨｚのクロックパルスを通常時は１／１５に分周
して出力端子ＴＯから１００Ｋ）（ｚの出力信号［Ｆ］
を出すアップダウンカウンタ３１、入力端子ＯＰ及び出
力端子へ、Ｑ！ｌ、Ｑｃ、ＱＤを有し入力端子ＯＰに与
えられる１　００　ＫＨｚの信号を１７１０に分周して
出力端子ＱＡから１０ＫＨｚの出力信号を出すアップダ
ウンカウンタ３２、及びアップダウンカウンタ：う１の
出力端子Ｔｏから出る１　００　ＫＨｚの信号を反転し
てその出力端子τに与える反転回路おからなるカウンタ
３と、カウンタ２の分周されたカウント値からカウンタ
３に対する分周比指令信号を作るための論理回路４１，
４２及びカウンタ２に対する制御信号■を出力するため
の論理回路４３からなる分周比変換回路４と、１．５Ｆ
ｖ［Ｈｚのクロックパルスである基準発振信号を出力す
る基準発振回路５とより構成される。

第４図は第３図に示した回路各部の信号波形を示すタイ
ミングチャートで、第３図中に記号で示した部分の波形
図をそれぞれ表わしている。

また第５図はカウンタ２及びカウンタ３１の動作説明図
である。出力信号の遅相時には位相比較器１の出力信号
のによシカウンタ２はカウントダウン動作を行なう。す
るとカウンタ２はクロックパルス■が加わるごとにその
出力力ハ列えば■→■→■というように減算していく。

そしてカウンタ２の出力端子ＱＡ−Ｑｌ、ＱＣ−Ｑｏが
ら出力信号１０”、′１”、＠ｉ”、＠０１が発せられ
ると、これが分周比変換回路４の論理回路４１．４２で
変換されて信号１１Ｑ＃、ＩＩＩＱ”、″０″、“０”
が”カウンタ３１の入力端子Ａ’　、Ｂ’　、Ｏ’　、
Ｄ’にそれぞれ与えられる。すると分周比変換回路４３
の論理回路４３から２サイクルに１回の割合で制御信号
■が出力されてカウンタ２の入力端子τに与えられる念
め、制御信号■の時間幅ｔ２だけカウンタ３１の分周比
が１／１６に変更される。一方、出力信号の進相時には
位相比較器１の出力信号■によυカウンタ２はカウント
アツプ動作を行なう。

するとカウンタ２はクロックパルスＣが加わるごとにそ
の出力が、例えば■→■→［株］というように加算され
ていく。そしてカウンタ２の出力端子ＱＡ、　Ｑ、、　
Ｑｃ、　ＱＤから出力信号ｍ　ｌ　＃、ＩＩ　Ｑ″。

“１″、“０１が発せられると、これが論理回路４１．
４２で変換されて信号１０”、′″０”Ｉｌｌ＃。

′０＃がカウンタ３１の入力端子Ａ／　、　Ｗ　、０１
　、ＤＩにそれぞれ与えられる。すると論理回路４３か
ら２サイクルに１回の割合で制御信号■が出力されてカ
ウンタ２の入力端子τに与えられるため、制御信号■の
時間幅ｔ！だけカウンタ３１の分周比が１／１４に変更
される。ここで、制御信号■は２サイクルに１回出力さ
れるため、遅相時にはその周期は１９９．３μＳとなシ
、進相時には２００．６７μＢとなるため、第３図に示
すＰＬＬ回路は中心周波数１０　ＫＨｚ±３５　Ｈｚの
キャプチャレンジを持ったロック動作を行なうことがで
きる。

しかし、従来のＰＬＬ装置にあっては、分周比変換回路
４でカウンタ３に対する分周′比を設定し、カウンタ３
により中心周波数を定めるため、この中心周波数を容易
に変更することができないという問題点がアった。

〔３〕　発明の目的および構成 本発明は、上記に鑑みてなされたものであシ、ディジタ
ルＭ　ＰＬＬ装置のロックレンジ、キャプチャレンジ、
引込み時間等の性能をはとんど劣化されることなく、容
易に周波数キャプテャレンジの中心周波数の変更をおこ
なうようにするため、中心周波数設定回路を設けたＰＬ
Ｌ装置を提供するものである。

〔４〕　実施例 以下本発明によるＰＬＬ装置を詳細に説明する。

第６図は本発明の一実施例を示し、第１図と同−の部分
は同一の引用数字で示したので重複する説明は省略する
が、カウンタ３の分局比の変更を指令する指令信号を与
えるための中心周波数設定回路７を設け、カウンタ２か
ら分周比変換回路４を介してカウンタ３に与えられる指
令信号に重畳して中心周波数設定回路７からの指令１６
号をカウンタ３に与える構成において第１図のものと相
違する。

渠７図は第６図に示すＰＬＬ装置の具体的な回路構成例
を示すもので、第３図の回路に、論理回路４１とカウン
タ３１の入力端子にとの間に設けられたＡＮＤ回路から
なる論理回路７１と、論理回路７１の入力側に設けられ
たに０回路からなる論理回路７２と、論理回路７３の入
力側に並列に接続された制御電圧＋Ｖ（例えば、＋５Ｖ
）を印加するための抵抗７３及びアース電位を与えるた
めのスイッチ７４とからなる中心周波数設定回路７を、
設けた構成よりなる。

以上の構成において、スイッチ７４をオフ状態にすると
、論理回路７２の一方の入力端子には抵抗７３を介して
制御電圧＋■が、他方の入力端子には出力信号がそれぞ
れ与えられるため、論理回路７２の一方の入力端子電圧
がＩ（レベルになって他方の入力端子に与えられる出力
（信号が該論理回路７２の出力端子から出力されて論理
回路７１の一方の入力端子に与えらｎる。この論理回路
７１の他方の入力端子には分周比変換回路４中の論理回
路４１の出力が与えられるため、論理回路７２の一方の
入力端子電圧がＨレベルのとき、すなわち出力信号がＨ
レベルのとき、論理回路４１の出力を該論理回路７１の
出力端子を介してカウンタ３１の入力端子Ａ′に与える
。このようにスイッチ７４が解放された状態では、中心
周波数設定回路７は分周比変換回路４からの分周比指令
信号の流れに何ら影響を与えないため、第３図の回路と
同様な動作をする。

一方、スイッチ７４をオン状態にすると、論理回路７２
の一方の入力端子がスイ、チア４を介して接地され該入
力端子電圧がＬレベルになる。するとこのＬレベルの出
力端子電圧が論理回路７１の一方の入力端子に与えられ
該論理回路７１の出力端子電圧がＬレベルになるため、
カウンタ３１の分周比設定端子ＡＩが常にＬレベルにロ
ックされてしまう。ここでカウンタ３１の分周比設定端
子σ、Ｄ′は接地されＬレベルに保持されているため、
該カウンタ３１の分局比は分周比設定端子Ｂ′に入力さ
れる信号、すなわち分周比変換回路中の論：非回路’４
１ｚ＜４２を介じて与えられるカウンタ２の出力端子Ｑ
ｎ　−Ｑｃからの信号によってのみ変化させられるよう
になる。

第８図はスイッチ７４０オン状態における第７図の回路
の主要部分の動作波形を示すタイミングチャートである
。入力信号と出力信号との間に位相差のない定常時、す
なわち周波数ロック時にはカラｙり３１１Ｃよる分周は
１／１５と１／１４とを交互に行なう。ここで出方信号
の遅相時には位相比較器ｌの出力信号のにょシヵウンタ
２はカウントダウン動作を行なう。するとカウンタ２は
クロ、クパルス■が加わるごとにその出力が、例えば■
→■→■というように減算していく。そしてカウンタ２
の出力端子ＱＡ　＋Ｑ、、　Ｑｃ、　ＱＤから出力信号
”ｏ″、“１″ｌ１ｌＺｌｌＱ＃が発せられると、これ
が論理回路４１，４２゜７１で変換されると共に、論理
回路４３から２サイクルに１回の割合で制御信号■が出
力されてカウンタ２の入力端子τに与えられるため、信
号″０＃、′″Ｏ″１１０Ｚ＠０”がカウンタ３１の入
力端子Ａ’　、Ｂ’　、Ｏ’　、Ｄ’にそれぞれ与えら
れ、制御信号■の時間幅ｔ２だけカウンタ３１の分周比
が１／１６に変更される。一方、出力（Ｇ号の進相時に
は位相比較器１の出力信号のによシカウンタ２はカウン
トアツプ動作を行なう。するとカウント２はクロックパ
ルス◎が加わるごとにその出力が、例えば■→■→■と
いうように加算されていく、。そしてカウンタ２の出力
端子ＱＡ　＋ＱＢ、ＱＣ−ＱＤから出力信号”１″、”
１″ＩＩＱ＃、Ｊ＃が発せられると、これが論理回路４
１，４２゜７１で変換されると共に、論理回路４３から
２サイクルに１回の割合で制御信号■が出力されてカラ
ｙり２の入力端子τに与えられるため、信号＠ｏ　ｓ、
＠ｉ　”、″Ｑ　＃　、　＠　Ｑ　＃がカウンタ３１の
入力端子Ａ’　、Ｂ’　、Ｏ’　、Ｄ’にそれぞれ与え
られ、制御信号■の時間ｔ！だけカウンタ３１の分周比
が１、／１４に変更される。このようにスイッチ７４０
オン状態において、出力信号の進相時及び遅相時には第
４図に示したタイミングで制御信号■がこれに重畳され
るように印加される。

ここで出力信号の周波数を考えてみる。すなわら、定常
時には制御信号■が出力されないため、カウンタ３１に
よる分局比は１／１５と１／１４とが交互にあられれる
。したがってこの場合の周期ａは、 ＝（５０１１＝（）＋（４６，６μｓ　）　−（１）；
９６６μＳ となる。このため中心周波数人は、 Ａ　＝　１／ｓ　＝　１０．３４９ｋＨｚ　・・・（２
）となる。また進相時の周期すは、 １５　１４ ＝（４０μｓ　）　＋　（５６μ島） ＝９６．０μｓ　・・・（３） となる。第８図からめきらかなようにコントロールは２
す・ｆクルに１回でるるから、等側周波数Ｂ′は、 ＝　（４０μｓ）＋（４６，６μｓ）＋（ＩＣ，７ａｓ
）＝＝９７．３μｓ　・・・（５） となる。上記と同様にコントロー′しは２サイクルに１
回であるから、等画周波ａＣ′は＝　１０．３１４　ｋ
　Ｈｚ　＝（６）となる。すなわち中心周波数１０．３
４９　ｋＨｚを中心として±３５　Ｈｚの範囲のキャプ
チャレンジを持ったＰＬＬ装置を実現することができる
。

このようにスイ、チア３をオフ状態にした通常の動作状
態では中心周波数が１０ｋＭＨｚであうたものが、スイ
、チア３をオン状態にすれば中心周波数が１０．３４ｋ
ＭＨｚにシフトするため、ＰＬＬ装置の中心周波数の変
更、とくにわずかな中心周波数の変更も可能であシ、ま
たすべてディジタル回路で処理しているため集積化が容
易で、しかも温度変化に強いという利点を有する。

なお、本発明は、第６図における回路構成、特に中心周
波数制御回路７を第７図における回路構成に限定するも
のではなく、種々の変形が可能である。

〔５〕　発明の詳細 な説明した通シ、本発明のＰＬＬ装置によれば１中心周
波数設定回路を設け、この周波数設定回路の指令信号に
よシ第２のカウンタの分局比を変更するようにしたため
、ＰＬＬ装置の性能をほとんど劣化させることなく、容
易に周波数キャプチャレンジの中心周波数の変更、とく
にわづかな中心周波数の変更を行なうことができる。し
かもすべてディジタル回路で処理できるため、ＰＬＬ装
置を集積化することができ、さらに温度変化に対して強
くすることができる。

【図面の簡単な説明】 第１図は従来のＰＬＬ装置の構成を示すプロ。 り線図、第２図は第１図の装置の動作を示すタイミング
チャート、第３図は第１図に示した装置の詳細な構成を
示す回路図、第４−は第３図の回路の動作を示すタイミ
ングチャート、第５図は第４図中のカウンタの動作説明
図、第６図は本発明の一実施例に係るＰＬＬ装置の構成
を示すプロ、り線図、第７図は第６図の装置の詳細構成
を示す回路図、第８図は第７図の回路の動作状態を示す
タイミングチャートである。 符号の説明 １・・・位相比較器、２・・・第１のカウンタ、　３・
・・第２のカウンタ、４・・・分周比変換回路、５・・
・基準発振回路、　７・・・中心周波数設定回路。 特許出願人　富士ゼロ、クス株式会社 代理人　弁理士　松　原　伸　２ 同　弁理士　村　木　清　旬 間　弁理士　平　１）　忠　扇 回　弁理士　上　島　淳　− 同　弁理士　鈴　木　均

Claims (1)

1. 【特許請求の範囲】 入力信号と出力信号との位相差に応じて位相差信号を出
   力する位相比較器と−、前記位相差信号に応じて前記出
   力信号を所定の分周比でカウントアツプまたはカウント
   ダウンする第１のカウンタと、この第１のカウンタのカ
   ウント値に基いた第１の指令信号に応じた分局比で基準
   発振信号を分局して前記出力信号を得る第２のカウンタ
   と、前記第１のカウンタがカウントダウン動作がカウン
   トアツプ動作かに応じて前記第２のカウンタの分周比を
   所定の時間幅だけ増加または減少させる分周比変換回路
   とを備えた位相ロックループ装置において、 前記第２のカウンタの分周比′を変更する第２の指令信
   号を与える中心周波数設定回路を設け、このｌＡ２０指
   令信号を前記第１の指令信号に重畳して前記第２のカウ
   ンタに与えること全特徴とする位相口、クループ装置。