JPH03206722A

JPH03206722A - 電圧制御発振器

Info

Publication number: JPH03206722A
Application number: JP2215686A
Authority: JP
Inventors: Richard A Kennedy; リチャード・アルバート・ケネディー; Gregory J Manlove; グレゴリー・ジョン・マンラヴ; Jeffrey J Marrah; ジェフリー・ジョセフ・マーラー
Original assignee: Delco Electronics LLC
Current assignee: Delco Electronics LLC
Priority date: 1989-08-14
Filing date: 1990-08-14
Publication date: 1991-09-10
Also published as: EP0413473A3; AU6029190A; US4972446A; EP0413473A2; AU612297B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、電圧制御される発振器（ＶＣ○）、特に本出
願と同日に出願された我々の特許出願に開示しているよ
うなアナログ／デジタル・フエイズ口ックループ（ＰＬ
Ｌ）に含まれている■Ｃ○に関する。

〈従来の技術及び問題点〉いろいろな出願に使用されて来たようなアナログ式やデ
ジタル式の幾つかの標準的な電圧制御発振器がある。

第１図は、代表的なく連続時間）アナログ式ＶＣ○を示
している。この回路は、２つの可変電流源１１．１２と
、記憶素子として作用するコンデンサーＣと、シュミッ
トトリガ１０のようなヒステリシスを伴うコンパレー夕
とから構成されている。コンデンサーＣは、シュミット
トリガ↓０の高いトリップ電圧Ｖ　ｈ　ｉ　ｇ　ｈを越
すまで可変電流源１１から充電される。Ｖｈｉｇｈに到
達すると、コンデンサー〇は、１２に切り替えられ、シ
ュミットトリガ１０の低いｌ−リノプ電圧Ｖｌｏｕ＋に
到達するまで放電される。低いトリップ電圧Ｖｌｏｗに
到達すると、コンデンサーは再び可変電流源Ｉｔから充
電され、このプロセスか繰り返される。Ｉ２１１とする
と、発振周波数Ｆは、Ｆ　＝０．５’　Ｉ　１．　，”　［Ｃ　Ｉ　Ｘ　（　
Ｖｈｉｇｈ−Ｖｌｏｗ）　］この等式から、ＶＣ○の周
波数は、可変電流源■１に直接依存している。可変電流
源Ｉ１は、電圧Ｖｃｏｎｔｒｏｌによって変化されるの
で、その発振周波数もこの電圧によって制御され、従っ
て電圧制御される発振器と称されるものである。可変電
流源の絶対値は、通常抵抗に依存する。従って、ＶＣＯ
の周波数の精度は、ＲＣ製品に左右される。

集積された抵抗とコンデンサーの絶対精度は非常にお粗
末なもので、そのぶん外部楕或部分に要求されることに
なる。精度の高い外部構成部分は高価であるが温度に左
右され、温度と時間に関する絶対精度は約２％に限定さ
れている。この基本的な回路に対するアプローチは、こ
のためより優れた精度を要夾される応用には受け入れら
れないものである。

別の型式のＶＣ○として、切り替え操作されるコンデン
サー回路から構成されているものがある。

これは、既に述べたリニア■ＣＯに似ているが、しかし
電流源とコンデンサーに替えて個別最新時間情報で切り
替え操作されるコンデンサー積分器が使用されているも
のである。この回路は、連続した電圧出力をだすが、し
かし個別の時間出力をだすものである。代表的な回路を
、第２図に示す。

Ｖｃｏｎｔｒｏｌは、コンデンサーＣＡ：コンデンサー
ＣＢの比と入力時計進度とによって決定される時定数を
有し、且つ一般に１２で示された切り替え操作されるコ
ンデンサー積分器に加えられる。Ｖｃｏｎｔｏｒｏｌの
値は、切り替え操作されるコンデンサー積分器が、シュ
ミットトリガ■４における公知の電圧Ｖｈｉｇｈ，又は
Ｖｌｏｗにランプするのにかかる時間を決゛定する。ス
イッチＳ５〜Ｓ８の状態によって決定される入力時刻位
相合わせによって、積分器が正のゲインを有するのか又
は負のゲインを有するのかを制御するようにしている。

或る状竹では、φｌかスイッチＳＬに加えられ、φ２が
スイノチＳ２に加えられるようになっていろ。別の状態
では、φ２がスイッチＳ１に加えられ、φ１がスイソチ
Ｓ２に加えられるようになっている。

積分器がシュミットトリカ■４をトグル動作させると、
入力位相か切り替えられる。これによって、このプロセ
スが繰り返し作動する他方のトップ点に向かって積分器
がランプ作動されることになる。

かくして、周波数が直接入力制御電圧に従属する発振器
が作られることにそる。

この回路の精度は、との程度正確にコンテンサＣＡ，Ｃ
Ｂが適合されるかに、また時計の精度に依存している。

時計は、外部の水晶によって形戊されており、誤差の主
な源泉にはなっていない。

もし、容量比がｌ○の因数内に入っている場合には、コ
ンデンサーの適合比は、約０．１％に制限されることに
なる。切り替え操作されるコンデンサーのＶＣ○の出力
周波数は、切り替え操作されるコンデンサー積分器が何
ら電圧等化を行わないが故に、理論的には完全なもので
ある。しかし、その回路の不連続時間特性によって、最
大の位相誤差が生じる。この位相誤差は、ランプ電圧に
多数のステップを設けることによって最小にすることか
できる。このことは、非常に大きなＣ　ＡＭＣＢの比で
達成されるに過ぎない。ＣＡとＣＢの寸法のミスマッチ
が大きく成れば合るほど、ＶＣＯの全体の精度はより悪
く成る。実際の回路ては、所望の最大の位相誤差は、精
度を約０　３又はそれ以上に制限したり、非常に面積効
率が悪い不当に大きな容量比を必要とすることに成ろう
。もう一つ別な型式のＶＣＯは、完全なデジタル式であ
る。例えば、米国特許第４，５７７，１６３号では、デ
ジタルＶＣＯを備えたデジタルＰＬＬか設けられている
。この回路では、出力周波数は、入力ビットのパターン
によって制御されるようになっている。

この人カビットのパターンは、周波数の値に直接影響を
与える。回路は、時間及び大きさで不連続である（有限
のワート長は、入力制御電圧の代わりをする）。このこ
とにより、入力ビットの位相誤差と、中心周波数の精度
に関する問題か生ずる。

位相誤差は、不連続時間システムでは根本的な制約にな
る。これは、時刻の中心周波数に対する比を大きくする
ことによって、デジタルシステムにおいて最小にされる
。また、完全ｌデシタル方式を採用しているため、切り
替え操作されるコシテンサ−■ＣＯの容量比の問題は、
解消されることになり、テシタル式回路は、比較的小さ
な領域を必要とするものである。この回路では、出力周
波数は、有限のワード長によって制御されることになる
。これで、中心周波数を時間経過とともに変ｆヒさせる
ことになる。この不正確さは、或る応用には受け入れら
れないものである。

以上を鑑みて、本発明の目的は、非常に正確な自由運転
周波数を有した完全に一体化された電圧制御発振器（Ｖ
ＣＯ）を提供するにある。

本発明のもう一つ別の目的は、平均して完全な周波数応
答性を有し且つ小さな最大位相誤差を有したＶ　Ｃ○を
提供するにある。

く問題点を解決するための手段〉本発明に係わる電圧制御される発振器は、制御電圧が各
々所定の基準電圧より小さいか、又は大きいときに第１
制御信号と第２制御信号を発生するために、制御電圧に
応答する電圧−パルス変換器と、所定の周波数の入力信
号に応答し且つ除数Ｘ又は除数ｙによって入力信号を選
択的に分周動作できる分周器手段と、所定のシーケンス
のＸによる除算とｙによる除算の処理を行うことによっ
て所望の出力周波数を発生する分周器手段の動作モート
を第１制御信号又ζ；第２制御信号かないときに形戊す
るもので、上記シーケンスを変更してこれによって出力
周波数をかえるために第１制御信号と第２制御信号に応
答する周波数コントローラとから構戒されている。

〈作用〉本発明のＶＣＯは、ＦＭステレオ解読器のフェースロッ
クループ（ＰＬＬ）に使用されるデジタルとアナログの
組合わせた回路てある。その中心周波数は、水晶発振器
で発生される外部矩形波信号に参照引用される。大部分
のＰＬＬは、高価で比較的不正確な外部槽戊部品を必要
とし及び若しくは時間のかかる外部調節を必要とするア
ナログ式ＶＣＯを使用している。これら構成部品を使用
すると、設計者はＰＬＬの帯域幅を広げられるが、これ
によってシステムの性能を滅退させることになる。中心
周波数が水晶発振器に参照引用されるＶＣＯを使用する
二とによって、何ら外部部品を使用せず非常に高性能な
システムを有することが可能になる。

く実施例〉本発明を、添付図面を参照にして実施例について説明す
る。

本発明のデシタルとアナロクの組合わせたＶＣＯは、二
つの基本的な部分から槽或されている。

第１の部分は、第３図に示されているような電圧パルス
変換器である。切り替え操作されるコンデンサー積分器
２０は、第２図に示されているものと同様に作動する（
そして、同様な部品は同し参照番号を有する）、シかし
極性の切り替えは無い。もし、制御電圧Ｖｃか、振幅に
おいて所定の基準電圧Ｖ　ｒ　ｅ　ｆよりも大きい場合
、演算増幅器２２　（ＶＲＡＭＰ）の出力は、接地方向
に向かって積算する。スイッチＳ１〜Ｓ４と関連してコ
シデンサーＣＡは、等価抵抗として作用するものてある
。

この等価抵抗は、コンデンサーＣＢ及び演算増幅器２２
と組んで積分器を形成する。抵抗２４２６．２８によっ
て形或される電圧分周器は、比較器３０の負の入力に対
する参照人力Ｖｒｅｆと比較器３２の正の入力に対する
参照人力Ｖｌｏｕ＋を形成する。これら比較器３０．３
２の出力は、各々ＡＤＤとＤＥＬＥＴＥで表示されてい
る第１及び第２の制御信号となり、ＮＯＲゲート３４に
入力として加えられる。ＮＯＲゲート３４の出力は、ス
イッチＳ９にまたコンデンサーＣＣを制御するスイッチ
ＳＩＯにインバータ３６を介して加えられる。演算増幅
器２２のＶＲＡＭＰ出力に応答する比較器３８の制御の
もとで、電圧＋ＶＲがスイッチＳｌｌを介してＳ９に加
えられるほか、電圧ＶＲがスイッチＳ１２を介してＳ９
に加えられる様に合っている。比較器３８の出力は、直
接Ｓｌ１に、またインハータ，４０を介してＳ↓２に連
結されている。Ｖ　Ｒ　Ａ　Ｍ　ＰかＶｌｏｗを下まわ
ると、ＤＥＬＥＴＥ信号は高くそり、スイッチＳ１０を
ＯＮさせる。スイｌチＳ■０が通しると、＋　Ｖ　Ｒ倍
のコ冫デンサーＣＣに等しいコンデンサーＣＢから或る
固定電荷を除去することで次にランプはリセソトされる
。ランプがリセントされると、ＤＥＬＥＴＥ信号は低下
し、ＶＲＡＭＰが接地に向かって積分しをがら上記プロ
セスは続行する。このことにより、出力か完全に連続的
な電圧を有することかできるようにして、これてその出
力周波数が平均して正確なものになるようにしている。

もし、Ｖ　ｃか振幅においてＶｒｅｒより低い場合は、
演算増幅器２２（ＶＲＡＭＰ）の出力は供給側に向かっ
て積分を行う。ＶＲＡＭＰがＶｈｉｇｈを上回ると、Ａ
ＤＤ信号は高くなり、スイ・ンチＳ９はＯＮされると共
にスイッチＳ１０はＯＦＦされる。一Ｖ　Ｒ倍のコンデ
冫サーＣＣに等しいコンデンサーＣＢから或る固定電荷
を除去することによって　；ケい７ランプはりセントさ
れる．ランプがリセットすると、ＡＤＤ信号が低くなっ
て、上記プロセスはＶＲＡＭＰが供給側に向かって積分
しなから続行する。切り替え操作されるコンデンサー積
分器２０のＲＣ時定数と、ＶｃとＶｒｅｆの間振幅の差
とは、ＤＥＬＥＴＥ又はＡＤＤパルスの平均的比率を決
定する。切り替え操作されるコンデンサー積分器２０は
、ノイズに対して回路を鈍くするＶｃ経路上での小さな
動揺を平均化する。切り替え操作されるコンデンサーＶ
ＣＯと違って、切り替え操作されるコンデンサー積分器
２０は、単にアナロク／デジタル■Ｃ○のゲインを制御
するにすぎず、自由運転周波数を制御しない。ゲインは
、ＰＬＬの動作におけるパラメータほどは重要ではなく
、又この回路におけるわずかなゲインの不正確さは何ら
ＰＬＬシステムの性能を制約するものではない。

第４図を参照にすると、アナロク／デジタルＶＣＯの第
２部分は、７．２ＭＨＺの基準信号に基ついて１９ＫＨ
ｚの出力を（平均して）発生する弓百ア・奔壬メｈデ・
ギジタル分周慕となっている。

この参照信号は、３．６ＭＨｚのクロソク水晶基準を２
倍に変換したものてある。テシ′タル式分周器５０は、
周波数コ冫トローラ５４の制御の下で、３の因数又は４
の因数て７　　２ＭＨｚの入力を割るシソタ分周器５２
（分周手段）から構成されている。周波数コントローラ
５４は、第３図の回路のＡＤＤ及ひＤＥＬＥＴＥパルス
に応答し、又シッタ分周器５２を３による又は４による
除算モードに置くためにＣＲＴＬ信号を提供する。ＡＤ
Ｄ又はＤＥＬＥＴＥパルスが無いとき、周波数コントロ
ーラ５４は、４による２４回の除算動作が後に続く３に
よるｔ回の除算の準備をする。これにより、平均して１
．８２４ＭＨｚの出力を提供することになる。分周器５
６は、この信号を９６で分周を行い、所望の１９ＫＨｚ
の出力を発生する。

水晶発振器の基準周波数はｏ．ｏ１ｓ≦以内まで正確な
ため、１　９ＫＨｚの出力は１．９｝｛ｚ以内まで正確
になる。デジタル式分周器５０は、既に示したように正
規には、３による除算と４による除算の比率で動作する
。ＡＤＤ又はＤＥＬＥＴＥパルスは、３による特別の除
算を付加するが、又は３による標準的な除算を削除する
。このことにより、分周器５６からの出力周波数に若干
の変化を生じさせる。

第４図の回路は、第５図により詳細に示されており、第
６ａ図〜第６ｃ図を参照にして更に説明する。ジノタ分
周器５２は、Ｄ型のフリップフロツプ６０．６２と、Ｎ
　Ａ　Ｎ　Ｄゲート６４．６６とがらｉ戒されている。

ＮＡＮＤゲート６６は、高く成っているＣＲＴＬ信号に
よって動作可能にされ、ジッタ分周器５２を３による除
算モードに置く。

ジッタ分周器５２の出力は、５個のＤ型のフリップフロ
ッ１６８〜７６とＴ型のフリノプフロップ７８に時計を
提供する。Ｄ型のフリップフロツプ６８〜７６は、ＮＡ
ＮＤゲート８０〜８６とインバータ８８によって相互に
連結され、Ｔ型のフリップフロップ７８の出力時に９６
ＫＩ｛ｚの信号を発生する。９６ＫＨｚの信号は、シッ
タ分周器５２にＣＲＴＬ出力を提供するＮＡＮＤゲート
９４に入力を提供するＮＡＮＤゲート９０．９２を交互
に動作可能にする。第３図のＡＤＤとＤ　Ｅ　Ｌ　Ｅ　
ＴＥのパルスは、９６ＫＨｚの信号から時刻制御されて
第６ａｌ２１〜第６ｃ図に示されているような信号ＡＤ
Ｄ．Ｌ，ＤＥＬＥＴＥ，’Ｌを発生するフリンプフロ／
プ９６．９８によってラッチされるようになっている。

第６ａ図におけるように、ＡＤＤ又はＤＥＬＥＴＥパル
スが存在し合いと、ＮＡＮＤケート９２は作動不能にさ
れる。ＮＡＮＤゲー｝−９０は９６ＫＨｚ信号が低い間
、即ちＴ型のフリ・ソプフロップ７８のＱＢが高い間、
インバータ１００を介して作動可能にされている。Ｎ　
Ａ　Ｎ　Ｄゲート９０．９２への第３の入力は、ＮＡＮ
Ｄケート１０２とインバータ１０４を介してＤ型のフリ
ップフロップ６８．７６から提供され、ＣＲＴＬパルス
の立ち上がりエッジの位置決めをしている。

第６ａｌ２Ｉにおいて、ＡＤＤ／Ｌ及びＤＥＬＥＴＥ　
ｙ’　Ｌの両方が低くなっている。二の状況下において
、ジッタ分周器５２は、分周器５６がら１９ＫＨｚの出
力を提供しながら、その正規の１８２　４　Ｍ　｝｛　
ｚの出力を発生する。単一のＣＲＴＬパルスは、９６Ｋ
の信号の各サイクル毎、又は７２ＭＨｚの入力の７５サ
イクル毎に生しるのに注目されよう。ＣＲＴＬか高いと
き、３による除算作業が７５サイクルの内３サイクルに
わたって実行される。残りの７２サイクルにわたって、
分割器５２は、４による除算としての作業を行う。

第６ｂ図において、Ａ　Ｄ　Ｄ　／’　Ｌは、高くなっ
ている。このことにより、９６Ｋの信号が高いときに、
ＮＡＮＤゲート９２を作動可能にすると共に、Ｄ型のフ
リ・ノプフロップ６８．７６のＱ出力が高いときに、Ｎ
ＡＮＤゲート９４の出力を強制的に高くする。このこと
により、特別の３による除算作業が付加され、その結果
２回の３による除算作業が７．２ＭＨｚの入力の内７５
サイクルにわたって行われることになる。この特別の３
による除算は、４による除算作業に代わっておこなわれ
、分周器５６の出力時に、１９．０１１２ＫＨｚを発生
させながら、その出力周波数をその１　８２５０８ＭＨ
Ｚｃｒ）最も高い値まで増加させている。

第６Ｃ図に才３いて、ＤＥＬＥＴＥ／Ｌが高くなってお
り、Ｎ　．Ａ　Ｎ　Ｄケート９０を作動不能にしている
。二のことにより、ＤＥＬＥＴＥが高くなっている間中
正規の３による除算作業が削除され、又分周器５６の出
力時に、１８．９８８８ＫＩ｛ｚを発生させながら、そ
の出力周波数をその１．８２２　ｇ　２　Ｍ　Ｈ　Ｚの
最ら低い値まで減少させている。

Ａ　Ｄ　ＤとＤＥＬＥＴＥのパルスは、一般に連続的に
高くなっている二とが無い。その代わり、それらは、Ｖ
ＣＯの出力周波数に小さな変化をおこすために高くパル
ス（ヒされる。ＡＤＤ又はＤＥＬＥＴＥのパルスの単位
時間当たりの平均数は、出力周波数に影響をあたえると
共に、入力電圧Ｖｃに直接的に依存している。積分器の
時定数はシステムのゲインを決定し、又システムのゲイ
ンにおける比較的大きい不正確は、ＰＬＬの性能にわず
かな影響しかあたえない。

この回路は、外部構成部品を使用せずに正確な中心周波
数を提供するものであり、位相誤差は、大きな入力対出
力のクロック比を持つことによつて、又固定電荷による
リセントを行うことによって最小にされる。

本出願と同日に出願された我々の特許出願番号に注目さ
れたい。

く発明の効果〉以上述べた如く、本発明によれば、非常に正確な自由運
転周波数を有した完全に一体化された電圧制御発振器が
提供されると共に、また平均して完全な周波数応答性を
有し且つ小さな最大位相誤差の電圧制御発振器が提供さ
れるものである。

【図面の簡単な説明】

第１図は、従来技術の連続時間型アナログ式■ＣＯを示
す図、第２図は、従来技術の切り替え操作されるコンデ
ンサー式■ＣＯを示す図、第３図は、本発明のアナログ
式とデジタル式を組み合わせたＶＣＯのアナロク段を示
す図、第４図は、本発明のアナログ式とデジタル式を組
み合わせたＶＣＯのアナログ段を示す図、第５図は、第
４図のブロック線図のより詳細な論理線図、第６ａ図〜
第６Ｃ図は、本発明のアナログ式とデジタル式を組み合
わせたＶＣ○の作動を説明する上で役立つ波形図を示し
ている。〈符号の説明〉２０．コンデンサー積分器、２２・演算増幅器、３０．
３２．３８・比較器、３４　：　ＮＯＲゲート、３６　
インハータ、５２　ジンタ分周器、５４・周波数コント
ローラ。代埋人

Claims

【特許請求の範囲】１、制御電圧が各々所定の基準電圧（Ｖｒｅｆ）より小
さいか、又は大きいときに第１制御信号（ＡＤＤ）と第
２制御信号（ＤＥＬＥＴＥ）を発生するために、制御電
圧（Ｖｃ）に応答する電圧−パルス変換器（２０〜３２
）と、所定の周波数の入力信号に応答し且つ除数ｘ又は
除数ｙによって入力信号を選択的に分周動作できる分周
器手段（５２）と、所定のシーケンスのｘによる除算と
ｙによる除算の処理を行うことによって所望の出力周波
数を発生する分割器手段の作動モードを第１制御信号又
は第２制御信号がないときに形成するもので、上記シー
ケンスを変更してこれによつて出力周波数をかえるため
に第１制御信号と第２制御信号に応答する周波数コント
ローラ（５４）とから構成されたことを特徴とする電圧
制御発振器。２、上記制御電圧は、直流制御電圧であり、上記第１制
御信号は、ＡＤＤ（加算）制御パルス信号であり、上記
第２制御信号は、ＤＥＬＥＴＥ（削除）制御パルス信号
であり、上記除数ｙは、除数ｘ＋１に等しく、更に周波
数コントローラ（５４）は、ｘによる分周動作の内少な
くても一つを各々加算又は削除し、これによって出力周
波数を変えるためにＡＤＤ又はＤＥＬＥＴＥ制御パルス
信号に応答することを特徴とする請求項１記載の電圧制
御発振器。３、上記分周器手段（５２）は、制御信号に応答して除
数ｘで、又は制御信号の無いときは除数ｘ＋１で入力信
号を除算するように選択的に作動するものであり、また
周波数コントローラ（５４）は、制御信号を発生し、且
つ所定のシーケンスのｘによる除算とｘ＋１による除算
の処理を指図する制御信号を発生させることでＡＤＤ又
はＤＥＬＥＴＥ制御パルス信号の無いときに分周器手段
の動作モードを形成するものであり、上記制御信号を変
えて各々ｘ＋１による除算の処理の内少なくても一つを
ｘによる除算の処理に替えるか、又はｘによる分周動作
の内少なくても一つをｘ＋１による除算の処理に替える
かして、これによって出力周波数を変更するべくＡＤＤ
又はＤＥＬＥＴＥ制御パルス信号に応答するようになっ
ているものである請求項２記載の電圧制御発振器。４、上記電圧−パルス変換器は、上記直流制御電圧（Ｖ
ｃ）が所定の基準電圧（Ｖｒｅｆ）より大きいか、また
は小さいかによって負又は正のランプ出力を発生する切
り替え制御されるコンデンサー積分器（２０）と、ラン
プ出力がＶｒｅｆの基準を越すとＡＤＤパルスを発生し
、ランプ出力がＶｌｏｗの基準を下まわるとＤＥＬＥＴ
Ｅパルスを発生する窓検出器手段（２４〜３２）と、固
定充電でランプ出力をリセットするためにＡＤＤ又はＤ
ＥＬＥＴＥパルスに応答する手段（３４）とから構成さ
れたものである請求項３記載の電圧制御発振器。５、上記ｘは整数であり、上記所定のシーケンスは入力
信号の非整数除算を行うものである請求項４記載の電圧
制御発振器。