JPH0461421A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は、例えば無線装置の局部発振器として利用され
るＰＬＬ回路に関する。

（従来の技術） 第５図は従来の一般的なＰＬＬ回路の構成を示すブロッ
ク図である。同図に示すように従来のＰＬＬ回路は、基
準信号発振器１、Ｒ分周器２、位相比較器３、ループフ
ィルタ４、電圧制御発振器（ＶＣＯ）５およびＮ分周器
６より構成される。

このＰＬＬ回路は、基準信号発振器１で発振された所定
周波数の信号をＲ分周器２で分周して得られる信号と、
ＶＣＯ５の出力信号をＮ分周器６で分周して得られる信
号との位相差を位相比較器３で検出し、この検出された
位相差に応じた電圧をループフィルタ４を介してＶＣＯ
５に与える。

ＶＣＯ５は入力電圧に応じた周波数の信号を出力する。

具体的には、次のように動作する。

第６図は位相比較器３およびループフィルタ４の具体的
構成を示す回路ブロック図である。位相比較器３は、比
較部３ａおよびこの比較部３ａの出力信号で制御される
スイッチ３ｂ、３ｃからなる。スイッチ３ｂ、３ｃは直
列に接続され、スイッチ３ｂは電源ＶＤＤに接続され、
スイッチ３ｃは接地されている。またループフィルタ４
は、抵抗器４ａ、４ｂおよびコンデンサ４ｃとからなる
ローパスフィルタである。かくして位相比較器３は、比
較部３ａかＲ分周器２の出力信号とＮ分周器６の出力信
号との位相差に応じ、Ｒ分周器２の出力信号の位相が進
んでいる場合にスイッチ３ｂを、また遅れている場合に
スイッチ３ｃをそれぞれＯＮする。従って、Ｒ分周器２
の出力信号の位相の進み／遅れに応じてループフィルタ
４のコンデンサ４ｃに対する電荷の注入／除去がなされ
、コンデンサ４ｃの両端間に生じる電位差を調整する。

ＶＣＯ５は、第６図中のＡ点の電位（コンデンサ４ｃの
両端間の電位差により定まる）に応じた周波数の信号を
出力する。

このような動作を行い、Ｒ分周器２の出力信号とＮ分周
器６の出力信号との位相差が零に収束した状態、いわゆ
るロック状態となると、位相比較器３の出力端子（スイ
ッチ３ｂ、３ｃの接続点）は高インピーダンスとなり、
オーブン状態と同様になる。このようにロック状態とな
ったのちでは、位相比較器３の出力端子を高インピーダ
ンスに保ったままＶＣＯ５以外の回路への電源供給を断
としても、ループフィルタ４内のコンデンサ４ｃに蓄え
られた電荷によりＶＣＯ５の出力周波数を一定に制御す
る、いわゆる間欠ＰＬＬ動作を行うことができる。

しかし、コンデンサ４ｃは実際上リーク電流か存在し、
このため上述したような間欠ＰＬＬ動作をある程度の期
間行うとコンデンサ４ｃの両端間の電位差が低下し、こ
れに伴ってＶＣＯ５の出力周波数も変化してしまう。

（発明が解決しようとする課題） 以上のように従来のＰＬＬ回路では、ループフィルタ内
のコンデンサに蓄えられた電荷を利用して間欠ＰＬＬ動
作を行うものとなっていたために、コンデンサのリーク
電流によってコンデンサの蓄積電荷量が徐々に減少し、
これに伴ってＶＣＯ５の出力周波数も変化してしまうこ
とから、長時間にわたって間欠ＰＬＬ動作を行うことが
できなかった。

本発明はこのような事情を考慮してなされたものであり
、その目的とするところは、間欠ＰＬＬ動作時にもＶＣ
Ｏの出力周波数が変化することがなく、長時間にわたる
間欠ＰＬＬ動作を行うことかできるＰＬＬ回路を提供す
ることにある。

［発明の構成］ （課題を解決するための手段） 第１の発明は、所定周波数の基準信号を発生する基準信
号発振器と、前記基準信号を所定の第１の分周率で分周
して第１の分周信号を生成する第１の分周回路と、前記
第１の分周信号を計時値のクリアおよび計時動作の開始
のタイミング信号とするとともに、別途入力される第２
の分周信号を計時動作の終了のタイミング信号として計
時動作を行い、その計時値をディジタルデータで出力す
る例えばカウンタなどの計時手段と、この計時手段の計
時終了時における計時値を保持する保持手段と、この保
持手段が保持している計時値に対応する電圧値の信号を
発生する例えばＤ／Ａ変換器などの電圧発生回路と、こ
の電圧発生回路で発生された信号の電圧値に基づいた電
圧値の制御信号を発生するループフィルタ手段と、前記
制御信号の電圧値に応じた周波数の信号を発生する電圧
制御発振器と、この電圧制御発振器で発生された信号を
所定の第２の分周率で分周して前記第２の分周信号を生
成する第２の分周回路とから構成される。

第２の発明は、前記第１の発明において、計時手段を計
時値をｎビットのディジタルデータで出力するカウンタ
とし、電圧発生回路を前記カウンタから出力され、保持
手段に保持されたｎビットのディジタルデータのうちの
下位ｍビット、上位ｎ−ｍビットのそれぞれに基づいた
電圧値の信号を出力する２つのＤ／Ａ変換器とし、ルー
プフィルタ手段を前記２つのＤ／Ａ変換器がそれぞれ出
力した信号の電圧値に基づいた電圧値の制御信号を発生
する２つのループフィルタからなるものとし電圧制御発
振器を入力電圧の単位変化量に対する出力信号周波数の
変化量が所定量である粗調整端子と入力電圧の単位変化
量に対する出力信号周波数の変化量が上記粗調整端子よ
りも小さい所定量である微調整端子とを存し、この粗調
整端子および微調整端子のそれぞれの入力電圧値に応じ
た周波数の信号を出力するものとした。

第３の発明は、所定周波数の基準信号を発生する基準信
号発振器と、前記基準信号を所定の第１の分周率で分周
して第１の分周信号を生成する第１の分周回路と、前記
第１の分周信号を計時値のクリアおよび計時動作の開始
のタイミング信号とするとともに、別途入力される第２
の分周信号を計時動作の終了のタイミング信号として計
時動作を行う例えばカウンタなどの計時手段と、この計
時手段の計時終了時における計時値を保持する第１の保
持手段と、この第１の保持手段が保持している計時値に
対応する電圧値の信号を発生する例えばＤ／Ａ変換器な
どの第１の電圧発生回路と、この第１の電圧発生回路で
発生された信号の電圧値に基づいた電圧値の第１の制御
信号を発生する第１のループフィルタと、前記計時手段
の計時値と所定範囲の計時値との誤差量を検出してディ
ジタルデータで出力する、例えばコンパレータおよびア
ップ／ダウンカウンタからなる検出手段と、この検出手
段から出力された誤差量を保持する第２の保持手段と、
この第２の保持手段に保持された誤差量に応じた電圧値
の信号を発生する例えばＤ／Ａ変換器などの第２の電圧
発生回路と、この第２の電圧発生回路で発生された信号
の電圧値に基づいた電圧値の第２の制御信号を発生する
第２のループフィルタと、入力電圧の単位変化量に対す
る出力信号周波数の変化量が所定量である微調整端子と
入力電圧の単位変化量に対する出力信号周波数の変化量
が上記微調整端子よりも大きい所定量である粗調整端子
とを有し、この微調整端子に入力される前記第１の制御
信号の電圧値および粗調整端子に入力される前記第２の
制御信号の電圧値に応じた周波数の信号を発生する電圧
制御発振器と、この電圧制御発振器で発生された信号を
所定の第２０分周率で分周して前記第２の分周信号を生
成する第２の分周回路とから構成される。

（作　用） このような構成により、第１の分周回路の出力信号と第
２の分周回路の出力信号との位相差はディジタルデータ
で出力され、保持される。そしてこの保持された、位相
差を示すディジタルデータに基づいた電圧値の制御信号
によって電圧制御発振機の制御がなされる。

従って、位相差の情報を長時間にわたって一定値に保持
可能である。

（実施例） 以下、図面を参照して本発明に係るＰＬＬ回路に付き説
明する。

第１図は本発明の第１の実施例に係るＰＬＬ回路の構成
を示すブロック図である。なお、第５図および第６図と
同一部分には同一符号を付し、その詳細な説明を省略す
る。図中、１１はカウンタである。このカウンタ１１は
、Ｒ分周器２の出力信号をクリアおよびカウントスター
トのタイミング信号として入力し、またＮ分周器６の出
力信号をカウントストップのタイミング信号として入力
している。また、クロック端子には基準信号発振器１が
出力する基準信号が入力されている。このカウンタ１１
はカウント値をｎ＋１ビットパラレルのディジタルデー
タで出力する。

１２はＤ／Ａ変換器（ＤＡＣ）であり、カウンタ１１か
ら出力されたｎ＋１ビットパラレルのカウント値を受け
、このカウント値をラッチイネーブル信号端子に入力さ
れる信号に同期してラッチするとともに、カウント値に
対応する電圧値の信号をループフィルタ４へと出力する
。なお、ＤＡＣ１２のラッチイネーブル信号端子に入力
される信号は、例えば本ＰＬＬ回路が適用される無線装
置等の制御部（図示せず）から例えば当該無線装置に割
り当てられたタイムスロット期間の先頭部の所定期間に
のみレベルが「１」となるモード指定信号とＮ分周器６
の出力信号とのアンドゲート１３により論理積出力であ
る。

１４は基準信号発振器１、Ｒ分周器２、Ｎ分周器６およ
びカウンタ１１への電源供給を０Ｎ１０ＦＦするスイッ
チであり、モード指定信号が「１」であるときにＯＮ、
ｒＯＪであるときにＯＦＦとなる。

次に以上のように構成されたＰＬＬ回路の動作を第２図
に示すタイムチャートを参照して説明する。まず、第２
図中のｔ。時点においてＲ分周器の出力信号が立ち上が
る。そうすると、カウンタ１１のカウント値かクリアさ
れるとともに、基準信号発振器１が出力する基準信号の
カウントを開始する。これにより、カウンタのカウント
値は第２図に示すように一定の傾きで増加する。

次に第２図中のｔｉ時点においてＮ分周器６の出力信号
が立ち上がると、カウンタ１１はカウントを停止する。

これによりカウンタ１１のカウント値の増加は停止する
。この後、第２図中のｔ２時点でＮ分周器６の出力信号
が立ち下がったことをもって、カウンタ１１はカウント
値をＤＡＣ１２へと出力する。なおこのとき、モード指
定信号はレベルが「１」となっている。従って次にＮ分
周器６の出力信号が立ち上がるまではカウンタ１２はラ
ッチイネーブル状態であり、第２図中のｔ２時点におい
てカウンタ１１から出力されたカウント値はＤＡＣ１２
にラッチされる。

ＤＡＣ１２は、上述したようにカウンタ１１から出力さ
れたカウント値をラッチするとともに、このラッチした
カウント値に対応する電圧の信号を出力する。ここで、
カウント値はＮ分周器２の出力信号か立ち上がってから
Ｎ分周器６の出力信号が立ち上がるまでの基準信号のパ
ルス数であり、つまりＮ分周器２の出力信号とＮ分周器
６の出力信号との位相差に当たる。従って、Ｄ　Ａ　Ｃ
１，２の出力信号は、Ｎ分周器２の出力信号とＮ分周器
６の出力信号との位相差に対応じた電圧値を有する。

このＤＡＣ１２の出力信号はループフィルタ４によって
高周波成分およびノイズの除去などが行われてＶＣＯ５
の制御信号とされてＶＣＯ５に入力される。ＶＣＯ５は
、この入力された制御信号の電圧値、すなわちＮ分周器
２の出力信号とＮ分周器６の出力信号との位相差に応じ
た周波数の信号を発生出力する。

そして、第２図中のｔ９時点以降において、以上と同様
な動作が繰り返し行われる。しかし、ＶＣＯ５の出力信
号の周波数は前述したように前回のＮ分周器２の出力信
号とＮ分周器６の出力信号との位相差に応じて変化して
いるため、Ｎ分周器２の出力信号とＮ分周器６の出力信
号との位相差は徐々に収束していき、やがてロック状態
となる。

ところで、以上のような動作を行っている状態で、ロッ
ク状態となるのに十分な時間か経過したのちにモード指
定信号がレベル「０」とされる。

このようにモード指定信号かレベル「０」となると、ア
ンドゲート１３の出力は常にレベル「０」となり、ＤＡ
Ｃ１２はラッチイネーブル状態に固定される。従って、
ＤＡＣ１２はこのときにラッチしているカウント値を保
持し続け、このカウント値に対応する電圧の信号を出力
し続ける。これと同時に、モード指定信号がレベル「０
」となることによってスイッチ１４がＯＦＦとなり、基
準信号発振器１、Ｎ分周器２、Ｎ分周器６およびカウン
タ１１のそれぞれへの電源供給が断たれ、消費電流の軽
減がなされる。しかし、ＤＡＣ１２およびＶＣＯ５には
引き続き電源供給がなされているため、ＤＡＣ１２から
は一定電圧の信号が出力され続け、これによってＶＣＯ
５からは一定周波数の信号が出力され続ける。すなわち
、間欠ＰＬＬ動作が行われる。

このように本実施例によれば、Ｎ分周器２の出力信号と
Ｎ分周器６の出力信号との位相差に当たる、カウンタ１
１から出力されたカウント値をＤＡＣ１２においてディ
ジタルデータのままラッチしておき、このラッチしたデ
ィジタルデータが示す電圧値の信号を発生するようにし
ているため、ＤＡＣ１２からは長時間にわたって同一電
圧値の信号を出力することができ、従って長時間にわた
って安定的に間欠ＰＬＬ動作が行える。

次に本発明の第２の実施例に係るＰＬＬ回路に付き説明
する。

第３図は本ＰＬＬ回路の要部構成を示すブロック図であ
る。なお、第１図と同一部分には同一符号を付し、その
詳細な説明を省略する。また基準信号発振器１、Ｎ分周
器２、Ｎ分周器６およびスイッチ１４については第１図
と同様であるので、図示を省略する。

本実施例では、カウンタ１１から出力されるｎ＋１ビッ
トのカウント値のうちの下位のｍビット（Ｄｏ　−Ｄｙ
−＋　）をＤＡＣ１２１へ、また上位のｎ−ｍビット（
ＤＭ−ＤＮ）をＤＡＣ１２２へそれぞれ入力する。ＤＡ
Ｃ１２１，１２２はそれぞれ、入力されたｍビット、　
　ｎ−ｍビットのデータに応じた電圧値の信号を出力す
る。そしてこのＤＡＣ１２１，１２２のそれぞれから出
力された信号は、第１図中のループフィルタ４と同一構
成のループフィルタ４１．４２をそれぞれ介して制御信
号とされ、ＶＣＯ５１へと入力される。

ＶＣＯ５１は、入力信号の電圧値の単位変化量当たりの
出力周波数の変化量の小さい、すなわち制御感度の低い
微調端子５１ａと、入力信号の電圧値の単位変化量当た
りの出力周波数の変化量の大きい、すなわち制御感度の
高い粗調端子５１ｂとを備え、この微調端子５１ａへの
入力電圧値と粗調端子５１ｂへの入力電圧値とに対応す
る周波数の信号を出力する。

かくして本実施例によっても、前述した第１の実施例と
同様に長時間にわたって安定的に間欠ＰＬＬ動作が行え
るとともに、これに加えて次のような効果が得られる。

すなわち、出力する信号が例えば周波数帯４００［ＭＨ
ｚｌ、周波数可変幅１　［ＭＨｚｌであり、かつ周波数
偏差を±４１ｐｐｍＥとしたとき、第１の実施例に係る
ＰＬＬ回路のＤＡＣ１２のステップ幅は、周波数偏差を
１桁下として０．４［ｐｐ＊］とみると、 １［ＭＨｚｌ／　　（４００［ＭＨｚｌ　Ｘ　　Ｏ，４
［ｐｐｍ］）で求まり、６２５０分割となる。従って、
ＤＡＣ１２は１３ビツトが必要である。このような１３
ビツトにもおよぶＤＡＣはかなりの制度が要求されるこ
とから、非常に高価なものとなってしまう。これは本Ｐ
ＬＬ回路が適用されることが考えられる無線装置などに
おける低廉化の要求に背反することになる。しかし、本
実施例では２つのＤＡＣ１２１１２２で下位のｍビット
と上位のｎ−ｍビットとを分担しているため、例えばＤ
ＡＣ１２１゜１２２は例えば７ビツトあれば良く、安価
なりＡＣを適用可能である。

なお、本実施例の構成であるとＶＣＯ５１の微調端子５
１ａと粗調端子５１．　ｂとの制御感度のばらつきなど
により、周波数を設定できない範囲が生じるおそれがあ
るが、これはＤＡＣ１２１゜１２２のいずれかのビット
数を増加することによって容易に対処できる。

続いて、本発明の第３の実施例に係るＰＬＬ回路に付き
説明する。

第４図は本ＰＬＬ回路の要部構成を示すブロック図であ
る。なお、第１図および第３図と同一部分には同一符号
を付し、その詳細な説明を省略する。また基準信号発振
器１、Ｒ分周器２、Ｎ分周器６およびスイッチ１４につ
いては第１図と同様であるので、図示を省略する。

図中、７１はカウンタ１１が出力するｎ＋１ビットのカ
ウント値を第１の所定値および第２の所定値と比較する
コンパレータである。このコンパレータ７１は、入力デ
ータが第１の所定値以上であるときに出力Ｈのレベルを
「１」、また第２の所定値以下であるときに出力りのレ
ベルを「１」とする。このカウンタ１１の出力Ｈ１出力
りはアップ／ダウンカウンタ７２のアップ端子、ダウン
端子にそれぞれ入力される。アップ／ダウンカウンタ７
２は、例えば基準信号発振器１が出力する基準信号を分
周して作成された所定周波数の信号をクロック信号とし
て入力し、このクロック信号のパルス数をカウントする
のであるが、アップ端子およびダウン端子の状態に応じ
、アップ端子がレベル「１」であるときにカウントアツ
プ動作を、またダウン端子がレベル「１」であるときに
カウントダウン動作を行う。そしてこのアップ／ダウン
カウンタ７２は、カウント値をｌｌ＋１ビツトパラレル
のディジタルデータで出力する。

１２３はＤＡＣであり、アップ／ダウンカウンタ７２が
出力する１＋１ビツトのカウント値に応じた電圧の信号
を出力する。なお、このＤＡＣ１２３は、ＤＡＣ１２１
と同様なラッチ機能を有している。

次に以上のように構成されたＰＬＬ回路の動作を説明す
る。まず、アップ／ダウンカウンタ７２はコンパレータ
７１での比較結果に基づき、カウンタ１１のカウント値
が第１の所定値よりも大きい場合にカウントアツプ動作
を、またカウンタ１１のカウント値が第２の所定値より
も小さい場合にカウントダウン動作をそれぞれ行う。こ
こで、第１および第２の所定値は、所望の周波数範囲の
上限値および下限値のそれぞれに対応する値に設定され
るものとなっている。従って、アップ／ダランカウンタ
７２は、カウンタ１１のカウント値が所定範囲以上であ
るときにカウントアツプを、また所定範囲以下であると
きにカウントダウンをそれぞれ行う。そして、アップ／
ダウンカウンタ７２のカウント値に対応じた電圧値の信
号がＤＡＣ１２３によって生成され、ループフィルタ４
２を介してＶＣＯ５１の粗調端子５１ｂに与えられる。

このようにして粗調整動作が行われると、カウンタ１１
のカウント値はやがて第１および第２の所定値の間、す
なわち所定範囲内となる。そうすると、アップ／ダウン
カウンタ７１のアップ端子およびダウン端子は常にレベ
ル「０」となり、カウントを行なわない状態、つまりロ
ック状態となる。しかして、ＶＣＯ５１の出力周波数は
所定周波数範囲内の周波数に粗調整される。

この状態においては、ＤＡＣ１２１によって発生される
、カウンタ１１のカウント値のうちの下位のｍビットに
基づいた電圧値の信号によるＶＣＯ５１の微調整かなさ
れ、ＰＬＬ回路とじての完全なロック状態に至る。そし
てロック状態となったのちには、ＤＡＣ１２１，１２３
にそれぞれラッチされたデータに基づいてＶＣＯ５１の
制御がなされ、安定的な間欠ＰＬＬ動作が行われる。

このように本実施例によれば、第１の実施例および第２
の実施例と同様に、長時間にわたって安定的に間欠ＰＬ
Ｌ動作が行える。さらに本実施例によれば、ＤＡＣ１２
１，１２３はビット数の少ないもので良く、かつ第２の
実施例のＰＬＬ回路よりも確実にロック状態を実現する
ことができる。

このように上記各実施例によれば、長時間にわたって安
定的に間欠ＰＬＬ動作が行えることから、例えばＴＤＭ
Ａ方式の無線システムに適用される無線装置等において
、当該無線装置に割り当てられたタイムスロットの開始
時点においてのみ通常のＰＬＬ動作を行い、以降の時間
は間欠ＰＬＬ動作を行うことによって消費電力の低減を
図ることが可能である。

なお本発明は上記各実施例に限定されるものではない。

例えば上記各実施例では、カウンタ１１およびアップ／
ダウンカウンタ７２のカウント値をラッチする機能をＤ
ＡＣ１２，１２１，１２２゜１２３に持たせているが、
カウンタとＤＡＣとの間にラッチ回路を介挿させるよう
にしても良い。

このほか、本発明の要旨を逸脱しない範囲で種々の変形
実施が可能である。

［発明の効果］ 第１の発明は、所定周波数の基準信号を発生する基準信
号発振器と、前記基準信号を所定の第１の分周率で分周
して第１の分周信号を生成する第１の分周回路と、前記
第１の分周信号を計時値のクリアおよび計時動作の開始
のタイミング信号とするとともに、別途入力される第２
の分周信号を計時動作の終了のタイミング信号として計
時動作を行い、その計時値をディジタルデータで出力す
る例えばカウンタなどの計時手段と、この計時手段の計
時終了時における計時値を保持する保持手段と、この保
持手段が保持している計時値に対応する電圧値の信号を
発生する例えばＤ／Ａ変換器などの電圧発生回路と、こ
の電圧発生回路で発生された信号の電圧値に基づいた電
圧値の制御信号を発生するループフィルタ手段と、前記
制御信号の電圧値に応じた周波数の信号を発生する電圧
制御発振器と、この電圧制御発振器で発生された信号を
所定の第２の分周率で分周して前記第２の分周信号を生
成する第２の分周回路とで構成した第２の発明は、前記
第１の発明において、計時手段を計時値をｎビットのデ
ィジタルデータで出力するカウンタとし、電圧発生回路
を前記カウンタから出力され、保持手段に保持されたｎ
ビットのディジタルデータのうちの下位ｍビット、上位
ｎ−ｍビットのそれぞれに基づいた電圧値の信号を出力
する２つのＤ／Ａ変換器とし、ループフィルタ手段を前
記２つのＤ／Ａ変換器がそれぞれ出力した信号の電圧値
に基づいた電圧値の制御信号を発生する２つのループフ
ィルタからなるものとし電圧制御発振器を入力電圧の単
位変化量に対する出力信号周波数の変化量が所定量であ
る粗調整端子と入力電圧の単位変化量に対する出力信号
周波数の変化量が上記粗調整端子よりも小さい所定■で
ある微調整端子とを有し、この粗調整端子および微調整
端子のそれぞれの入力電圧値に応じた周波数の信号を出
力するものとした。

第３の発明は、所定周波数の基準信号を発生する基準信
号発振器と、前記基準信号を所定の第１の分周率で分周
して第１の分周信号を生成する第１の分周回路と、前記
第１の分周信号を計時値のクリアおよび計時動作の開始
のタイミング信号とするとともに、別途入力される第２
の分周信号を計時動作の終了のタイミング信号として計
時動作を行う例えばカウンタなどの計時手段と、この計
時手段の計時終了時における計時値を保持する第１の保
持手段と、この第１の保持手段が保持している計時値に
対応する電圧値の信号を発生する例えばＤ／Ａ変換器な
どの第１の電圧発生回路と、この第１の電圧発生回路で
発生された信号の電圧値に基づいた電圧値の第１の制御
信号を発生する第１のループフィルタと、前記計時手段
の計時値と所定範囲の計時値との誤差量を検出してディ
ジタルデータで出力する、例えばコンパレータおよびア
ップ／ダウンカウンタからなる検出手段と、この検出手
段から出力された誤差量を保持する第２の保持手段と、
この第２の保持手段に保持された誤差量に応じた電圧値
の信号を発生する例えばＤ／Ａ変換器などの第２の電圧
発生回路と、この第２の電圧発生回路で発生された信号
の電圧値に基づいた電圧値の第２の制御信号を発生する
第２のループフィルタと、入力電圧の単位変化量に対す
る出力信号周波数の変化量が所定量である微調整端子と
入力電圧の単位変化量に対する出力信号周波数の変化量
が上記微調整端子よりも大きい所定量である粗調整端子
とを有し、この微調整端子に入力される前記第１の制御
信号の電圧値および粗調整端子に入力される前記第２の
制御信号の電圧値に応じた周波数の信号を発生する電圧
制御発振器と、この電圧制御発振器で発生された信号を
所定の第２の分周率で分周して前記第２の分周信号を生
成する第２の分周回路とで構成した。

これらにより、間欠ＰＬＬ動作時にもｖＣＯの出力周波
数が変化することがなく、長時間にわたる間欠ＰＬＬ動
作を行うことができるＰＬＬ回路となる。

【図面の簡単な説明】

第１図乃至第４図は本発明に係るＰＬＬ回路を説明する
図であり、第１図は本発明の第１の実施例に係るＰＬＬ
回路の構成を示すブロック図、第２図は第１図示のＰＬ
Ｌ回路の動作タイムチャート、第３図は本発明の第２の
実施例に係るＰＬＬ回路の要部構成を示すブロック図、
第４図は本発明の第３の実施例に係るＰＬＬ回路の要部
構成を示すブロック図、第５図および第６図はそれぞれ
従来技術を説明する図である。 １・・・基準信号発振器、２・・・Ｒ分周器、４．４１
．４２・・・ループフィルタ、５．５１・・・電圧制御
発振！　（ＶＣＯ）　、６・・・Ｎ分周器、１１・・・
カウンタ、１２．１２１．１２２．１２３・・・Ｄ／Ａ
変換器（ＤＡＣ）、１３・・・アンドゲート、１４・・
・スイッチ、７１・・・コンパレータ、７２・・・アッ
プ／ダウンカウンタ。 出願人代理人　弁理士　鈴江武彦 基準イム唐す 第２図 第 図

Claims (3)

【特許請求の範囲】
1. （１）所定周波数の基準信号を発生する基準信号発振器
   と、 前記基準信号を所定の第１の分周率で分周して第１の分
   周信号を生成する第１の分周回路と、前記第１の分周信
   号を計時値のクリアおよび計時動作の開始のタイミング
   信号とするとともに、別途入力される第２の分周信号を
   計時動作の終了のタイミング信号として計時動作を行い
   、その計時値をディジタルデータで出力する計時手段と
   、この計時手段の計時終了時における計時値を保持する
   保持手段と、 この保持手段が保持している計時値に対応する電圧値の
   信号を発生する電圧発生回路と、 この電圧発生回路で発生された信号の電圧値に基づいた
   電圧値の制御信号を発生するループフィルタ手段と、 前記制御信号の電圧値に応じた周波数の信号を発生する
   電圧制御発振器と、 この電圧制御発振器で発生された信号を所定の第２の分
   周率で分周して前記第２の分周信号を生成する第２の分
   周回路とを具備したことを特徴とするＰＬＬ回路。
2. （２）計時手段は計時値をｎビットのディジタルデータ
   で出力するカウンタであり、 電圧発生回路は前記カウンタから出力され、保持手段に
   保持されたｎビットのディジタルデータのうちの下位ｍ
   ビット、上位ｎ−ｍビットのそれぞれに基づいた電圧値
   の信号を出力する２つのＤ／Ａ変換器からなり、 ループフィルタ手段は前記２つのＤ／Ａ変換器がそれぞ
   れ出力した信号の電圧値に基づいた電圧値の制御信号を
   発生する２つのループフィルタからなり、 電圧制御発振器は入力電圧の単位変化量に対する出力信
   号周波数の変化量が所定量である粗調整端子と入力電圧
   の単位変化量に対する出力信号周波数の変化量が上記粗
   調整端子よりも小さい所定量である微調整端子とを有し
   、この粗調整端子および微調整端子のそれぞれの入力電
   圧値に応じた周波数の信号を出力するものであることを
   特徴とする請求項（１）記載のＰＬＬ回路。
3. （３）所定周波数の基準信号を発生する基準信号発振器
   と、 前記基準信号を所定の第１の分周率で分周して第１の分
   周信号を生成する第１の分周回路と、前記第１の分周信
   号を計時値のクリアおよび計時動作の開始のタイミング
   信号とするとともに、別途入力される第２の分周信号を
   計時動作の終了のタイミング信号として計時動作を行い
   、その計時値をディジタルデータで出力する計時手段と
   、この計時手段の計時終了時における計時値を保持する
   第１の保持手段と、 この第１の保持手段が保持している計時値に対応する電
   圧値の信号を発生する第１の電圧発生回路と、 この第１の電圧発生回路で発生された信号の電圧値に基
   づいた電圧値の第１の制御信号を発生する第１のループ
   フィルタと、 前記計時手段の計時値と所定範囲の計時値との誤差量を
   検出し、ディジタルデータで出力する検出手段と、 この検出手段によって検出された誤差量を保持する第２
   の保持手段と、 この第２の保持手段に保持された誤差量に応じた電圧値
   の信号を発生する第２の電圧発生回路と、この第２の電
   圧発生回路で発生された信号の電圧値に基づいた電圧値
   の第２の制御信号を発生する第２のループフィルタと、 入力電圧の単位変化量に対する出力信号周波数の変化量
   が所定量である微調整端子と入力電圧の単位変化量に対
   する出力信号周波数の変化量が上記微調整端子よりも大
   きい所定量である粗調整端子とを有し、この微調整端子
   に入力される前記第１の制御信号の電圧値および粗調整
   端子に入力される前記第２の制御信号の電圧値に応じた
   周波数の信号を発生する電圧制御発振器と、 この電圧制御発振器で発生された信号を所定の第２の分
   周率で分周して前記第２の分周信号を生成する第２の分
   周回路とを具備したことを特徴とするＰＬＬ回路。