JPH0343809B2 - - Google Patents

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JPH0343809B2
JPH0343809B2 JP56500959A JP50095981A JPH0343809B2 JP H0343809 B2 JPH0343809 B2 JP H0343809B2 JP 56500959 A JP56500959 A JP 56500959A JP 50095981 A JP50095981 A JP 50095981A JP H0343809 B2 JPH0343809 B2 JP H0343809B2
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frequency
circuit
loop
new
signal
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Sukotsuto Neiru Suitsushaa
Richaado Edowaado Baanetsuto
Hooru Kebin Gurinaa
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Motorola Inc
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Publication date
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

請求の範囲 １ ａ 周波数FREFの基準信号を発生する基準信
号源と、 ｂ その入力に印加された制御信号に応答し、そ
の出力に発振器信号を発生し、かつ利得KVを
有する電圧制御発振器と、 ｃ 電圧制御発振器信号を除数Ｎで分周するプロ
グラム可能な分周手段と、 ｄ 第１の入力端子を前記基準信号源に結合さ
せ、第２の入力端子を分周手段に結合させ、出
力端子を電圧制御発振器に結合させ、その出力
端子において、前記第１、第２入力端子におい
て受信した信号の位相差を表わす制御信号を発
生するサンプル・ホールド位相比較器手段と、
を具え、 前記位相比較器は、サンプル・ホールド位相比
較器であり、式K〓＝Ｎ×FREF／KVで近似的に与
えられる利得K〓を有し、ただし、K〓はボルト／
ラジアンで表わされ、FREFは基準周波数、Ｎはル
ープ分周比、KVはラジアン／（ボルト−秒）で
表わされることを特徴とする高速ロツク機能を備
えた同期化周波数シンセサイザ。
２ 新除数NNEWをロードすることにより旧除数
Ｎから新除数NNEWへ分周手段を同期的にプログ
ラムする手段を具え、該分周手段は旧除数Ｎによ
るカウントを終了する前に新除数NNEWによるカ
ウントを開始しないことを特徴とする請求の範囲
第１項記載の高速ロツク機能を備えた同期化周波
数シンセサイザ。
３ 前記電圧制御発振回路は複数の周波数レンジ
にわたつて動作し、更に、前記旧除数Ｎを用いた
カウントを終了した前記分周手段に応答してレン
ジ・シフト動作により前記電圧制御発振器の周波
数レンジを同期的にシフトする手段を備えたこと
を特徴とする請求の範囲第２項記載の高速ロツク
機能を備えた同期化周波数シンセサイザ。
４ 波手段を具え、前記位相比較手段の出力端
子に結合された入力端子及び前記電圧制御発振器
の入力端子に結合された出力端子を有する信号処
理手段を備え、該信号処理手段は、前記ループ除
数の変更に応答して該周波数シンセサイザによる
所望周波数の取得許容期間にわたつて前記入力端
子を前記出力端子に直結し、かつそれ以外の全期
間にわたつて前記入力端子を前記波手段に結合
させ前記制御信号を波して該波された制御信
号を前記出力端子に供給することを特徴とする請
求の範囲第１項、第２項又は第３項の何れかに記
載の改良高速ロツク周波数シンセサイザ。
発明の背景 発明の技術分野 本発明は概括的には電子的処理技術の分野に関
し、より具体的には、改良された低雑音の、高速
ロツク機能を備えた同期化周波数シンセサイザに
関する。
先行技術の説明 デイジタル周波数シンセサイザは、通常、電圧
制御発振回路（VCO）の信号出力周波数FVCOが
ループ分周回路で分周されるという標準の位相ロ
ツク・ループ回路を採用している。このループ分
周回路の出力は帰還され、位相比較回路内におい
て基準信号周波数FREFと比較される。この位相比
較回路は制御信号を発生し、この制御信号は電圧
制御発振回路（VCO）に結合され、こ電圧制御
発振回路（VO）から所望周波数FVCOの出力信号
が出力される。このループ分周回路はすべてのＮ
番目の入力パルスに応答して出力信号を発生し、
これによつて入力周波数を分周比Ｎで分周する。
従つて、この電圧制御発振回路VCOの信号出力
周波数FVCOは基準信号周波数FREFのＮ倍（すなわ
ちFVCO＝Ｎ×FREF）にロツクされよう。かような
デイジタル周波数シンセサイザは、英国特許第
1444860号明細書により周知である。
使用される位相比較回路の１形式は、サンプ
ル・ホールド位相比較回路である。この形式の位
相比較回路は、入力基準周波数FREFとループ分周
回路の出力間の関係をサンプルし、この位相関係
を表わす値を次のサンプリングまでその出力端に
ホールドする。この結果、得られる位相検出信号
は微小なリツプル電圧を有しているが、基準波形
の各サイクルにおいて、ホールドされた最終のサ
ンプル値に従つて出力が段階的に増大される。こ
の形式のサンプル・ホールド比較回路は高性能で
あり、しかも半導体チツプへの集積化も可能であ
る。
この種のサンプル・ホールド位相比較回路及び
プログラム可能なループ分周回路を使用すること
により、比較的安価でしかも広帯域の周波数シン
セサイザを構成できる。しかしながら、このよう
なシステムは、出力周波数FVCOを所望の新たな周
波数に変更する要求への応答が比較的遅い。新た
な周波数への切替時間を減少させるための１方法
は、このシンセサイザのループ帯域を増加するこ
とである。しかしながら、これによつて雑音と基
準フイード・スルーが増大する。高速シンセサイ
ザへの他のアプローチには、二重ループや混合ル
ープ・シンセサイザが含まれる。しかしながら、
これらは複雑かつ高価な回路を必要とし、しかも
スプリアス信号を発生しがちである。
従つて、比較的安価でしかも出力周波数の変更
指令に対し極めて高速な応答性を有し、しかも最
適化、低減化された雑音とスプリアス特性を保つ
ことができる周波数シンセサイザが要請されてい
る。
発明の概要 本発明の１つの目的は、高周波無線通信への応
用に特に適した、高速ロツク機能を備えた同期化
周波数シンセサイザを提供することにある。
本発明の他の目的は、ある周波数の値から新た
な所望の周波数の値に極めて高速に切替えること
ができる、高速ロツク機能を備えた同期化周波数
シンセサイザを提供することにある。
本発明の他の目的は、雑音特性のもとで、優れ
た高速ロツク能力を有する、高速ロツク機能を備
えた同期化周波数シンセサイザを提供することに
ある。
本発明の他の目的は、広帯域にわたつて使用で
きる、高速ロツク機能を備えた同期化周波数シン
セサイザを提供することにある。
簡単に説明すれば、本発明の一実施例に従つ
て、新周波数に対し極めて高速にロツクできる同
期化周波数シンセサイザが提供される。この周波
数シンセサイザにおいて、基準信号周波数FREFの
基準信号が発生されてサンプル・ホールド位相比
較回路２０の第１の入力端子１６に供給される。
さらに、制御入力端子２４に供給された制御信号
に応じて出力端子２８に発振信号FVCOを発生する
電圧制御発振回路３０が提供される。この電圧制
御発振回路（VCO）３０は、、特性利得KVを有
している。この電圧制御発振回路（VCO）３０
の出力信号はプログラム可能な分周回路３４に直
接供給され、これは上記電圧制御発振回路
（VCO）３０の出力信号を除数（分周比）Ｎで分
周する。この分周信号は次いでサンプル・ホール
ド位相比較回路２０の第２の入力端子２２に供給
される。このサンプル・ホールド位相比較回路２
０は、その第１の入力端子１６に供給された基準
信号（FREF）とその第２の入力端子２２に供給さ
れた分周信号とを比較し、この２つの入力信号の
位相差を表わす制御信号をその出力端子１８に発
生する。新周波数への変更に際し、高速ロツク特
性を実現するためには、後に詳述するように位相
比較回路の最適（設定）利息K〓はほぼK〓＝Ｎ×
FREF／KVでなければならないと本出願人は決定
した。ここで、FREFはヘルツ（Herz）で表わさ
れ、KVはラジアン／（ボルト・秒）で表わされ、
Ｎはループ分周比（除数）であり、またK〓はボ
ルト／ラジアンで表わされる。この位相比較回路
２０によつて所望の利得のもとで発生される制御
信号は、電圧制御発振回路（VCO）３０に結合
される。
本発明の他の特徴によれば、周波数シンセサイ
ザの周波数変更のための旧除数Ｎから新除数
NNEWへのプログラミングは同期化されている。
この分周回路３４を同期化するために、この分周
回路３４が旧除数Ｎによるカウントを終了する前
には新除数NNEWによるカウントを開始しないよ
うに新除数NNEWがロードされる。
本発明の更に他の特徴によれば、電圧制御発振
回路（VCO）３０は同期してシフトされる複数
の周波数レンジを有している。このように、この
電圧制御発振回路（VCO）３０は、旧除数Ｎに
よるカウントを終了した分周手段に応答して新周
波数レンジにシフトされる。
本発明の更に他の特徴によれば、位相比較回路
２０の出力端子１８と電圧制御発振回路（VCO）
３０の入力端子２４間に信号処理回路が結合され
る。この信号処理回路は適応（adaptive）ルー
プ・フイルタ１００であり、この適応ループ・フ
イルタ１００は除数Ｎの変更に応答して、位相比
較回路２０の出力端子１８を電圧制御発振回路
（VCO）３０の入力端子２４に直結する。このよ
うにして、周波数が変更されたとき、新周波数が
取得されるのに要する時間にわたつて、位相比較
回路２０は電圧制御発振回路（VCO）３０に直
結される。その他の全期間にわたつて、位相比較
回路２０からの信号は適応ループ・フイルタ１０
０の入力端子１０３に結合され、この適応ルー
プ・フイルタ１００は制御信号をフイルタリング
（波）してこれを電圧制御発振回路（VCO）３
０に結合させる。
上述した本発明は、理想状態のもとでは、基準
波形の１サイクル内に新周波数へのロツクを許容
する。これは、サンプル・ホールド位相比較回路
２０が最適利得K〓を設定・使用する結果である。
ループ分周回路３４の同期化やレンジ・シフトの
同期化という付加的な特徴の使用により、この高
速ロツク機能の利点を十分に活用した高性能の高
速ロツク機能を備えた同期化周波数シンセサイザ
が提供される。さらに、適応ループ・フイルタ１
００の使用はロツク状態における改良された雑音
特性を提供する。
本発明の構成は下記に示す通りである。即ち、
本発明は周波数FREFの基準信号を発生する基準信
号源１１と、 入力端子２４に供給された制御信号に応答しそ
の出力端子２６において発振器信号（FVCO）を発
生し、かつ利得KVを有する電圧制御発振回路３
０と、該電圧制御発振回路３０の信号を除数Ｎで
分周するプログラム可能なループ分周回路３４
と、第１の入力端子１６を前記基準信号源に結合
させ、第２の入力端子２２を前記ループ分周回路
３４に結合させ、出力端子１８を前記電圧制御発
振回路３０に結合させ、その出力端子１８におい
て、前記第１、第２入力端子１６，２２において
受信した信号の位相差を表わす制御信号を発生す
る位相比較回路２０とを具え、 前記位相比較回路２０は、サンプル・ホールド
位相比較器であり、式K〓＝Ｎ×FREF／KVで近似
的に与えられる利得K〓を有し、ただし、K〓はボ
ルト／ラジアンで表され、FREFは基準周波数、Ｎ
はループ分周比、KVはラジアン／（ボルト−秒）
で表わされることを特徴とする高速ロツク機能を
備えた同期化周波数シンセサイザ。としての構成
を有し、或いはまた、 新除数NNEWをロードすることにより旧除数Ｎ
から新除数NNEWへループ分周回路３４を同期的
にプログラムする、カウンタ４０とマルチプレク
サ５０と周波数プログラミングデータ・ラツチ６
０とPROM７０とアドレス・ラツチ８０と及び
周波数選択デバイス９０とから構成される、回路
を具え、該ループ分周回路３４は旧除数Ｎによる
カウントを終了する前に新除数NNEWによるカウ
ントを開始しないことを特徴とする請求の範囲第
１項記載の高速ロツク機能を備えた同期化周波数
シンセサイザとしての構成を有し、或いはまた、 前記電圧制御発振回路３０は複数の周波数レン
ジにわたつて動作し、更に、前記旧除数Ｎを用い
たカウントを終了し前記ループ分周回路３４に応
答してレンジ・シフト動作により前記電圧制御発
振回路３０の周波数レンジを同期的にシフトす
る、レンジ・シフト・ラツチ９２を備えたことを
特徴とする請求の範囲第２項記載の高速ロツク機
能を備えた同期化周波数シンセサイザ。としての
構成を有し、更にまた、 適応ループ・フイルタ１００を具え、前記適応
ループ・フイルタ１００の入力端子１０３を前記
位相比較回路２０の出力端子１８に結合させ、前
記適応ループ・フイルタの出力端子１０４を前記
電圧制御発振回路３０の入力端子２４に結合さ
せ、前記適応ループ・フイルタ１００の別の入力
１０２をタイマ９９の出力１０１に結合させかつ
前記タイマ９９の入力は周波数変更検出回路９７
の出力９８に結合させることにより周波数変更検
出回路９７とタイマ９９と適応ループ・フイルタ
１００からなる信号処理回路を構成し、該信号処
理回路９７，９９，１００は、前記ループ分周回
路３４の除数Ｎの変更に応答して、該周波数シン
セサイザによる所望周波数の取得許容期間にわた
つて、前記入力端子１０３を前記出力端子１０４
に直結し、かつそれ以外の全期間にわたつて、前
記入力端子１０３を前記適応ループ・フイルタ１
００に結合させ、前記位相比較回路２０の出力端
子１８における信号をフイルタリングして該フイ
ルタリングされた制御信号を前記出力端子１０４
に供給することを特徴とする前記請求の範囲第１
項もしくは第２項もしくは第３項の内、いずれか
１項記載の高速ロツク機能を備えた同期化周波数
シンセサイザ。としての構成を有するものであ
る。
【図面の簡単な説明】
新規であると信じられる本発明の特徴は請求の
範囲に記載されている。以下の図面に関して行わ
れる説明を参照することにより、本発明はその他
の目的及び利点と共に良く理解され得よう。
第１図は、最適利得K〓を有するサンプル・ホ
ールド位相比較回路を用いた新規な高速ロツク機
能を備えた同期化周波数シンセサイザの一実施例
を図示するブロツク図である。
第２図は、ループ分周回路と電圧制御発振回路
の同期化を用いた新規な高速ロツク機能を備えた
同期化周波数シンセサイザの他の実施例を図示す
るブロツク図である。
第３図は、適応ループ・フイルタを用いた新規
な高速ロツク機能を備えた同期化周波数シンセサ
イザの更に他の実施例を図示するブロツク図であ
る。
第４図は、第３図示の周波数変更検出回路を更
に詳細に図示する構成図である。
第５図は第３図示の適応ループ・フイルタを更
に詳細に図示する構成図である。
第６図は、第１図乃至第５図中の種々の点にお
ける波形を図示するタイミング図である。
第７図は、サンプル・ホールド位相比較回路の
動作説明図であり、ループ分周回路のパルス波形
と、ランプ波形となる位相比較回路の出力におけ
る制御信号波形を示し、 第８図は、シンセサイザのロツク時間ｔとルー
プ利得KVK〓／Npとの論理曲線を示す図である。
好適実施例の説明 第１図は、最適利得K〓を有するサンプル・ホ
ールド位相比較回路２０を用いた新規な高速ロツ
ク周波数シンセサイザの一実施例を図示するブロ
ツク図である。第１図に示するように、基準信号
源１１を有する位相ロツク・ループ１０が用いら
れており、基準信号源１１は第６図の波形Ａで示
すような周波数FREFの基準信号を発生する。この
好適実施例においては、この基準信号源１１は、
図示のように高周波発振回路１２及びこれに結合
されて発振周波数を所望の基準信号周波数FREFに
分周する基準周波数分周回路１４から構成されて
いる。
この基準信号は、最適利得K〓を有するサンプ
ル・ホールド位相比較回路２０の第１の入力端子
１６に結合される。この位相比較回路２０は、第
２の入力端子２２及び出力端子１８を有してい
る。このサンプル・ホールド位相比較回路２０
は、入力端子１６に供給された基準信号（FREF）
と第２の入力端子２２に供給されたループ分周回
路３４の信号との比較を行う。この位相比較回路
２０は、ループ分周回路３４のパルスが発生する
たびに２つの入力信号の位相関係をサンプルし、
これらの位相誤差を表示する制御信号を発生す
る。この制御信号は、次のサンプリングまで位相
比較回路２０の出力端子１８にホールドされる。
このようにして、ループ分周回路３４のパルスが
発生したときだけ制御信号の増加が生ずる。
この位相比較回路２０の出力端子１８の制御信
号は、電圧制御発振回路（VCO）３０の制御入
力端子２４に直結される。この電圧制御発振回路
（VCO）３０は、その制御入力端子２４に受けた
制御信号（すなわち位相比較回路２０の位相誤差
信号）に応答して周波数FVCOの発振回路出力をそ
の出力端子２６に出力する。
電圧制御発振回路（VCO）３０の出力端子２
６は、ループ分周回路３４の入力端子３２に信号
を供給する。このループ分周回路３４は、電圧制
御発振回路（VCO）３０からの周波数FVCOの信
号を整数Ｎで分周する。このループ分周回路３４
の出力端子３６は位相比較回路２０の第２の入力
端子２２に結合されており、これによつて周波数
FVCOのループ分周回路信号をＮで分周したものが
入力端子２２に供給れさる。この典型的なループ
分周回路信号波形が第６図の波形Ｌ及び波形Ｎで
例示されている。
出力端子２８の周波数FVCOを変更するには、分
周比（除数）Ｎを新たな値、即ち分周比（除数）
NNEWに変更しなければならない。この分周比Ｎ
は、ループ分周回路３４の入力端子NIO−NIXを
介して新たな値をプログラムし直すことによつて
変更される。出力端子２８における信号周波数
FVCOは、発振回路１２の基準信号周波数FREFのＮ
倍の値に等しくなる。（すなわちFVCO＝FREF×
Ｎ）。
この種の周波数シンセサイザの代表的なもの
は、分周比Ｎが新たな分周比NNEWに変更された
場合の新周波数へのロツク動作に関し比較的低速
である。しかしながら本件出願人は、サンプル・
ホールド位相比較回路２０の最適利得K〓を次
式： K〓＝Ｎ×FREF／KV ……(1) のように与えた場合、このシンセサイザは理想的
には基準信号の１サイクルの間に新たな周波数に
ロツクされ得ることを決定した。ただしK〓はボ
ルト／ラジアンで表わされ、Ｎはループ分周比で
あり、FREFはヘルツ（Herz）で表わされ、KVは、
ラジアン／ボルト・秒で表わされる電圧制御発振
回路（VCO）３０の利得である。このようにし
て、Ｎを完全にカウントしたのちＮの値がNNEW
に変更されると、ループ・パルスＬ，Ｎが発生さ
れて基準波形Ａと比較される。位相比較回路２０
の利得が(1)式で与えられる適正な値であれば、こ
の位相比較回路２０からの出力電圧はVCOを新
たな所望周波数FREF×NNEWに正確にシフトする
のに必要な正確な電圧値になる。このように、基
準波形の（FREF）１周期内に新たな周波数を得る
ことができる。この理想的な結果は、電圧制御発
振回路（VCO）３０の周波数対電圧特性の非直
線性やループ時間遅延等の非理想的な効果のた
め、実際には得ることができない。しかしなが
ら、(1)式で近似的に定められるサンプル・ホール
ド位相比較回路２０の利得を使用することによ
り、基準波形の数サイクル内にロツク状態が作成
可能な最適結果を得ることができる。従つて、好
適実施例においては、位相比較回路２０の利得は
(1)式で近似的に定められる値になるように設定さ
れる。
周波数シンセサイザの技術分野においては、二
重係数（dual modulus）プレ・スケーラから成
るループ分周回路及び最小限２個のカウンタを使
用してＮ分周を行うことが通常である。この種の
回路においては、除数Ｎは各カウンタ内にプログ
ラムされたカウント値で決定される。この種装置
の１つは、モトローラ社に譲渡されたMillerらの
米国特許第4053739号明細書に開示されている。
本出願人が採択した他の手法は、プログラム可能
な係数Ａ及びＢと共に二重係数プレ・スケーラ及
び２個のカウンタを使用するものである。プレ・
スケーラが所定の係数Ｐ＋１を有している状態で
Ａ係数カウンタがカウントを行うことによりカウ
ント・サイクルが開始され、このＡカウントが終
了するとプレ・スケーラの係数が第２の所定係数
Ｐに変更されかつＢ係数カウンタがカウントを開
始する。Ｂカウンタがカウントを停止したときに
全カウント・サイクルが完了し、このサイクルが
繰返し開始される。この分周回路の動作は、Ａ係
数カウンタがカウントしているときにＢ係数カウ
ンタがカウント・データをロードしており、Ｂ係
数カウンタがカウントしているときにＡ係数カウ
ンタがカウント・データをロードしているという
具合に行われる。各サイクルの開始時点において
Ａカウンタがカウント・モードにありこのときＢ
カウンタがロード中であるから、この期間内に分
周回路のプログラミング・データが変更されたも
のとすれば、Ａ係数カウンタは旧周波数に対する
係数を用いてカウントを行いかつＢ係数カウンタ
はその後新周波数に対する係数を用いてカウント
を行うことになる。従つて、１サイクルの間に分
周比に誤差が生じ、次のサンプルは所望のルー
プ・スイツチング効果を生じないことになる。
Ｎ分周機能用に多重カウンタを用いた他の公知
カウント装置も存在する。これらいずれの手法に
おいても、カウント・サイクル期間内の不適当な
時機に新たな分周比データがロードされると、分
周比に誤りが生じ、この結果周波数シンセサイザ
の出力周波数は誤りの周波数に対してロツク動作
を開始する。従つて、このループ分周回路のプロ
グラム動作を同期化して誤りの除数をさせる必要
がある。
また、ループ分周回路内に新たな分周データを
多重にロードするのが通常である。この場合、こ
れらのデータをロードするのに要する時間はある
幅にわたつて離間し、データの１部はあるカウン
タ・サイクル内に、１部は次のカウント・サイク
ル内にロードされることになる。この結果分周比
に誤りが生じ、シンセサイザが新周波数にロツク
されるのにより長時間を要することになる。第２
図は本発明の他の実施例を図示しているが、ここ
においてループ分周回路のロード動作は同期化さ
れており、最適利得サンプル・ホールド周波数シ
ンセサイザの最大の利点を発揮すると共に誤りの
除数に基くロツク動作の遅れを回避している。
第２図の周波数シンセサイザにおいて、基準分
周回路の初期の段からクロツク信号が取出されて
カウンタ４０のCLK入力端子４２に供給される。
このような信号の例が第６図の波形Ｂで示されて
いる。カウンタ４０は３個のフリツプ・フロツプ
４４，４５及び４６並びにナンドゲート４３から
構成される６個の係数のカウンタを与える。この
カウンタ４０は図示のように、以下に示す真理値
表に従つて、第６図中にＣ，Ｄ及びＥで示す波形
のアドレス信号用として出力端子４７，４８及び
４９に出力される６種の出力状態を発生する。
表１ 出力端子 出力状態 47 48 49 １ ０ ０ ０ ２ １ １ ０ ３ ０ １ １ ４ １ １ １ ５ ０ ０ １ ６ １ ０ ０ このカウンタ４０で発生された６種の出力状態
は、マルチプレクサ５０のアドレス入力端子５
１，５２及び５３に供給される。マルチプレクサ
５０は基本的には３から６へのライン・デコーダ
であり、入力端子５４上のロー信号に
よつてイネーブルされる。周波数FREFの基準信号
源出力（第６図の波形Ａ）がマルチプレクサの
ENABLE入力端子に供給される。この結果、カ
ウンタ４０からの６種の出力状態はマルチプレク
サ５０のアドレス入力端子５１，５２及び５３に
連続的に供給されているが、このマルチプレクサ
５０は基準信号がローの時だけイネーブルされ
る。この結果、基準信号がローである時を除き、
ループ分周回路のプログラミング・データ・ラツ
チ６０にデータがロードされるのが阻止される。
この基準信号は、このシステムが位相ロツク状態
にある時は、ループ分周回路信号（第６図中の波
形Ｌ）と基準分周回路信号（第６図中の波形Ａ）
との位相関係に基き、Ｎ分周カウント・サイクル
の第２の部分の間だけローになる。従つて、新た
なデータが、誤りの除数を発生することなくデー
タ・ラツチ内へ適正にロードされるのはこの期間
内においてである。
マルチプレクサ５０がその入力端子
５４上のロー信号によつてイネーブルされると、
マルチプレクサ５０はアドレス信号（第６図の波
形Ｃ，Ｄ及びＥ）をそのアドレス出力端子５５，
５６及び５７に供給し、これらはプログラマブ
ル・リード・オンリー・メモリ（PROM）７０
のアドレス入力端子Ａ０，Ａ１及びＡ２に直接供
給される。これと同時に、このマルチプレクサは
その入力端子５１，５２及び５３上のアドレス入
力をデコードし、各ストローブ信号線S1−S6上に
ストローブ・パルスを順次発生する。これらのス
トローブ・パルスは第６図中の波形Ｆ−Ｋで図示
されている。
周波数プログラミング・データ・ラツキ６０は
ループ分周回路３４の周波数をホールドすると共
に、その他の情報もホールドする。好適実施例に
おいては、このラツチの組は４個ずつ６群の合計
24個のラツチで構成されている。４個のラツチの
６群は、それぞれストローブ信号線S1−S6のうち
の１本によりアドレスされる。このストローブ信
号線上にパルスが出現すると、データ・ラツチ６
０のデータ入力線D0−D3上のデータがストロー
ブされたラツチ内にロードされる。このラツチ６
０内に取込まれたデータは、入力端子NO−NXを
介してループ分周回路に直接供給される。
プログラミング・データ・ラツチ６０のデータ
入力端子D0−D3に供給されるデータは、PROM
７０のデータ出力端子７１，７２，７３及び７４
から結合される。これら４個のデータ出力端子７
１−７４に供給されるPROM７０からのデータ
は、マルチプレクサ５０及びアドレス・ラツチ８
０からの信号を受けるPROM７０アドレスの入
力端子A0−A7上の信号によつて決定される。
周波数選択デバイス９０から５本のデータ信号
線９１を介してアドレス・ラツチ８０に周波数選
択入力が供給される。この周波数選択デバイス９
０は、任意の周波数を選択するのに必要な５個の
デイジタル・アドレス入力を供給する任意の回路
でよい。この回路は、２値スイツチ、トグル・ス
イツチ、エンコーダないしはマイクロプロセツサ
等を備えた各種の任意装置でよい。
アドレス・ラツチ８０は、クロツク入力端子８
２上に正パルスが出現したときだけアドレス・デ
ータをロードする。このクロツク入力端子８２
は、ループ分周回路の出力端子３６に直結されて
いる。従つて、各アドレス・ラツチはループ分周
回路パルス（第６図の波形Ｌ参照）が発生した時
だけ新たなデータをそこにロードする。これは、
ループ・パルスが発生した時を除いてアドレス・
ラツチ内のデータが変更されることを防止する。
このアドレス・ラツチに蓄積されたデータは、
PROM７０のアドレス入力端子A3−A7に供給さ
れる。好適システムにおいては、これらアドレス
入力はPROMアドレスの５個のMSBである。こ
れら５個のMSBが選択された周波数に対応して
周波数プログラミング・データ・ラツチ６０内に
ロードすべき６個のデータの組を蓄積する
PROMのセグメントをアドレスするように、
PROM７０が構成されている。３個のLSBA0−
A2がマルチプレクサからPROMに供給される。
従つて、PROM７０の入力端子A0−A2に順次供
給されている表１の６個のアドレス状態の結果と
して６個のPROMアドレス・ロケーシヨンが順
次アドレスされる。このPROM内の各ロケーシ
ヨンは４個のデータ・ビツトを含んでおり、これ
らは、PROM７０のアドレス入力端子A0−A7上
にこのロケーシヨンのアドレスが存在する時に
PROM７０の出力端子７１−７４に供給される。
アドレス入力端子A0−A2が順次インクリメン
トされている（第６図の波形Ｃ，Ｄ及びＥ参照）
時に、マルチプレクサ５０のストローブ信号線S1
−S6が同時に順次ストローブされている（第６図
の波形Ｆ−Ｋ参照）ことを想起されたい。この結
果、このマルチプレクサは、データ入力端子D0
−D3に直接供給されるPROM内の４ビツトの組
をアドレスすると同時に周波数データ・ラツチ６
０内の４個のラツチの各組をストローブする。従
つて、データD0−D3が適切なデータ・ラツチ内
にロードされる（第６図の波形D0−D3を参照）。
完全な１サイクルが終了すると（すなわちストロ
ーブ・パルスS6の発生後）、基準信号が
入力端子上で再びローになるまでデコーダはデセ
ーブルされる。以上総合すると、基準信号がロー
である期間内だけ周波数プログラミング・デー
タ・ラツチ６０内に新たなデータが多重化される
という結果が得られる。
周波数シンセサイザの特性改善の他の方法は、
多重レンジ電圧制御発振回路の使用を含んでい
る。これによつて、この周波数シンセサイザが電
圧制御発振回路の同調範囲を狭い周波数範囲に分
割することによつて広汎な周波数範囲にわたつて
動作することが許容され、このためより小さい電
圧制御発振回路利得定数を用いて等価な周波数範
囲をカバーすることが許容される。しかしなが
ら、この最適利得サンプル・ホールド周波数シン
セサイザの利点を十分に引出すうえで、電圧制御
発振回路のレンジ・シフを同期化して新たな除数
を用いる第１のカウント・サイクルの開始時点に
おいてレンジがシフトされるようにする必要があ
る。これは、上述した高速ロツク手法のために電
圧制御発振回路からの旧周波数と旧Ｎ値を用いる
ループサイクルが完了してからレンジのシフトを
行う必要があるからである。
このレンジ・シフト同期化は、第２図示のよう
にレンジ・シフト・ラツチ９２を用いて達成され
る。好適実施例においては、周波数プログラミン
グデータ・ラツチ６０内に蓄積された２ビツトの
データは、電圧制御発振回路がプログラムされた
周波数で動作するレンジを決定するためのデータ
である。このように、レンジ・シフト・ビツト
R1及びR2が周波数プログラミングデータ・ラツ
チ６０からレンジ・シフト・ラツチ９２の入力端
子９４，９５に結合される。このレンジ・シフ
ト・ラツチ９２のクロツク入力端子９３は、ルー
プ分周回路３４の出力端子３６に直結されてい
る。このレンジ・シフト・ラツチ９２は正端トリ
ガが行われる。従つて、周波数プログラミング・
データがデータ・ラツチ内に蓄積されかつループ
分周回路３４に供給されたのち、このループ分周
回路３４は旧除数で既知の信号の分周を終了し、
このカウント・サイクルの終端でループ分周回路
パルスを発生する。このループ分周回路パルスは
次にレンジ・シフト・ラツチ９２をトリガし、こ
の結果、入力端子９４及び９５に供給されたデー
タがレンジ・シフト・ラツチ９２にロードされ
る。データがローからハイに変化したときのラツ
チ９２の１つの出力端子上の信号の一例が第６図
の波形Ｍで示されている。レンジ・シフト・ラツ
チ９２に新たなデータがロードされると、このデ
ータは電圧制御発振回路３０のレンジ・シフト入
力端子２５及び２７に直接供給され、これによつ
て電圧制御発振回路のレンジが変更される。この
ように、電圧制御発振回路のレンジは新除数の第
１のカウントの開始点においてだけ変更される。
周波数シンセサイザの雑音特性を改善するため
に、位相比較回路と電圧制御発振回路にローパ
ス・フイルタを配置するのが通常である。しか
し、上述した新規な高速ロツク・システムにおい
ては、ローパス・フイルタの使用はこの周波数シ
ンセサイザの新周波数へのロツク時間をかなり長
くしよう。しかしながら、改良雑音特性の利点を
得つつこの新規な周波数シンセサイザの高速ロツ
ク特性を維持するために、第３図示のように適応
（adap−tive）ループ・フイルタが採用されてい
る。このフイルタは、大幅な周波数変化に対して
はループ・フイルタがバイパスされるが、周波数
ロツクが得られたときはこのフイルタがループ内
に置かれることを許容する。このように、低い雑
音及びフイードスルー特性を有する高性能デイジ
タル周波数シンセサイザにおいて高速ロツク手法
が使用可能である。
さて第３図を参照すれば、周波数選択デバイス
９０から５本のデータ信号線９１上に出力された
周波数選択データは、アドレス・ラツチ８０に供
給される。この周波数データは、次にアドレス・
ラツチ８０からの５本のデータ線９６を介して周
波数変更検出回路９７の入力端子B1−B5に直接
供給される。
周波数変更検出回路９７は、５本のデータ線９
６のいずれかのデータが変更されるたびにその出
力端子９８上にパルスを発生する。この周波数変
更検出回路の出力端子９８上の信号は、タイマ９
９に直接供給される。タイマ９９は、周波数変更
検出回路の出力端子９８からのパルスに応答して
その出力端子１０１上に所定時間幅のパルスを発
生する。このタイマ・パルスは、ループ・フイル
タがシンセサイザ・ループに切替えられる前にこ
のループが新たな周波数を取得できるようにかつ
適切なループ・フイルタ・コンデンサの充電を許
容するように、十分長い時間幅に選択される。
出力端子１０１上のタイミング・パルスは、適
応ループ・フイルタ１００（第５図に更に詳細に
図示）の制御入力端子１０２に直接供給される。
この適応ループ・フイルタの入力端子１０３は位
相比較回路２０の出力端子１８に直結され、また
その出力端子１０４は電圧制御発振回路３０の入
力端子２４に直結されている。適応ループ・フイ
ルタ１００の制御入力端子上のタイマ信号がハイ
の時は、このフイルタは入力端子１０３を出力端
子１０４に直結し、これによつて位相比較回路２
０を電圧制御発振回路３０に直結する。これによ
つて、上述した高速ロツク手法が十分に利用さ
れ、また１次のループ伝達関数が発生される。タ
イマ９９で決められた時間後に制御入力端子１０
２上のタイミング信号がローになり、適応ルー
プ・フイルタは入力端子１０３と出力端子１０４
間のローパス・フイルタに切替わる。従つて、位
相比較回路２０からの制御信号が波され、この
波された信号は電圧制御発振回路３０に供給さ
れる。位相ロツク・ループはこの後最適閉ループ
特性用の２次及び３次の伝達関数を発生する。こ
れによつて、周波数変更があつたときにはこの周
波数シンセサイザが高速１次ループを用いて新た
な周波数にロツクされることが許容され、かつロ
ツクが得られた後にはループ・フイルタがループ
内に設置されることが許容され、このようにして
改良された雑音及びフイードスルー特性が提供さ
れる。
周波数変更検出回路９７が第４図に更に詳細に
図示されている。第４図示のように、５個の入力
端子B1−B5の組がそれぞれ５個の排他的論理和
ゲートＧ１−Ｇ５の組の入力端子に結合されてい
る。さらに、入力端子B1−B5がそれぞれＤラツ
チＬ１−Ｌ５の組のＤ入力端子に結合されてい
る。ＤラツチＬ１−Ｌ５の各Ｑ出力端子はそれぞ
れ排他的論理和ゲートＧ１−Ｇ５の第２の入力端
子に結合されている。これら５個の排他的論理和
ゲートＧ１−Ｇ５の出力端子は、５入力オアゲー
トＧ６の各入力端子に結合されている。このオア
ゲートＧ６の出力端子は単安定マルチバイブレー
タ１０５に直結され、このマルチバイブレータの
出力端子は出力端子９８に結合されている。単安
定マルチバイブレータ１０５の出力端子は、図示
のように各ＤラツチのＣ（クロツク）入力端子に
も結合されている。
定常状態においては、各ＤラツチＬ１−Ｌ５の
Ｄ入力端子及びＱ出力端子は同一の論理レベルに
あり、従つて各排他的論理和ゲートＧ１−Ｇ５は
それぞれの２入力が等しいため出力は論理の０レ
ベルになつている。オアゲートＧ６へのすべての
入力はゼロであるからその出力もまたゼロ・レベ
ルであり、単安定マルチバイブレータ１０５はト
リガされずゼロ出力状態にある。入力データ・ビ
ツトB1−B5の１つ又はそれ以上が状態を変える
と、各変化ビツトに関連したＤラツチの入力Ｄ及
び出力Ｑが逆状態となり、各変化ビツトの排他的
論理和ゲートは１の状態に変化する。この結果オ
アゲートＧ６が１の状態に変化し、これによつて
単安定マルチバイブレータ１０５がトリガされ
る。単安定マルチバイブレータ１０５はＤラツチ
Ｌ１−Ｌ５のＣ入力端子に接続されているから、
B1−B5入力端子上の新たなデータはラツチＬ１
−Ｌ５内でクロツクされ、すべての排他的論理和
ゲートＧ１−Ｇ５及びオアゲートＧ６がゼロ状態
に復帰する。単安定マルチバイブレータ１０５か
らのパルスがタイムアウトすると、この回路は再
びもとの状態になり以後のデータ変更を待つ。こ
のように、第４図示の周波数変更検出回路が入力
B1−B5の変化のたびに出力端子９８上にパルス
を発生することが理解できよう。
第５図は、第３図示の適応フイルタ１００の更
に詳細な回路を図示したものである。第５図示の
スイツチ１及びスイツチ２は、低入出力オフセツ
ト電圧を有する任意のアナログ・スイツチであつ
てよい。好適実施例においては、これらのスイツ
チはCMOSトランスミツシヨン・ゲートである。
スイツチ制御入力端子１０２にハイ信号が供給さ
れると、スイツチ１及び２が閉じられてループは
広帯域モードとなる。このモードにおいては、抵
抗Ｒ１，Ｒ２及びＲ３並びにコンデンサＣ１及び
Ｃ２から構成されている。フイルタが短絡され、
入力端子１０３が閉じられたスイツチ１を介して
出力端子１０４に直結される。またこのモードに
おいてスイツチ１及びスイツチ２が閉じられたと
き、コンデンサＣ１は閉じられたスイツチ２を介
して入力端子１０３上の信号によつて急速に充電
され、またコンデンサＣ２は閉じられたスイツチ
１を介して急速に充電される。これによつて充電
時間が相当短縮され、第２図を参照して前述した
１次の閉ループ応答によりループが急速に新周波
数に達することが許容される。制御入力端子１０
２上の信号がローになることによつてスイツチ１
及びスイツチ２が開放されると、ループ・フイル
タの全減衰がかけられて所望の雑音及び基準フイ
ードスルー阻止が得られる。ループ・フイルタは
所望の２次ないし３次の閉ループ応答を得るよう
に設計することができる。入力端子１０２上の制
御電圧がハイに留つてスイツチ１及びスイツチ２
の閉状態が保たれる時間は、１次ループが新周波
数に対応する電圧を取得しかつコンデンサＣ１及
びＣ２の充電が許容されるのに十分な長時間であ
るべきであろう。
新たな周波数に極めて迅速にロツクし得る高速
ロツクシンセサイザが提供されたことが理解され
得よう。さらに、多重カウンタ・ループ分周回
路、多重周波数レンジ電圧制御発振回路及び適応
ループ・フイルタを適正な同期で使用した場合、
上記ループの高速性が十分に利用可能となる。
第７図を参照して位相比較回路２０の最適利得
K〓について以下に詳細に説明する。
ループ初期条件は VCO周波数＝fp VCOステアリングライン電圧＝Vp ループ分周比（÷Ｎ）＝Np と仮定する。また最終条件は VCO周波数＝fx（所望の新しい周波数） VCOステアリングライン電圧＝Vx ループ分周比＝Nx と仮定する。
またＮはループパルスの立上り端（tp）でNpか
らNxへ変化すると仮定する。
分周比Ｎはちようどサンプリングが起こるよう
にtpで変化するから、位相比較回路出力電圧は次
のサンプリングがt1で発生するまで一定のまま維
持されるであろう。しかしながら、tpの後、ルー
プ分周回路は分周比Nxによつて分周され第７図
によつて図示されたように次のループパルスの位
置はτ1によつて変化するであろう。周波数におけ
る増加方向周波数シフトに対しては、NxはNpよ
りも大きくなりτ1は正であり、サンプリングされ
るべきより高いランプ電圧を発生するこになる。
τ1＝１／fp／Nx−TREF＝Nx／fp−TREF……(2) V1＝Vp＋SR（τ1）＝Vp＋SR 〔Nx／fp−TREF〕 ……(3) 新しい周波数f1は周波数対ステアリングライン
電圧Vp曲線（カーブ）から決定することができ
る。即ち、もしも電圧制御発振回路（VCO）３
０の利得KVが一定ならば、 f1＝fp＋KV／2πSRNx／fp−TREF ……(4) ここでKVは（rad／sec）／Ｖである。
f1＝fp＋KVK〓fR〔NX／fp−TREF〕 ＝fp＋KVK〓〔fx／fp−１〕 ……(5) 一度、f1が決定されたならば、V2が決定でき、
従つて、f2、V3、f3、……等々も同様に決定され
る。
V2＝V1＋2πK〓〔fx／f1−１〕 ……(6) f2は周波数ｆ対ステアリングライン電圧Ｖ曲線
から決定される。即ち、 f2＝f1＋KVK〓〔fx／f1−１〕 ……(7) （KV＝一定） Vkを分周比Ｎが変化した後のｋ番目のサンプ
リングにおけるサンプル電圧、 fpを分周比Ｎが変化した後のｋ番目のサンプリ
ングにおけるVCO周波数 とすれば、 Vk＝Vk-1＋2πK〓〔fx／fk-1−１〕 ……(8) fkはfVCO対Ｖ曲線上のｆ（Vk）から、KVを一定
と仮定すれば fk＝fk-1＋KVK〓〔fk／fk-1−１〕……(9)となる。
KVK〓／Ｎ＝FREF 〔（rad／sec）／Ｖ×Ｖ／rad／単位なし ＝sec-1＝Hz〕の場合 KVK〓＝NpFREF＝fp ……(10) f1＝fp＋fp〔fx／fp−１〕 ＝fp＋fx−fp＝fx ……（11） となる。
従つて、もしも KVK〓／Ｎ＝FREF、最適K〓はK〓OPT＝NFRE／KVならば
、 単一サンプリングにおける定常状態が達成され、
最適SRは、 SROPT＝2πFREFK〓p＝2πFREF 2／KV……（12） となる。
KVK〓／Ｎの量は、ループ利得係数と呼ばれるもの であり、今後KLとして呼称されるであろう。
ここで、上述の式の妥当性を保証し、最適な過
渡的特性を達成するためには分周比Ｎはサンプリ
ングパルスの立上り端においてのみ変化すべきで
あるという点を強調したい。Ｎの変化とともに同
時に何らかのバンド（帯域）シフト（Band
Shift）或いはレンジシフトビツト変化が起こる
ことも必要である。基準周波数変化に対しては、
分周比Ｎの変化が起こる基準周期期間中に基準変
化が発生することが必要である。
同期除数変化に関して説明すると次の通りであ
る。
同期除数変化を理解するためにはまず以下のこ
とを注意すべきである。特に第６図を参照して下
さい。
(1) “除数における変化”の手順（procedure）
はロツクされた条件（状態）から始まる。
(2) 使用可能な位相範囲は180度である。（基準分
周回路の高（ハイ）状態に対応している） (3) Ｂ係数カウンタの動作期間中にＡ係数カウン
タへの新しい除数データが負荷される。
(4) 基準分周回路が低（ロー）状態にある時のみ
アドレス線（ライン）は活性状態（active）で
ある。
(5) アドレスラインは内部チツプラツチング
（internal chip latching）とPROMを制御し
ている。
従つて、Ｂ係数カウンタがカウントされている
期間中にのみ（第６図Ｌ参照）、新除数データは
“分周比Ｎによる分周回路”へ負荷されるであろ
う。さらに、この時点で負荷されているデータは
Ａ係数カウンタに対するものである。Ｂ係数カウ
ンタが現在の（旧）カウント情報によりそのカウ
ントが完了した後、Ａ係数カウンタは新しい分周
比NNEWで開始するであろう。Ａ係数カウントの
期間中（第６図Ｎ参照）、新しいＢ係数カウンタ
データは、Ａ係数カウンタがそのカウントを完了
した時、Ｂ係数カウンタが新しい分周比NNEWの
数でカウントを開始するように、負荷されてい
る。
このような時間的順序の結果にもとづいて、シ
ンセサイザは現在の（旧）Ｎもしくは新しい
NNEWでのみ動作し、これらの２つの組み合わせ
（混合）では動作しないようになされている。
第８図は、｜±500Hz｜を達成するための理論的
なシンセサイザロツク時間ｔ（ms）−ループ利得
KVK〓／Npの関係を示す。ここでは前述したFREF
をFREF＝5KHzとして示されており、高速ロツク
機能が達成されることが理解されよう。
本発明の好適実施例を説明し図示したが、その
他の変形や修正もなされ得ることに留意された
い。
従つて、開示されかつ以下の請求の範囲に記載
された基本原理の精神及び範囲のすべての修正及
び変形が本発明のよつて網羅されることが企図さ
れている。
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