JPH0628337B2 - 位相制御回路を具える電気回路装置 - Google Patents
位相制御回路を具える電気回路装置Info
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- JPH0628337B2 JPH0628337B2 JP60108455A JP10845585A JPH0628337B2 JP H0628337 B2 JPH0628337 B2 JP H0628337B2 JP 60108455 A JP60108455 A JP 60108455A JP 10845585 A JP10845585 A JP 10845585A JP H0628337 B2 JPH0628337 B2 JP H0628337B2
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- pulse
- input
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- 239000003990 capacitor Substances 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 claims description 7
- 230000000737 periodic effect Effects 0.000 claims description 6
- 230000002194 synthesizing effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 241000218645 Cedrus Species 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】 本発明は、少くとも１つの電圧制御発振器と位相比較器
とを有する位相制御回路を具える電気回路装置であつ
て、前記の発振器の出力端子は前記の位相比較器のクロ
ツク入力端子に少くとも間接的に接続されて発振器によ
つて生ぜしめたクロツクパルスがこのクロツク入力端子
に供給されるようになつており、前記の位相比較器には
入力パルスを受ける他の入力端子が設けられており、電
圧制御発振器に対する制御信号が前記の位相比較器によ
り前記のクロツクパルスおよび入力パルスから形成され
るようになつている電気回路装置に関するものである。
とを有する位相制御回路を具える電気回路装置であつ
て、前記の発振器の出力端子は前記の位相比較器のクロ
ツク入力端子に少くとも間接的に接続されて発振器によ
つて生ぜしめたクロツクパルスがこのクロツク入力端子
に供給されるようになつており、前記の位相比較器には
入力パルスを受ける他の入力端子が設けられており、電
圧制御発振器に対する制御信号が前記の位相比較器によ
り前記のクロツクパルスおよび入力パルスから形成され
るようになつている電気回路装置に関するものである。
このような電気回路装置は１９８２年６月２３日に公告
された英国特許出願第２，０８９，６０１号明細書に記
載されており既知である。この英国特許出願明細書に開
示されている電気回路装置はその特性上、たとえクロツ
ク信号と受信すべきデータ信号とが同相であつてもリブ
ルの無い直流電圧を生ぜしめることができない。従つ
て、直流電圧信号により制御される発振器はある程度の
不所望なドリフトを呈する周波数を生じる。
された英国特許出願第２，０８９，６０１号明細書に記
載されており既知である。この英国特許出願明細書に開
示されている電気回路装置はその特性上、たとえクロツ
ク信号と受信すべきデータ信号とが同相であつてもリブ
ルの無い直流電圧を生ぜしめることができない。従つ
て、直流電圧信号により制御される発振器はある程度の
不所望なドリフトを呈する周波数を生じる。
本発明の目的は、クロツク信号とデータ信号とが同相で
ある場合にリブルの無い制御電圧を生じる位相制御回路
を具える電気回路装置を提供せんとするにある。
ある場合にリブルの無い制御電圧を生じる位相制御回路
を具える電気回路装置を提供せんとするにある。
本発明は、少くとも１つの電圧制御発振器と位相比較器
とを有する位相制御回路を具える電気回路装置であつ
て、前記の発振器の出力端子は前記の位相比較器のクロ
ツク入力端子に少くとも間接的に接続されて発振器によ
つて生ぜしめたクロツクパルスがこのクロツク入力端子
に供給されるようになつており、前記の位相比較器には
入力パルスを受ける他の入力端子が設けられており、電
圧制御発振器に対する制御信号が前記の位相比較器によ
り前記のクロツクパルスおよび入力パルスから形成され
るようになつている電気回路装置において、前記の位相
比較器がＤ型フリツプフロツプと、パルス遅延素子と、
排他的ＯＲゲートとを具えており、前記のパルス遅延素
子の遅延時間はクロツク周期の約半分に等しく、前記排
他的ＯＲゲートの第１および第２入力端子は前記パルス
遅延素子の出力端子および前記Ｄ型フリツプフロツプの
出力端子にそれぞれ接続されており、クロツクパルスは
Ｄ型フリツプフロツプのクロツク入力端子に供給され、
入力パルスは前記パルス遅延素子とＤ型フリツプフロツ
プのＤ入力端子との双方に供給され、前記排他的ＯＲゲ
ートの出力端子は合成回路網の１つの入力端子に接続さ
れ、この合成回路綱はその、他の１つの入力端子でクロ
ツクパルスを受けて第１および第２出力信号を形成し、
これら第１および第２出力信号の論理値はクロツクパル
スと入力パルスとが同相である場合にそれぞれ反対であ
り、クロツクパルスが入力パルスに対して進んでいる場
合には前記の第１および第２出力信号がそれぞれパルス
的に同じ第１論理値を有し、クロツクパルスが入力パル
スに対し遅れている場合には前記の第１および第２出力
信号がそれぞれパルス的に同じ第２論理値を有するよう
になっていることを特徴とする。
とを有する位相制御回路を具える電気回路装置であつ
て、前記の発振器の出力端子は前記の位相比較器のクロ
ツク入力端子に少くとも間接的に接続されて発振器によ
つて生ぜしめたクロツクパルスがこのクロツク入力端子
に供給されるようになつており、前記の位相比較器には
入力パルスを受ける他の入力端子が設けられており、電
圧制御発振器に対する制御信号が前記の位相比較器によ
り前記のクロツクパルスおよび入力パルスから形成され
るようになつている電気回路装置において、前記の位相
比較器がＤ型フリツプフロツプと、パルス遅延素子と、
排他的ＯＲゲートとを具えており、前記のパルス遅延素
子の遅延時間はクロツク周期の約半分に等しく、前記排
他的ＯＲゲートの第１および第２入力端子は前記パルス
遅延素子の出力端子および前記Ｄ型フリツプフロツプの
出力端子にそれぞれ接続されており、クロツクパルスは
Ｄ型フリツプフロツプのクロツク入力端子に供給され、
入力パルスは前記パルス遅延素子とＤ型フリツプフロツ
プのＤ入力端子との双方に供給され、前記排他的ＯＲゲ
ートの出力端子は合成回路網の１つの入力端子に接続さ
れ、この合成回路綱はその、他の１つの入力端子でクロ
ツクパルスを受けて第１および第２出力信号を形成し、
これら第１および第２出力信号の論理値はクロツクパル
スと入力パルスとが同相である場合にそれぞれ反対であ
り、クロツクパルスが入力パルスに対して進んでいる場
合には前記の第１および第２出力信号がそれぞれパルス
的に同じ第１論理値を有し、クロツクパルスが入力パル
スに対し遅れている場合には前記の第１および第２出力
信号がそれぞれパルス的に同じ第２論理値を有するよう
になっていることを特徴とする。
本発明の電気回路装置によれば、（クロツク制御されな
い）パルス遅延素子や、Ｄ型フリツプフロツプや、排他
的ＯＲゲートや、合成回路網のような簡単な手段によ
り、クロツクパルスと入力パルス（これら入力パルスは
必ずしも規則的な周期とする必要はない）とが同相であ
る場合に直流電圧を生じる位相比較器を構成し、この直
流電圧はクロツクパルスと入力パルスとが位相外れ状態
にある場合に順次のクロツク周期中ステツプ状に変化す
るようになつている。
い）パルス遅延素子や、Ｄ型フリツプフロツプや、排他
的ＯＲゲートや、合成回路網のような簡単な手段によ
り、クロツクパルスと入力パルス（これら入力パルスは
必ずしも規則的な周期とする必要はない）とが同相であ
る場合に直流電圧を生じる位相比較器を構成し、この直
流電圧はクロツクパルスと入力パルスとが位相外れ状態
にある場合に順次のクロツク周期中ステツプ状に変化す
るようになつている。
本発明の実施例では、前記の合成回路網が反転ＡＮＤゲ
ートと、他のＡＮＤゲートと、反転ゲートとを具えてお
り、これら２つのＡＮＤゲートの第１入力端子が前記の
排他的ＯＲゲートの出力端子に接続されており、前記の
反転ＡＮＤゲートおよび前記のＡＮＤゲートの第２入力
端子がそれぞれ直接および前記の反転ゲートを経てクロ
ツクパルスを受け、前記の第１および第２出力信号が前
記の反転ＡＮＤゲートおよび前記のＡＮＤゲートの出力
端子に得られるようにするのが好ましい。このようにし
た位相比較器は極めて簡単であり、且つ課せられた条件
を完全に満足する。
ートと、他のＡＮＤゲートと、反転ゲートとを具えてお
り、これら２つのＡＮＤゲートの第１入力端子が前記の
排他的ＯＲゲートの出力端子に接続されており、前記の
反転ＡＮＤゲートおよび前記のＡＮＤゲートの第２入力
端子がそれぞれ直接および前記の反転ゲートを経てクロ
ツクパルスを受け、前記の第１および第２出力信号が前
記の反転ＡＮＤゲートおよび前記のＡＮＤゲートの出力
端子に得られるようにするのが好ましい。このようにし
た位相比較器は極めて簡単であり、且つ課せられた条件
を完全に満足する。
入力パルスが規則的な周期信号を形成している本発明に
よる電気回路装置の他の例では、位相比較器がＤ型フリ
ツプフロツプと排他的ＯＲゲートとを具えており、前記
Ｄ型フリツプフロツプのクロツク入力端子にクロツクパ
ルスが供給され、このＤ型フリツプフロツプの出力端子
は反転出力信号に対してＤ入力端子に、出力信号Ｑに
対して前記の排他的ＯＲゲートの第入力端子に接続さ
れ、この排他的ＯＲゲートの第２入力端子は入力パルス
を受け、この排他的ＯＲゲートの出力端子およびクロツ
クパルスに対する入力端子にそれぞれ第１および第２出
力信号が得られ、これら第１および第２出力信号の論理
値はクロツクパルスと入力パルスとが同相である場合に
反対であり、クロツクパルスが入力パルスに対して進ん
でいる場合にこれら第１および第２出力信号がそれぞれ
パルス的に同じ第１論理値を有し、クロックパルスが入
力パルスに対し遅れている場合にはこれら第１および第
２出力信号がそれぞれパルス的に同じ第２論理値を有す
るようにする。
よる電気回路装置の他の例では、位相比較器がＤ型フリ
ツプフロツプと排他的ＯＲゲートとを具えており、前記
Ｄ型フリツプフロツプのクロツク入力端子にクロツクパ
ルスが供給され、このＤ型フリツプフロツプの出力端子
は反転出力信号に対してＤ入力端子に、出力信号Ｑに
対して前記の排他的ＯＲゲートの第入力端子に接続さ
れ、この排他的ＯＲゲートの第２入力端子は入力パルス
を受け、この排他的ＯＲゲートの出力端子およびクロツ
クパルスに対する入力端子にそれぞれ第１および第２出
力信号が得られ、これら第１および第２出力信号の論理
値はクロツクパルスと入力パルスとが同相である場合に
反対であり、クロツクパルスが入力パルスに対して進ん
でいる場合にこれら第１および第２出力信号がそれぞれ
パルス的に同じ第１論理値を有し、クロックパルスが入
力パルスに対し遅れている場合にはこれら第１および第
２出力信号がそれぞれパルス的に同じ第２論理値を有す
るようにする。
図面につき本発明を説明する。
第１ａ図は本発明による位相比較器１０を具える回路装
置１の第１実施例を示し、この回路装置１は既知の電圧
制御発振器ＶＣＯと分周器Ｎとを具えており、この分周
器Ｎは発振器ＶＣＯによつて生ぜしめられる発振パルス
を受けてこの発振パルスからそれよりも低周波のクロツ
クパルスＣＫを生ぜしめ、これらのクロツクパルスが位
相比較第１０のクロツクパルス入力端子に供給される。
この比較器１０は前記のクロツクパルスＣＫを受けるＤ
型フリツプフロツプ１１を有し、その反転出力端子は
クロツクパルスＣＫのパルス周波数の半分に等しいパル
ス周波数のパルス列ＣＫ＊を生ぜしめる為にＤ入力端子
に接続されている。クロツクパルスＣＫおよびこれから
取出されるパルス列ＣＫ＊は第１ｂ図に示されている。
Ｄ型フリツプフロツプ１１の出力端子Ｑは排他的ＯＲゲ
ート１２の第１入力端子に接続され、この排他的ＯＲゲ
ートの第２入力端子には規則的な周期信号を形成する入
力パルスＶRが供給される。これらの入力パルスにより
発振器ＶＣＯは所望周波数および所望位相に調整され、
この状態に維持される。排他的ＯＲゲート１２の出力信
号Ｕは２つの状態に対し時間ｔの関数として第１ｂ図に
示してある。瞬時ｔ1の前は発振器ＶＣＯが進んでおり
（パルスＣＫが“早やすぎ”）、瞬時ｔ1後は発振器Ｖ
ＣＯが遅れている（パルスＣＫが“遅すぎ”）。信号Ｕ
は瞬時ｔ＝ｔ1に対して“０”レベルにあり、このレベ
ルの上に正のピーク“１”が重畳されている。信号Ｕの
パルス周波数は入力パルスＶRの２倍である。従つて、
信号ＣＫを信号Ｕに加えることにより（発振器ＶＣＯが
同相にある場合に）リプルの無い制御電圧を発生せしめ
うる。図示の例では、２つの信号ＵおよびＣＫを抵抗Ｒ
１１およびＲ１２（これらの抵抗の値は互いに等しくす
るのが好ましい）を経て相互接続点Ｓ１に供給すること
によりこれらの信号の加算を行なう。これにより得られ
る信号Ｓを（信号ＶRおよびＵと一緒に）第１ｂ図に示
す。信号ＵおよびＣＫが加算される結果、周波数および
位相誤差のみが制御電圧にリプルを生ぜしめるようにな
る。（発振器ＶＣＯが進んでいる場合には、信号Ｓは、
論理値“０”および“１”のレベル間の中間の直流信号
レベルと、クロツクパルスＣＫと同じパルス周波数で論
理値“０”のレベルを有する複数の負パルスＰNとを重
畳したものから成る。発振器ＶＣＯが遅れている場合に
は、信号Ｓは、クロツクパルスＣＫと同じ周波数で論理
値“１”のレベルを有する正パルスＰPが重畳された前
記の直流信号レベルより成る。）パルスＰNおよびＰPの
幅は入力パルスＶRと発振器ＶＣＯにより生ぜしめられ
るクロツクパルスＣＫ＊および分周器Ｎにより生ぜしめ
られるクロツクパルスＣＫとの間の位相差の値に依存す
ること明らかである。通常行なわれているように、接続
点Ｓ１にはコンデンサ１３を接続し、この接続点Ｓ１に
おいて発振器ＶＣＯを制御する為の第１図にＳで示す電
圧の平均電圧が形成されるようにしうる。本発明におい
ては、クロックパルスＣＫが入力パルスＶRに対して進
んでいる場合（瞬時ｔ1の前）、信号Ｕ（第１出力信
号）とクロックパルスＣＫ（第２入力信号）とは同一瞬
時に同じ第１論理値（この場合低レベル）を有するも、
第２論理値では同一瞬時に決して同じにならない。又、
クロックパルスＣＫが入力パルスに対して遅れている場
合（瞬時ｔ1の後）、信号ＵとクロックパルスＣＫとは
同一瞬時に同じ第２論理値（この場合高レベル）を有す
るも、第１論理値では同一瞬時に決して同じにならな
い。このことを本発明では「クロックパルスが入力パル
スに対し進んでいる場合第１および第２出力信号がそれ
ぞれパルス的に同じ第１論理値を有し、クロックパルス
が入力パルスに対し遅れている場合第１および第２出力
信号がそれぞれパルス的に同じ第２論理値を有する」と
表現する。
置１の第１実施例を示し、この回路装置１は既知の電圧
制御発振器ＶＣＯと分周器Ｎとを具えており、この分周
器Ｎは発振器ＶＣＯによつて生ぜしめられる発振パルス
を受けてこの発振パルスからそれよりも低周波のクロツ
クパルスＣＫを生ぜしめ、これらのクロツクパルスが位
相比較第１０のクロツクパルス入力端子に供給される。
この比較器１０は前記のクロツクパルスＣＫを受けるＤ
型フリツプフロツプ１１を有し、その反転出力端子は
クロツクパルスＣＫのパルス周波数の半分に等しいパル
ス周波数のパルス列ＣＫ＊を生ぜしめる為にＤ入力端子
に接続されている。クロツクパルスＣＫおよびこれから
取出されるパルス列ＣＫ＊は第１ｂ図に示されている。
Ｄ型フリツプフロツプ１１の出力端子Ｑは排他的ＯＲゲ
ート１２の第１入力端子に接続され、この排他的ＯＲゲ
ートの第２入力端子には規則的な周期信号を形成する入
力パルスＶRが供給される。これらの入力パルスにより
発振器ＶＣＯは所望周波数および所望位相に調整され、
この状態に維持される。排他的ＯＲゲート１２の出力信
号Ｕは２つの状態に対し時間ｔの関数として第１ｂ図に
示してある。瞬時ｔ1の前は発振器ＶＣＯが進んでおり
（パルスＣＫが“早やすぎ”）、瞬時ｔ1後は発振器Ｖ
ＣＯが遅れている（パルスＣＫが“遅すぎ”）。信号Ｕ
は瞬時ｔ＝ｔ1に対して“０”レベルにあり、このレベ
ルの上に正のピーク“１”が重畳されている。信号Ｕの
パルス周波数は入力パルスＶRの２倍である。従つて、
信号ＣＫを信号Ｕに加えることにより（発振器ＶＣＯが
同相にある場合に）リプルの無い制御電圧を発生せしめ
うる。図示の例では、２つの信号ＵおよびＣＫを抵抗Ｒ
１１およびＲ１２（これらの抵抗の値は互いに等しくす
るのが好ましい）を経て相互接続点Ｓ１に供給すること
によりこれらの信号の加算を行なう。これにより得られ
る信号Ｓを（信号ＶRおよびＵと一緒に）第１ｂ図に示
す。信号ＵおよびＣＫが加算される結果、周波数および
位相誤差のみが制御電圧にリプルを生ぜしめるようにな
る。（発振器ＶＣＯが進んでいる場合には、信号Ｓは、
論理値“０”および“１”のレベル間の中間の直流信号
レベルと、クロツクパルスＣＫと同じパルス周波数で論
理値“０”のレベルを有する複数の負パルスＰNとを重
畳したものから成る。発振器ＶＣＯが遅れている場合に
は、信号Ｓは、クロツクパルスＣＫと同じ周波数で論理
値“１”のレベルを有する正パルスＰPが重畳された前
記の直流信号レベルより成る。）パルスＰNおよびＰPの
幅は入力パルスＶRと発振器ＶＣＯにより生ぜしめられ
るクロツクパルスＣＫ＊および分周器Ｎにより生ぜしめ
られるクロツクパルスＣＫとの間の位相差の値に依存す
ること明らかである。通常行なわれているように、接続
点Ｓ１にはコンデンサ１３を接続し、この接続点Ｓ１に
おいて発振器ＶＣＯを制御する為の第１図にＳで示す電
圧の平均電圧が形成されるようにしうる。本発明におい
ては、クロックパルスＣＫが入力パルスＶRに対して進
んでいる場合（瞬時ｔ1の前）、信号Ｕ（第１出力信
号）とクロックパルスＣＫ（第２入力信号）とは同一瞬
時に同じ第１論理値（この場合低レベル）を有するも、
第２論理値では同一瞬時に決して同じにならない。又、
クロックパルスＣＫが入力パルスに対して遅れている場
合（瞬時ｔ1の後）、信号ＵとクロックパルスＣＫとは
同一瞬時に同じ第２論理値（この場合高レベル）を有す
るも、第１論理値では同一瞬時に決して同じにならな
い。このことを本発明では「クロックパルスが入力パル
スに対し進んでいる場合第１および第２出力信号がそれ
ぞれパルス的に同じ第１論理値を有し、クロックパルス
が入力パルスに対し遅れている場合第１および第２出力
信号がそれぞれパルス的に同じ第２論理値を有する」と
表現する。
第１ａ図に示す回路装置はこれに供給される入力パルス
ＶRが規則的な周期信号である場合のみ満足に作動す
る。入力パルスが規則的に周期的でない場合には、本発
明を具体化する回路装置或いは後に説明するその変形例
に第２ａ図に示す位相比較器２を用いることができる。
第２ａ図に示すこの位相比較器２はパルス遅延素子２２
と、Ｄ型フリツプフロツプ２１と、第１排他的ＯＲゲー
ト２３と、第２排他的ＯＲゲート２４と、反転ゲート２
５と、２つの（同じ）抵抗Ｒ２１およびＲ２２とを有す
る。入力パルスＡ（第１ｂ図参照）はＤ型フリツプフロ
ツプ２１のＤ入力端子とパルス遅延素子２２とに供給さ
れる。この素子２２における信号Ａの遅延時間はＤ型フ
リツプフロツプ２１のクロツク入力端子に供給されるク
ロツクパルスＣＫの周期のほぼ半分に等しい。素子２２
の出力信号ＢおよびＤ型フリツプフロツプ２１の出力信
号Ｃは第１排他的ＯＲゲート２３に供給され、このゲー
ト２３はれらの信号から信号Ｉ（第２ｂ図参照）を形成
する。信号Ｉおよびクロツク信号ＣＫは排他的ＯＲゲー
ト２４と反転ゲート２５とより成る合成回路に供給され
る。クロツク信号ＣＫは２つのゲート２４および２５に
供給され、信号Ｉは排他的ＯＲゲート２４にのみ供給さ
れる。クロツク信号ＣＫを用いてゲート２４および２５
により生ぜしめられる信号Ｈおよび▲▼（第２ｂ図
参照）は２つの抵抗Ｒ２１およびＲ２２を経て接続点Ｓ
に供給され、これにより電圧制御発振器ＶＣＯ（第２ａ
図には図示せず）に対する制御信号Ｓ2（第２ｂ図参
照）が生ぜしめられる。この場合もクロツクパルスと入
力パルスとが同相であれば、制御信号Ｓ2は論理値
“０”および“１”のレベル間の中間にある直流電圧よ
り成る。抵抗Ｒ２１およびＲ２２の抵抗値の比より制御
信号Ｓ2の直流電圧レベルを調整しうる。発振器が進ん
でいる場合には（第２ｂ図では瞬時ｔ2の前）、“負”
パルス（論理値“０”レベル）が信号Ｓ2の直流電圧レ
ベル上に形成される。発振器が遅れている場合には（第
２ｂ図では瞬時ｔ2後）、“正”パルス（論理値“１”
レベル）が信号Ｓ2の直流電圧レベル上に形成される。
負或いは正パルスの幅は入力パルスＡとクロツクパルス
ＣＫとの間の位相差によつて決定される。
ＶRが規則的な周期信号である場合のみ満足に作動す
る。入力パルスが規則的に周期的でない場合には、本発
明を具体化する回路装置或いは後に説明するその変形例
に第２ａ図に示す位相比較器２を用いることができる。
第２ａ図に示すこの位相比較器２はパルス遅延素子２２
と、Ｄ型フリツプフロツプ２１と、第１排他的ＯＲゲー
ト２３と、第２排他的ＯＲゲート２４と、反転ゲート２
５と、２つの（同じ）抵抗Ｒ２１およびＲ２２とを有す
る。入力パルスＡ（第１ｂ図参照）はＤ型フリツプフロ
ツプ２１のＤ入力端子とパルス遅延素子２２とに供給さ
れる。この素子２２における信号Ａの遅延時間はＤ型フ
リツプフロツプ２１のクロツク入力端子に供給されるク
ロツクパルスＣＫの周期のほぼ半分に等しい。素子２２
の出力信号ＢおよびＤ型フリツプフロツプ２１の出力信
号Ｃは第１排他的ＯＲゲート２３に供給され、このゲー
ト２３はれらの信号から信号Ｉ（第２ｂ図参照）を形成
する。信号Ｉおよびクロツク信号ＣＫは排他的ＯＲゲー
ト２４と反転ゲート２５とより成る合成回路に供給され
る。クロツク信号ＣＫは２つのゲート２４および２５に
供給され、信号Ｉは排他的ＯＲゲート２４にのみ供給さ
れる。クロツク信号ＣＫを用いてゲート２４および２５
により生ぜしめられる信号Ｈおよび▲▼（第２ｂ図
参照）は２つの抵抗Ｒ２１およびＲ２２を経て接続点Ｓ
に供給され、これにより電圧制御発振器ＶＣＯ（第２ａ
図には図示せず）に対する制御信号Ｓ2（第２ｂ図参
照）が生ぜしめられる。この場合もクロツクパルスと入
力パルスとが同相であれば、制御信号Ｓ2は論理値
“０”および“１”のレベル間の中間にある直流電圧よ
り成る。抵抗Ｒ２１およびＲ２２の抵抗値の比より制御
信号Ｓ2の直流電圧レベルを調整しうる。発振器が進ん
でいる場合には（第２ｂ図では瞬時ｔ2の前）、“負”
パルス（論理値“０”レベル）が信号Ｓ2の直流電圧レ
ベル上に形成される。発振器が遅れている場合には（第
２ｂ図では瞬時ｔ2後）、“正”パルス（論理値“１”
レベル）が信号Ｓ2の直流電圧レベル上に形成される。
負或いは正パルスの幅は入力パルスＡとクロツクパルス
ＣＫとの間の位相差によつて決定される。
破線で示すように、コンデンサ２６を通常のように接続
点Ｓに接続し、このコンデンサ２６の両端間に信号Ｓ2
の時間的平均値が形成され、この平均値により電圧制御
発振器を制御するようにすることができる。
点Ｓに接続し、このコンデンサ２６の両端間に信号Ｓ2
の時間的平均値が形成され、この平均値により電圧制御
発振器を制御するようにすることができる。
第３ａ図は、本発明による回路装置に用いる位相比較器
３の一好適例を示す。この位相比較器３に供給されるべ
き入力パルスＡは必ずしも規則的な周期信号とする必要
はない。位相比較器３はＤ型フリツプフロツプ３１と、
パルス遅延素子３２と、排他的ＯＲゲート３３と、ＡＮ
Ｄゲート３４、反転ＡＮＤゲート３５および反転ゲート
３６を有する合成回路網とを具えている。Ｄ型フリツプ
フロツプ３１、遅延素子３２および排他的ＯＲゲート３
３はこれらに供給されるクロツクパルスＣＫおよび入力
パルスＡと同様に第２ａ図に示す素子と同じである為、
排他的ＯＲゲート３３の出力信号Ｉ（第３ｂ図参照）も
第２ｂ図および第２ａ図の信号Ｉと同じである。信号Ｉ
はＡＮＤゲート３４および３５に供給され、クロツクパ
ルスＣＫは反転ゲート３５には直接、ＡＮＤゲート３４
には反転ゲート３６を介して供給される。これらのＡＮ
Ｄゲート３５および３４はパルスＩおよびＣＫ（または
▲▼）から第１出力パルスＫおよび第２出力パルス
Ｌ（第３ｂ図参照）をそれぞれ生ぜしめ、これらの出力
パルスが２つの（同じ）抵抗Ｒ３１およびＲ３２を経て
接続点Ｓに供給され、制御信号Ｓ3を生ぜしめる。第１
出力信号Ｋは発振器（図示せず）が遅れている場合（第
３ｂ図の瞬時ｔ3後）、一定の高論理レベル“１”を有
し、発振器が進んでいる場合（第３ｂ図の瞬時ｔ3の
前）、負パルス（論理値“０”レベル）を有することに
注意すべきである。第２出力信号Ｌは発振器が進んでい
る場合（第３ｂ図の瞬時ｔ3の前）、一定の論理値
“０”レベルを有し、発振器が遅れている場合（瞬時ｔ
3後）、第２出力信号Ｌは正のパルス（論理値“１”レ
ベル）を有する。接続点Ｓに生じる制御信号Ｓ3（出力
信号ＫおよびＬの合計の半分）は制御信号Ｓ2（第２ａ
および２ｂ図参照）と同じである。この場合も、発振器
も制御する為にコンデンサ３７を用いて制御信号Ｓ3の
時間的平均値で得られること勿論である。
３の一好適例を示す。この位相比較器３に供給されるべ
き入力パルスＡは必ずしも規則的な周期信号とする必要
はない。位相比較器３はＤ型フリツプフロツプ３１と、
パルス遅延素子３２と、排他的ＯＲゲート３３と、ＡＮ
Ｄゲート３４、反転ＡＮＤゲート３５および反転ゲート
３６を有する合成回路網とを具えている。Ｄ型フリツプ
フロツプ３１、遅延素子３２および排他的ＯＲゲート３
３はこれらに供給されるクロツクパルスＣＫおよび入力
パルスＡと同様に第２ａ図に示す素子と同じである為、
排他的ＯＲゲート３３の出力信号Ｉ（第３ｂ図参照）も
第２ｂ図および第２ａ図の信号Ｉと同じである。信号Ｉ
はＡＮＤゲート３４および３５に供給され、クロツクパ
ルスＣＫは反転ゲート３５には直接、ＡＮＤゲート３４
には反転ゲート３６を介して供給される。これらのＡＮ
Ｄゲート３５および３４はパルスＩおよびＣＫ（または
▲▼）から第１出力パルスＫおよび第２出力パルス
Ｌ（第３ｂ図参照）をそれぞれ生ぜしめ、これらの出力
パルスが２つの（同じ）抵抗Ｒ３１およびＲ３２を経て
接続点Ｓに供給され、制御信号Ｓ3を生ぜしめる。第１
出力信号Ｋは発振器（図示せず）が遅れている場合（第
３ｂ図の瞬時ｔ3後）、一定の高論理レベル“１”を有
し、発振器が進んでいる場合（第３ｂ図の瞬時ｔ3の
前）、負パルス（論理値“０”レベル）を有することに
注意すべきである。第２出力信号Ｌは発振器が進んでい
る場合（第３ｂ図の瞬時ｔ3の前）、一定の論理値
“０”レベルを有し、発振器が遅れている場合（瞬時ｔ
3後）、第２出力信号Ｌは正のパルス（論理値“１”レ
ベル）を有する。接続点Ｓに生じる制御信号Ｓ3（出力
信号ＫおよびＬの合計の半分）は制御信号Ｓ2（第２ａ
および２ｂ図参照）と同じである。この場合も、発振器
も制御する為にコンデンサ３７を用いて制御信号Ｓ3の
時間的平均値で得られること勿論である。
第４図は第３図の位相比較器に用いるべき合成回路網の
他の実施例を示す。この合成回路網４は信号ＩおよびＣ
Ｋ（第３ａおよび３ｂ図参照）を受け、また３つの反転
ゲート４４，４５および４６を有する。クロツクパルス
ＣＫは反転ＡＮＤゲート４４と反転ＯＲゲート４５とに
供給される。信号Ｉは反転ＡＮＤゲート４４に直接、反
転ＯＲゲート４５には反転ゲート４６を経て供給され
る。ゲート４４および４５は到来信号ＩおよびＣＫから
第１出力信号Ｋおよび第２出力信号Ｌをそれぞれ生ぜし
める。これらの出力信号は第３ａおよび３ｂ図の出力信
号ＫおよびＬと同じである。従つて、第４図の信号Ｋお
よびＬを第３ａ図と同様に合成して制御信号を形成する
ことができる。しかし第４図には、信号ＫおよびＬにお
ける（“負”および“正”）パルスによりスイツチ４２
および４３をそれぞれ制御するようにした変形例を示し
てある。コンデンサ４７は電流源４８或いは４９により
供給される電流ｉによりスイツチ４２或いは４３を経て
充電或いは放電される。このコンデンサ４７の端子間に
形成される制御信号Ｓ4も第３ｂ図に示す制御信号Ｓ3の
時間的平均信号である。
他の実施例を示す。この合成回路網４は信号ＩおよびＣ
Ｋ（第３ａおよび３ｂ図参照）を受け、また３つの反転
ゲート４４，４５および４６を有する。クロツクパルス
ＣＫは反転ＡＮＤゲート４４と反転ＯＲゲート４５とに
供給される。信号Ｉは反転ＡＮＤゲート４４に直接、反
転ＯＲゲート４５には反転ゲート４６を経て供給され
る。ゲート４４および４５は到来信号ＩおよびＣＫから
第１出力信号Ｋおよび第２出力信号Ｌをそれぞれ生ぜし
める。これらの出力信号は第３ａおよび３ｂ図の出力信
号ＫおよびＬと同じである。従つて、第４図の信号Ｋお
よびＬを第３ａ図と同様に合成して制御信号を形成する
ことができる。しかし第４図には、信号ＫおよびＬにお
ける（“負”および“正”）パルスによりスイツチ４２
および４３をそれぞれ制御するようにした変形例を示し
てある。コンデンサ４７は電流源４８或いは４９により
供給される電流ｉによりスイツチ４２或いは４３を経て
充電或いは放電される。このコンデンサ４７の端子間に
形成される制御信号Ｓ4も第３ｂ図に示す制御信号Ｓ3の
時間的平均信号である。
第１ａおよび１ｂ図は、本発明による回路装置の一例お
よび関連のパルスを示す線図、 第２ａおよび２ｂ図は、本発明による回路装置の他の例
および関連のパルスを示す線図、 第３ａおよび３ｂ図は、本発明による回路装置の更に他
の例および関連のパルスを示す線図、 第４図は、第３ａ図の変形例を示す回路図である。 １……回路装置、2,3 ……位相比較器 ４……合成回路網、10……位相比較器 11,21,31……Ｄ型フリツプフロツプ 12,23,24,33 ……排他的ＯＲゲート 22,32 ……パルス遅延素子 25,36,46……反転ゲート 34……ＡＮＤゲート 35,44 ……反転ＡＮＤゲート 45……反転ＯＲゲート VCO ……電圧制御発振器 Ｎ……分周器 R11,R12,R21,R22,R31,R32 ……抵抗
よび関連のパルスを示す線図、 第２ａおよび２ｂ図は、本発明による回路装置の他の例
および関連のパルスを示す線図、 第３ａおよび３ｂ図は、本発明による回路装置の更に他
の例および関連のパルスを示す線図、 第４図は、第３ａ図の変形例を示す回路図である。 １……回路装置、2,3 ……位相比較器 ４……合成回路網、10……位相比較器 11,21,31……Ｄ型フリツプフロツプ 12,23,24,33 ……排他的ＯＲゲート 22,32 ……パルス遅延素子 25,36,46……反転ゲート 34……ＡＮＤゲート 35,44 ……反転ＡＮＤゲート 45……反転ＯＲゲート VCO ……電圧制御発振器 Ｎ……分周器 R11,R12,R21,R22,R31,R32 ……抵抗
Claims (8)
- 【請求項１】少なくとも１つの電圧制御発振器と位相比
較器とを有する位相制御回路を具える電気回路装置であ
って、前記の発振器の出力端子は前記の位相比較器のク
ロック入力端子に少なくとも間接的に接続されて発振器
によって生ぜしめたクロックパルスがこのクロック入力
端子に供給されるようになっており、前記の位相比較器
には入力パルスを受ける他の入力端子が設けられてお
り、電圧制御発振器に対する制御信号が前記の位相比較
器により前記のクロックパルスおよび入力パルスから形
成されるようになっている電気回路装置において、前記
の位相比較器がＤ型フリップフロップと、パルス遅延素
子と、排他的ＯＲゲートとを具えており、前記のパルス
遅延素子の遅延時間はクロック周期の約半分に等しく、
前記排他的ＯＲゲートの第１および第２入力端子は前記
パルス遅延素子の出力端子および前記Ｄ型フリップフロ
ップの出力端子にそれぞれ接続されており、クロックパ
ルスはＤ型フリップフロップのクロック入力端子に供給
され、入力パルスは前記パルス遅延素子とＤ型フリップ
フロップのＤ入力端子との双方に供給され、前記排他的
ＯＲゲートの出力端子は合成回路網の１つの入力端子に
接続され、この合成回路網はその、他の２つの入力端子
でクロックパルスを受けて第１および第２出力信号を形
成し、これら第１および第２出力信号の論理値はクロッ
クパルスと入力パルスとが同相である場合にそれぞれ反
対であり、クロックパルスが入力パルスに対して進んで
いる場合には前記の第１および第２出力信号がそれぞれ
パルス的に同じ第１論理値を有し、クロックパルスが入
力パルスに対し遅れている場合には前記の第１および第
２出力信号がそれぞれパルス的に同じ第２論理値を有す
るようになっていることを特徴とする位相制御回路を具
える電気回路装置。 - 【請求項２】特許請求の範囲第１項に記載の位相制御回
路を具える電気回路装置において、前記の排他的ＯＲゲ
ートを第１排他的ＯＲゲートとした場合に前記の合成回
路網が第２排他的ＯＲゲートと反転ゲートとを具えてお
り、第２排他的ＯＲゲートの入力端子は第１排他的ＯＲ
ゲートの出力端子に接続され、第２排他的ＯＲゲートの
他の１つの入力端子がクロックパルスを受け、これらク
ロックパルスは反転ゲートにも供給され、第１および第
２出力信号が第２排他的ＯＲゲートおよび反転ゲートの
出力端子に得られるようになっていることを特徴とする
位相制御回路を具える電気回路装置。 - 【請求項３】特許請求の範囲第１項に記載の位相制御回
路を具える電気回路装置において、前記の合成回路網が
反転ＡＮＤゲートと、他のＡＮＤゲートと、反転ゲート
とを具えており、これら２つのＡＮＤゲートの第１入力
端子が前記の排他的ＯＲゲートの出力端子に接続されて
おり、前記の反転ＡＮＤゲートおよび前記のＡＮＤゲー
トの第２入力端子がそれぞれ直接および前記の反転ゲー
トを経てクロックパルスを受け、前記の第１および第２
出力信号が前記の反転ＡＮＤゲートおよび前記のＡＮＤ
ゲートの出力端子に得られるようになっていることを特
徴とする位相制御回路を具える電気回路装置。 - 【請求項４】特許請求の範囲第１項に記載の位相制御回
路を具える電気回路装置において、前記の合成回路網が
反転ＡＮＤゲートと、反転ＯＲゲートと、反転ゲートと
を具え、前記の排他的ＯＲゲートの出力端子が前記の反
転ＡＮＤゲートおよび反転ＯＲゲートの１つの入力端子
にそれぞれ直接および前記の反転ゲートを経て接続され
ており、反転ＡＮＤゲートおよび反転ＯＲゲートの他の
１つの入力端子がクロックパルスを受け、前記の第１お
よび第２出力信号が前記の反転ＡＮＤゲートおよび反転
ＯＲゲートの出力端子に得られるようになっていること
を特徴とする位相制御回路を具える電気回路装置。 - 【請求項５】特許請求の範囲第１〜４項のいずれか一項
に記載の位相制御回路を具える電気回路装置において、
前記の第１および第２出力信号が２つの抵抗を経て、制
御信号が得られる接続点に供給されるようになっている
ことを特徴とする位相制御回路を具える電気回路装置。 - 【請求項６】特許請求の範囲第３または４項に記載の位
相制御回路を具える電気回路装置において、前記の第１
および第２出力信号によりそれぞれ第１および第２電流
源が制御され、制御電圧が得られるコンデンサをそれぞ
れ充電および放電させるようになっていることを特徴と
する位相制御回路を具える電気回路装置。 - 【請求項７】少なくとも１つの電圧制御発振器と位相比
較器とを有する位相制御回路を具える電気回路装置であ
って、前記の発振器の出力端子は前記の位相比較器のク
ロック入力端子に少なくとも間接的に接続されて発振器
によって生ぜしめたクロックパルスがこのクロック入力
端子に供給されるようになっており、前記の位相比較器
には入力パルスを受ける他の入力端子が設けられてお
り、電圧制御発振器に対する制御信号が前記の位相比較
器により前記のクロックパルスおよび入力パルスから形
成され、この制御信号は電圧制御発振器の同調が正しい
際に一定電圧であり、入力パルスが規則的な周期信号を
構成している電気回路装置において、前記の位相比較器
がＤ型フリップフロップと排他的ＯＲゲートとを具えて
おり、前記Ｄ型フリップフロップのクロック入力端子に
クロックパルスが供給され、このＤ型フリップフロップ
の出力端子は反転出力信号に対してＤ入力端子に、出
力信号Ｑに対して前記排他的ＯＲゲートの第１入力端子
に接続され、この排他的ＯＲゲートの第２入力端子は入
力パルスを受け、この排他的ＯＲゲートの出力端子およ
びクロックパルスに対する入力端子にそれぞれ第１およ
び第２出力信号が得られ、これら第１および第２出力信
号の論理値はクロックパルスと入力パルスとが同相であ
る場合に反対であり、クロックパルスが入力パルスに対
して進んでいる場合にはこれら第１および第２出力信号
がそれぞれパルス的に同じ第１論理値を有し、クロック
パルスが入力パルスに対し進んでいる場合にはこれら第
１および第２出力信号がそれぞれパルス的に同じ第２論
理値を有するようになっていることを特徴とする位相制
御回路を具える電気回路装置。 - 【請求項８】特許請求の範囲第７項に記載の位相制御回
路を具える電気回路装置において、前記の第１および第
２出力信号が２つの抵抗を経て、制御信号が得られる接
続点に供給されるようになっていることを特徴とする位
相制御回路を具える電気回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8401629A NL8401629A (nl) | 1984-05-22 | 1984-05-22 | Elektrische schakeling met een faseregelkring. |
| NL8401629 | 1984-05-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60256227A JPS60256227A (ja) | 1985-12-17 |
| JPH0628337B2 true JPH0628337B2 (ja) | 1994-04-13 |
Family
ID=19843983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60108455A Expired - Lifetime JPH0628337B2 (ja) | 1984-05-22 | 1985-05-22 | 位相制御回路を具える電気回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4689577A (ja) |
| EP (1) | EP0164785B1 (ja) |
| JP (1) | JPH0628337B2 (ja) |
| DE (1) | DE3575827D1 (ja) |
| NL (1) | NL8401629A (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775805A (en) * | 1987-02-12 | 1988-10-04 | Whitefoot Alan D | Differential frequency signal generator |
| US4818950A (en) * | 1987-04-24 | 1989-04-04 | Ncr Corporation | Low jitter phase-locked loop |
| US5228138A (en) * | 1991-01-23 | 1993-07-13 | Massachusetts Institute Of Technology | Synchronization of hardware oscillators in a mesh-connected parallel processor |
| JP2837982B2 (ja) * | 1991-12-27 | 1998-12-16 | 三菱電機株式会社 | 遅延検波復調装置 |
| GB2283625A (en) * | 1993-11-02 | 1995-05-10 | Plessey Semiconductors Ltd | Clock synchronisation |
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-
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- 1984-05-22 NL NL8401629A patent/NL8401629A/nl not_active Application Discontinuation
-
1985
- 1985-05-13 EP EP85200759A patent/EP0164785B1/en not_active Expired
- 1985-05-13 DE DE8585200759T patent/DE3575827D1/de not_active Expired - Lifetime
- 1985-05-20 US US06/735,901 patent/US4689577A/en not_active Expired - Fee Related
- 1985-05-22 JP JP60108455A patent/JPH0628337B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5592042A (en) * | 1978-12-31 | 1980-07-12 | Fujitsu Ltd | Phase lock loop circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0164785B1 (en) | 1990-01-31 |
| DE3575827D1 (de) | 1990-03-08 |
| EP0164785A1 (en) | 1985-12-18 |
| US4689577A (en) | 1987-08-25 |
| NL8401629A (nl) | 1985-12-16 |
| JPS60256227A (ja) | 1985-12-17 |
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