KR100345272B1 - 클럭발생기 - Google Patents

클럭발생기 Download PDF

Info

Publication number
KR100345272B1
KR100345272B1 KR1019940033601A KR19940033601A KR100345272B1 KR 100345272 B1 KR100345272 B1 KR 100345272B1 KR 1019940033601 A KR1019940033601 A KR 1019940033601A KR 19940033601 A KR19940033601 A KR 19940033601A KR 100345272 B1 KR100345272 B1 KR 100345272B1
Authority
KR
South Korea
Prior art keywords
output
signal
input
delay
digital
Prior art date
Application number
KR1019940033601A
Other languages
English (en)
Other versions
KR950022077A (ko
Inventor
호스트지에글러
호스트디에월트
프랜즈프렉슬
에리치바이어
Original Assignee
텍사스 인스트루먼츠 도이취랜드 게엠베하
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 텍사스 인스트루먼츠 도이취랜드 게엠베하 filed Critical 텍사스 인스트루먼츠 도이취랜드 게엠베하
Publication of KR950022077A publication Critical patent/KR950022077A/ko
Application granted granted Critical
Publication of KR100345272B1 publication Critical patent/KR100345272B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Pulse Circuits (AREA)

Abstract

클럭 발생기는 기준 발진기(10), 디지털 폐쇄 지연 체인(12), 디지털 주파수 분할기(14) 및 디지털 위상 비교기(16)를 포함한다. 주파수 분할기(14)는 조정 가능한 지연 체인(12)의 출력과 위상 비교기(16)의 한 입력 사이에 접속된다. 기준 발진기(10)의 출력은 위상 비교기(16)의 다른 입력에 접속된다. 위상 비교기(16)의 출력과 지연 체인(12) 사이에는 디지털 업-다운 카운터(18)가 접속되고, 이 카운터의 카운트 방향은 위상 비교기(16)의 출력 신호에 의해 결정되며, 위상 비교기에 의해서 지연 체인(12)의 대응하는 길이가 조정 가능하다.

Description

클럭 발생기
본 발명은 특허청구범위 제1항에 기재된 유형의 클럭 발생기에 관한 것이고, 또한 이와 같은 클럭 발생기에 사용하기 위한 디지털 위상 비교기에도 관련된다.
상술한 유형의 종래의 클럭 발생기에는, 대체로 전압 제어 발진기가 조정 가능한 발진기로서 제공되는데, 전압 제어 발진기와 위상 비교기 사이에는 저역 통과 필터가 부수적으로 접속된다. 또한, 전압 제어 발진기의 출력은 위상 비교기의 입력에 피드백 되어, 위상 동기 루프(phase-locked loop: PLL)를 이룬다.
이러한 관점에서 볼 때의 단점은 특히 부수적인 소자가 많이 필요하다는 것이다. 게다가, 위상 검출기, 적역 통과 필터, 및 전압 제어 발진기와 같은 아날로그 기능 장치는 비교적 복잡한 구성을 갖는다. 그 결과, 이와 같은 아날로그 클럭 발생기의 전류 소비도 또한 비교적 크게 된다.
본 발명의 목적은, 구성이 보다 간단하고 전류 소비가 비교적 낮으면서도 신뢰성이 있는 동작을 보장하여 각 경우마다 주파수를 정확하게 조정할 수 있게 하는 클럭 발생기를 상술한 유형의 적당한 위상 비교기와 함께 제공하는 것이다.
이러한 목적은, 디지털 지연 체인인 조정 가능한 발진기, 프로그래머블 디지털 주파수 분할기인 주파수 분할기, 및 위상 비교기의 출력과 지연 체인 사이에 접속된 디지털 업-다운 카운터에 의해 달성되는데, 디지털 업-다운 카운터의 카운트 방향은 위상 비교기의 출력 신호에 의해 결정되고, 디지털 업-다운 카운터에 의해서 지연 체인의 대응하는 길이가 조정 가능하다.
본 구성의 기본에 따르면, 본 구성은 기준 주파수를 발생하는 발진기 수정 결정은 별개로 하고 부수적인 소자가 더 이상 필요하지 않다는 것이다. 체인 부분에서 전류 제어에 필요한 바이어스 발생기는 별개로 하고 더 이상의 부가적인 장치가 제공되지 않는다. 따라서, 극히 간단한 구성에 의해서도 실제적으로 클럭 발생기의 전체적인 디지털 집적 구조가 가능하게 된다. 게다가, 이와 같은 클럭 발생기는 온도 및 제조 허용치의 변화는 물론, 공급 전압의 변동에 비교적 강하다. 각 경우마다 출력된 클럭 신호는 주파수 정밀도가 높게 조정될 수 있다. 본 발명에 따른 주파수 감지 로크 루프(frequency-sensing locked loop)는 극히 빠른 응답을 갖는 제1계 시스템에 의해 달성된다.
지연 체인에는, 지연 체인의 출력 신호에 의해 클럭킹되는 이중 카운터를 구비하는 보간 논리가 할당되는 것이 바람직하다. 이 이중 카운터의 카운트는, 잔여 최상위 비트가 지연 체인을 직접 어드레싱 하면서, 각 클럭 사이클 중에 한 번에 한단계씩 지연 체인 길이의 변화 회수를 최하위 비트 값의 함수로서 정의하기 위해, 업-다운 카운터의 출력 신호의 최하위 비트 수의 값과 결합된다.
이와 같은 보간 논리에 의해, 특히 지연 체인 길이의 변화는 동일한 시간 프레임 내에서 발생한다.
특허청구범위 제3항에 따른 지연 체인의 한 실시예에서, 각 경우마다 지연 체인의 대응하는 길이 및 그 주파수는, 지연 체인의 순방향 분기가 그것의 역방향 분기와 직접 접속되어 있는 역점(inversion point)을 각 경우마다 정의하는 대응하는 루프 인버터를 활성화시킴으로써 조정될 수 있다.
대응하는 루프 인버터의 어드레싱은, 예를 들면 지연 체인의 한 루프 인버터만이 임의의 한 시간에서 활성화될 수 있도록 어드레싱 하는 것이 바람직한 특허청구범위 제4항에 기재된 제어 입력을 통해서 가능하다.
함수로 정의된 지연 소자의 리셋팅은, 예를 들면 파워 업 시 그 출력이 리셋 상태에서 논리 0인 제1 유형의 지연 소자와, 그 출력이 리셋 상태에서 논리 1인 제2 유형의 지연 소자가 바람직하게 교번하는 지연 체인에 의해 달성된다. 따라서, 지연 체인의 모든 접속점은, 필요하다면, 정확히 정의된 초기 상태로 리셋될 수 있고, 선택된 루프 인버터의 출력은 정확한 값을 취하게 되어, 이후 체인 길이가 변경되는 경우에, 희망하지 않는 신호 스파이크가 방지된다.
한 지연 소자에서 다음 소자까지 최대 주파수 단계는 최대 1/6을 초과해서는 안 된다. 따라서, 적어도 6개의 지연 소자의 지연 체인을 구성하는 것이 바람직하다.
또한, 체인 길이가 증가되도록 삽입된 이러한 지연 소자는 짧은 체인 길이에 필요한 지연보다는 더 긴 지연을 가질 수 있으므로, 특히 한 지연 소자에서 다음 지연 소자까지 전달되는 비율로서의 주파수 변화는 일정하게 유지될 수 있다.
지연 소자의 인버터는, 각 경우마다 구동기 전류를 문제없이 제한할 수 있는전류 미러를 포함하는 것이 바람직하다.
바람직한 한 실시예에 따르면, 각 인버터는 스위칭 트랜지스터와 직렬로 접속되는 p형 MOS 전계 효과 트랜지스터와 n형 MOS 전계 효과 트랜지스터를 포함한다. 본 구성에서, 개별적인 지연 소자의 지연은 구동기 전류를 정의하는 전류 미러 트랜지스터의 채널 길이에 의해 유용하게 정의될 수 있다.
비록 특허청구범위 제19항에 기재된 유형의 위상 비교기는 이미 공지되어 있지만, 이들은 대체로 전압 제어 발진기와 함께 사용될 수 있다. 디지털 클럭 발생기에 이들 종래의 위상 비교기를 사용하면, 예컨대 일련의 장애(drawback)에 의해서 방해받고, 그 업 출력 및 다운 출력이 동시에 정규적으로 활성화되므로, 디지털 업-다운 카운터의 활성화가 특히 어렵게 된다.
이와 달리, 특히 디지털 클럭 발생기에 이용될 수 있는 본 발명에 따른 디지털 위상 비교기는, 다른 출력이 리셋되는 한, 비활성화된 출력을 비활성화된 상태로 로크(lock)하기 위한 수단을 포함할 수 있다.
본 구성의 결과로서, 특히 디지털 업-다운 카운터를 활성화시키는 것이 크게 단순화되어, 예를 들면 세트 입력 및 리셋 입력이 디지털 위상 비교기의 두 출력에 접속되어 있는 간단한 RS 플립-플롭에 의해서 디지털 위상 비교기를 출력시키는 목적에 충분하다. 이 때, 이 출력 RS 플립-플롭은, 적어도 한 출력에서 본 발명에 따른 클럭 발생기의 디지털 업-다운 카운터를 활성화하는 데 바람직한 역할을 하는 단일 활성화 신호를 공급하고, 이에 의해서 조정 가능한 발진기로서의 역할을 하는 지연 체인이 제어된다.
그러나, 기본적으로 이와 같이 본 발명에 따른 한 개의 디지털 위상 비교기는 또한 전압 제어 발진기와 결합되어 사용될 수 있다.
본 발명의 기타 실시예들은 특허청구범위로부터 알 수 있다.
지금부터 본 발명은 도면을 참조로 예시적인 실시예에 기초하여 상세히 설명한다.
제1도에 도시된 본 발명에 따른 디지털 클럭 발생기의 실시예는, 기준 발진기(10), 디지털 폐쇄 디지털 체인 형태의 조정 가능한 링 발진기(12), 프로그래머블 디지털 주파수 분할기(14), 및 디지털 위상 비교기(16)를 포함한다.
프로그래머블 디지털 주파수 분할기(14)는 지연 체인(12)의 출력과 위상 비교기(16)의 한 입력 사이에 접속된다. 기준 발진기(10)의 출력은 위상 비교기(16)의 다른 입력에 접속된다. 업-다운 카운터(18)는 위상 비교기(16)의 출력에 접속된다. 업-다운 카운터(18)의 출력의 한 단은 지연 체인(12)에 접속되고, 다른 단은 보간 논리 회로(20)에 접속되는데, 이에 의해 도면에 화살로 가리켜진 바와 같이 업-다운 카운터(18)의 출력을 통해서 동일하게 지연 체인(12)이 활성화될 수 있다.
지연 체인(12)에 지정된 보간 논리(20)는 지연 체인(12)의 출련 신호에 의해 클럭킹되는 이중 카운터(22)를 포함한다. 이중 카운터(22)의 카운트는 한 개의 대응하는 클럭 사이클에 대해 각각 한 단계씩 체인 길이의 변화 회수가 최하위 비트 값의 함수로서 정의될 수 있도록 업-다운 카운터(18)의 출력 신호의 최하위 비트 수의 값과 결합된다. 업-다운 카운터(18)의 잔여 최상위 비트는 이하 상세히 설명되는 바와 같은 수단에 의해 지연 체인을 직접 어드레싱 하는 역할을 한다.
세트 주파수를 공급하는 출력 클럭 신호 TA는 디지털 주파수 분할기(14)를 거쳐 위상 비교기(16)의 입력 V2로 다시 공급된다. 이와 같이, 보간 논리(20)와는 별도로, 출력 클럭 신호 TA는 업-다운 카운터(18)를 클럭킹하는 데 사용되는 것이 바람직하다.
도시된 본 실시예에서, 기준 발진기(10)는 32㎑ 발진기 수정 결정을 포함한다. 출력 클럭 신호 TA는 주파수 분할기(14)에 의해 수 32로 분할된다. 지연 체인(12)은 직렬로 접속된 32 가중 지연 소자(24, 26)로 구성된다(제2도 내지 제5도를 참조).
업-다운 카운터(18)는 10 비트 카운터인 반면에, 보간 논리(20)에 사용되는 이중 카운터(22)는 5 비트 카운터이다. 업-다운 카운터(18)의 출력 신호의 최하위 5비트는 이중 카운터(22)의 카운트와 결합되는 한편, 업-다운 카운터(18)의 출력 신호의 최상위 5 비트는 지연 체인(12)을 직접 어드레싱 하는 데 사용된다.
도시된 제1계 시스템의 위상 비교기(16)에서, 기준 발진기(10)의 출력 신호 V1은 분할 수 32로 프리세트된 프로그래머블 주파수 분할기(14)의 출력 신호 V2와 비교된다. 이와 같은 비교 결과에 따라, 위상 비교기(16)는 출력 신호를 공급하고, 이것에 의해 업-다운 카운터(18)의 카운트 방향이 결정된다. 업-다운 카운터(18)의 카운트 및 보간 논리(20)에 의해 부수적으로 공급된 제어 변수에 따라, 지연 체인(12)은 위상 비교기(16)에 의해 설정된 주파수 편차가 0이 되도록 그길이와 관련하여 조정된다. 주파수 분할기(14)가 분할 수 32로 프리세트되면 1㎒의 주파수는 출력 클럭 신호 TA에 대한 결과를 산출한다.
제2도와 제3도는 리셋일 때 (제2도 참조) 그 출력이 논리 값 0을 갖는 제1 유형의 지연 소자(24)와, 리셋일 때 출력이 논리 값 1을 갖는 제2 유형의 지연 소자(26)를 포함하는 디지털 폐쇄 지연 체인(12)의 단순 개략 표현도이다. 이들 제2도와 제3도에서, 리셋 상태의 지연 소자(24, 26)의 각 출력 결과 값은 인용 부호를 사용하여 표시되어 있다.
제2도는 리셋한 직후의 지연 소자(24, 26)의 상태를 도시하는데, 그로 인해 리셋 경로(44)의 끝단에서의 출력 상태가 값 0으로 변하는 한편, 동시에 순방향 경로(46)의 입력에도 인가되는 이 값은 순방향 경로(46)의 제1 인버터 출력에 상태 변화를 유발한다. 이 인버터는 순방향 경로(46)를 따라 순방향으로 연달아 출력 값 0, 1, 0, 1, …을 출력한다.
진행 방향의 반대인 일련의 값들을 고려할 때, 대응하는 값은 역방향 경로(44)에 있는 인버터의 출력에서 존재하고, 그밖에 모든 지연 소자(24, 26)는 순방향에서의 출력과 역방향에서의 출력을 가지며, 그로 인해 (제2도의 좌측에 도시된) 제 1 지연 소자(24)의 두 출력은 값 0을 갖고, 제2 지연 소자(26)는 출력 값 1을 가지며, 다시 제3 지연 소자(24)는 출력값 0을 갖고, 이하 마찬가지이다.
순방향 경로(46)와 역방향 경로(44) 각각의 각 인버터(28, 30) 다음에는, 사다리의 가로대 형태의 인버터(32)가 순방향 경로(46)와 역방향 경로(44) 사이에 접속된다. 이와 같은 교차 인버터(32)를 통해서, 지연 체인(12)의 길이는 후술되는 바와 같은 방법 및 수단에 의해 짧아지거나 또는 길어질 수 있다. 이 회로에서는, 단지 한 개의 인버터(32)만이 일시 활성화되며, 이 때 각 경우에서 (제2도의 우측에 도시된) 나머지 지연 체인(12)은 더 이상 활성화되지 않는다.
제3도는 지연 체인(12)의 출력이 그 값을 0으로부터 1로 바꾸고 제2도에 도시된 전체 체인이 활성화된 직후의 지연 체인(12)의 상태를 도시한다. 따라서, 순방향 경로(46)와 역방향 경로(44)에 있는 인버터들의 출력은 교번하여 값 1, 0, 1, 0 등을 갖는다. 제3도에 도시된 예에서, 출력 값 1은 여전히 순방향 경로(46)의 제1 인버터의 입력에 영향을 미치고, 그로 인해 그 출력은 여전히 1이다. 횡단하도록 향하여져 있는 인버터(32)를 선택함으로써, 체인이 적절히 짧아질 수 있고, 그 결과 주파수를 증가시키게 된다.
제4도에는, 리셋 상태에서 두 출력 VA와 RA가 값 0을 갖는 것을 나타내는 제1 유형의 지연 소자(24)의 회로도가 도시되어 있다.
이와 대조적으로, 제5도는 리셋 상태에서 두 출력 VA와 RA가 값 0을 갖는 제2 유형의 지연 소자(26)를 도시한다.
지연 소자(12) 내의 제1 유형의 지연 소자와 제2 유형의 지연 소자(24, 26) 각각에는, 활성화될 때 대응하는 체인 길이를 조정할 수 있게 하는 루프 인버터(32)는 물론, 순방향 인버터(28)와 역방향 인버터(30)가 할당된다. 게다가, 지연 소자(24, 26)는 두 제어 입력 E, N을 포함하고, 이 입력들 각각을 통해서, 순방향 인버터(28)와 역방향 인버터(30) 또는 루프 인버터(32)가 활성화되거나, 대응하는 지연 소자(24, 26)가 리셋된다. 이 회로에서, 제어 입력 E, N을 통해서 지연 체인(12)을 어드레싱 함으로써, 단일 루프 인버터(32)만이 일시 활성화된다. 또한, 지연 소자(24, 26)를 리셋하는 것은 매 파워 업마다 자동적으로 수행되는 것이 가장 바람직하다.
제4도에 도시된 제1 유형의 지연 소자(24)에서, 순방향 인버터는 순방향 출력 VA를 갖는 NOR 게이트(28)를 포함한다. 역방향 출력 RA를 갖는 역방향 인버터(30)는 반전된 제어 입력 IS를 갖는데, 이 역방향 인버터(30)는 제어 신호 0이 인가될 때 상기 제어 입력 IS를 통해 활성화될 수 있다. 루프 인버터는 그 출력이 역방향 인버터(30)의 출력 RA에 접속된 NOR 게이트(32)를 포함한다. NOR 게이트(32)는 반전되지 않은 제어 입력 NS를 갖는데, 이 NOR 게이트(32)는 인가된 제어 신호 0에 의해 제어 입력 NS를 통해 활성화될 수 있다. 지연 소자(24)의 순방향 입력 VE는 NOR 게이트(32)의 입력과 NOR 게이트(28)의 입력에 접속된다. NOR 게이트(32)의 다른 한 입력은, 두 입력이 지연 소자(24)의 제어 입력 E와 제어 입력 N에 각각 접속된 AND 게이트(48)의 출력에 접속된다. 제어 입력 E는 NOR 게이트(28)의 다른 입력에 접속된다. 또한, 다른 제어 입력 E는 역방향 인버터(30)의 반전하는 제어 입력 IS와 NOR 게이트(32)의 비반전 제어 입력 NS 모두에 접속된다.
이와 같은 제1 유형의 지연 소자(24)의 기능은 다음의 진리표로부터 알 수있다:
이 진리표는 제어 입력 E, N 모두가 값 1을 가질 때 지연 소자(24)의 두 출력 VA와 RA가 값 0으로 리셋된다는 것을 나타낸다.
한편, 제어 입력 E가 값 0을 갖고 제어 입력 N이 값 1을 가질 때, 순방향 인버터(28)와 역방향 인버터(30)가 활성화되는 반면에, 루프 인버터(32)는 비활성화된다. 따라서, 순방향 입력 VE의 반전된 값 -VE가 순방향 출력 VA에 나타나는 한편, 역방향 출력 RA에는 반전된 값 -RE가 역방향 입력 RE에 나타난다.
다음으로, 제어 입력 E가 값 1을 갖고 제어 입력 N이 값 0을 가질 때, 루프 인버터(32)가 활성화되거나 또는 어드레싱 된다. 이러한 경우에, 순방향 출력 VA의 값은 0인 반면, 역방향 출력 RA는 순방향 입력 VE의 값 -VE와 같다. 이러한 경우에, 지연 체인(12)의 길이는 이 루프 인버터(32)에 의해 결정된다. 나머지 루프 인버터는 비활성화된 채로 유지된다.
제5도에 도시된 제2 유형의 지연 소자(26)에서, 순방향 입력 VE는 NAND 게이트(28)와 루프 인버터인 NAND 게이트(32)와 접속된다. NAND 게이트(28)의 반전 제어 입력 IS는 역방향 인버터(30)의 비반전 제어 입력 NS와 함께 지연 소자(26)의 제어 입력 N에 접속된다. 이 제어 입력 N은, 부가적으로 NAND 게이트(28)의 입력과 지연 소자(26)의 제어 입력 E에 접속된, 부가적인 입력을 갖는 OR 게이트(50)의 입력에 접속된다. OR 게이트(50)의 출력은, 지연 소자(26)의 순방향 입력 VE가 접속된 부가적인 입력을 갖는 NAND 게이트(32)의 입력에 접속된다. 이와 같은 지연 소자(26)의 순방향 입력 VE에 NAND 게이트(28)의 부가적인 입력이 접속된다.
순방향 출력 VA는 이 NAND 게이트(28)의 출력에 의해 형성된다. 역방향 인버터(30)의 출력과 NAND 게이트(32)의 출력은 지연 소자(26)의 익방향 출력 RA에 접속되어 있는 한편, 지연 소자(26)의 역방향 입력 RE는 역방향 인버터(30)의 입력에 의해 형성된다.
이와 같은 제2 유형의 지연 소자(26)의 기능은 다음의 진리표로부터 알 수있다:
이 진리표는 제어 입력 E, N 모두가 0을 가질 때 지연 소자(26)의 두 출력 VA와 RA각각이 값 1로 리셋된다는 것을 나타낸다.
제어 입력 E가 값 0으로 세트되고 제어 입력 N이 값 1로 세트되면, 순방향 인버터(28)와 역방향 인버터(30)가 활성화되는 반면, 루프 인버터(32)는 비활성화된 채 유지된다. 이러한 경우에, 순방향 입력 VE의 반전된 값 -VE가 순방향 출력 VA에 나타나는 한편, 역방향 출력 RA에는 역방향 입력 RE의 반전된 값 -RE가 나타난다.
그러나 만약 제어 입력 E가 값 1로 세트되고 제어 입력 N이 값 0으로 세트되면, 루프 인버터(32)가 활성화되고, 그 결과 순방향 입력 VE의 반전된 값 -VE가 역방향 입력 RA에 나타나는 한편, 순방향 출력 VA는 값 1로 유지된다.
제2도와 제3도로부터 알 수 있는 바와 같이, 지연 체인(12)은 출력 클럭 신호 TA를 공급하는 끝단에 제1 유형의 지연 소자(24)를 갖는다.
이와 같은 지연 체인(12)의 트랜지스터 회로를 달성하는 것은 통상적인 CMOS 구조로부터 약간 벗어나는 것이다. 모든 인버터(28, 30, 32)는 각 경우마다 구동기 전류를 제한하기 위해 미러 회로를 구비한다. 바이어스 전압 발생기는 스위칭 트랜지스터와 직렬로 접속된 p형 MOS FET와 n형 MOS FET를 게이팅 하기 위한 전압을 공급한다. 따라서, 각 지연 소자(24, 26)의 출력 전류는 채널 길이 비율에 의해 용이하게 결정될 수 있다. 모든 트랜지스터의 폭과 스위칭 트랜지스터의 길이는 최소로 줄어들 수 있다. 스테이지간의 스위칭 잡음을 줄이고 전하 테이크오버(takeover) 효과를 피하기 위해, 전류 미러 트랜지스터는 출력에 직접 접속될 수 있다.
지연 체인(12) 내의 전류 소비는 다시 극성화 할 필요가 있는 지연 소자들(24, 26) 간의 캐패시턴스에 의해 주로 결정된다.
1㎒의 세트점(setpoint) 주파수는, 정상적인 상태 (3V, 27℃의 전형적인 제조 파라미터) 하에서, 활성화되는 지연 체인(12)의 거의 1/2만큼 이루어져야 하는데, 이것으로 공칭 값으로부터의 편차만큼 양단에 충분한 여유가 있게 된다. 2×70fF의 캐패시턴스는, 예를 들면 회로가 최소 캐패시턴스로 설계되어 있는 한, 각각의 지연 소자에서 달성된다. 16 지연 소자(24, 26)의 32 캐패시턴스를 재극성화하는 데 필요한 전류는 다음과 같이 주어진다:
한 지연 소자(24, 26)에서 다음 지연 소자로 가는 최대 주파수 단계는 1/6을 초과해서는 안 된다. 따라서, 지연 체인(12)은 적어도 6 지연 소자(24, 26)를 구비하는 것이 바람직하다.
여러 가지 지연 소자(24, 26)의 지연은, 1/6보다 큰 주파수 단계 없이 체인의 길이가 증가함에 따라 증가될 수 있다. 예를 들면, 열세 번째 지연 소자는 첫 번째 지연 소자보다 두 배의 지연을 가질 수 있다.
여러 가지 지연 소자의 지연은, 관련된 전류 미러의 전류를 한정하는 트랜지스터의 채널 길이를 증가시킴으로써 간단히 증가될 수 있다. 이와 같이, 한 지연 소자에서 다음 지연 소자까지의 주파수의 비율 변화는 다소 일정하게 유지될 수 있으므로, 제조 파라미터의 통상적인 편차를 허용할 수 있다.
첫 번째 9 지연 소자(24, 26)는 최대 출력이 계속적으로 감소되는 약 10㎂의 구동기 전류를 공급할 수 있다. 1㎒ 이외의 세트점에 대해, 재극성화 전류는, 예를 들면 바이어스 전압 발생기의 전류를 결정하는 저항기를 바꿈으로써 간단히 바뀔 수 있다.
종래의 CMOS 인버터는 적어도 루프 인버터에 사용될 수 있다.
지연 체인(12)의 어드레싱 또는 그 길이의 변화가 있을 때마다 이에 대응하여 제어 입력 E, N 모두의 값을 변화시키는 것이 필요하다. 이것은 일반적으로 제어 신호 모두가 동시에 변하고, 그로 인해 일순간 리셋 상태가 구현될 수 있다는 것이 보장될 수 없기 때문에, 심지어 리셋 모드가 잠깐 발생한다 하더라도 더 이상의 신호 스파이크가 발생하지 않도록 하기 위해서는, 어드레스의 변화는 제2도에도시된 상태가 발생하는 순간에 효과적일 수 있다.
주파수 분할기(14), 보간 논리 회로(20), 및 업-다운 카운터는 지연 체인(12)의 출력으로 클럭킹된다. 예를 들면, 1㎒의 주파수를 갖는 이 클럭 펄스는 주파수 분할기(14)에 의해 예를 들면 32로 분할되고, 위상 비교기(16)에서 32㎑ 기준 주파수와 비교된다. 주파수 분할기(14)는 예를 들면 1과 127사이에서 프로그래머블하다.
그리하여, 위상 비교기(16)의 출력 신호는 최상위 5 비트가 지연 체인(12)을 직접 어드레싱 하는 10 비트 업-다운 카운터(18)의 카운트 방향을 가리킨다.
지연 체인에서 클럭 펄스의 역방향 에지는 어드레스가 변하기 전에 루프 또는 반환점을 도달하지 않는 것이 보장되어야 한다. 최대 조정 가능한 주파수는 정상적으로 주파수 분할기(14), 위상 비교기(16), 보간 논리 회로(20), 및 10 비트 업-다운 카운터(18)의 지연에 의해 제한된다. 이 루프 (반환)점은 클럭 사이클의 1/4후에 도달한다.
만약 지연이 지나치면, 이것은 잡음 신호 스파이크를 쉽게 일으킬 수 있다. 이 문제는 클럭 펄스의 상승 에지의 바로 다음에 오는 어드레스를 로킹(locking)함으로써 시작점 직후부터 교정될 수 있다. 이 때, 클럭 펄스의 하강 에지가 일어나면 비로소, 지연 체인의 입력에서 록킹 회로가 다시 투명(transparent)해지기 때문에 새로운 어드레스를 설정하는 데 충분한 시간을 이용할 수 있다 (클럭 사이클의 1/2). 이 때, 시기 적절하게 리셋 모드가 잠깐 발생하는 것은 제2도로부터 분명히 알 수 있는 바와 같이 신호 스파이크를 더 이상 유발시키지 않을 수 있다.
리셋 모드가 일어나는 경우에, 제1 유형의 대응하는 지연 체인(24)의 출력이 0으로 세트되는 반면, 제2 유형의 대응하는 지연 체인(26)의 출력은 1로 세트된다.
예를 들어, 32로 프리세트된 주파수 분할기(14)에 대해 10 비트 업-다운 카운터(18)의 카운트 방향이 기껏해야 32 클럭 펄스 이전에 바뀔 수 있기 때문에, 위상 비교기(16)의 출력에 새로운 정보가 존재할 때, 주파수 로크 상태에서 업-다운 카운터(18)는 여러 가지 클럭 사이클에 대해 잘못된 방향으로 카운트할 가능성이 있다. 달리 표현하면, 주파수는 로크된 값에 대해 스윙할 수 있다. 심지어 32 클럭 사이클 이후에, 카운트 방향은 순간적으로 감지될 수 없다. 실제 주파수와 세트점 주파수가 분리되어 있지 않으므로, 주파수 편차를 설정하는 데 일부 32㎑ 클럭 사이클이 필요할 수 있다.
클럭 발생기의 응답을 향상시키기 위해, 업-다운 카운터(18)의 최상위 5 비트는 지연 체인(12)을 어드레싱 하는 데 사용되는 한편, 나머지 최하위 5 비트는 보간 논리 회로(20)의 5 비트 이중 카운터(22)의 출력과 합성된다. 최하위 5 비트 값이 높을수록 지연 체인(12)이 클럭 사이클동안 한 단계씩 보다 자주 단축된다. 이와 같은 5 비트 이중 카운터(22)를 사용함으로써 체인의 단축이 동일한 시간 프레임에서 발생할 수 있게 된다.
다음의 표는 지연 체인(12)이 매시 한 단계씩 단축될 때를 가리키는 것으로, 그로 인해 5 비트 이중 카운터(22)의 출력 값이 수평 방향으로 주어지고, 10 비트업-다운 카운터의 최하위 5 비트가 수직 방향으로 주어진다.
이 단계 후에 업-다운 카운터(18)의 최하위 5 비트의 값을 갖는 변화 주파수는 증가한다.
이 보간 논리(20)는 전체적으로 주파수 편차가 짧은 시간 주기 내에 감소되도록 로크 상태에서 제어 주파수를 올리는 것을 유지한다.
제1도에 도시된 클럭 발생기의 위상 비교기(16)는 모든 디지털 루프에서 업-다운 카운터의 카운트 방향을 정의하는 역할을 한다. 이 업-다운 카운터는 대응하는 출력 신호를 공급하고, 이 신호에 의해 폐쇄 지연 체인(12)의 길이와 그에 따라 세트점 주파수가 제어된다.
이러한 목적으로 사용되는 디지털 위상 비교기는, 예를 들어 2개의 입력 신호 V1, V2(제1도 참조)의 상태에 따라 업-다운 카운터(18)의 카운트 방향을 설정하기 위한 업 출력과 다운 출력을 갖는다. 이와 관련하여, 디지털 위상 비교기는, 2개의 입력 신호 중 어느 것이 먼저 활성 값을 취하는지에 따라, 지정된 업 출력과 다운 출력이 활성 값으로 각각 세트되고, 다음에 활성되는 다른 입력 신호가 리셋되도록 적절히 설계될 수 있다. 이러한 유형의 위상 비교기는 양쪽 출력의 듀티 사이클이 위상과 주파수의 편차의 측정으로서 사용되는 PLL 회로에서 미리 사용된다.
그러나, 이러한 위상 비교기는, 특히 대응하는 카운트 방향을 결정하는 이산 제어 신호가 업-다운 카운터(18)를 활성화하도록 제공되는 것이 바람직하기 때문에, 제1도에 도시된 디지털 클럭 발생기에 직접 사용될 수는 없다. 이러한 이산 제어 신호를 생성하는 간단한 해결 방안은, 디지털 위상 비교기의 업 출력과 다운 출력을 이산 RS 플립-플롭의 세트 입력과 리셋 입력에 접속시키고, 이 플립-플롭의한 출력에서 제어 신호를 픽 오프하는 것이다. 그러나, 이러한 해결 방안은 제6도와 제7도에서 알 수 있는 바와 같이, 공지된 디지털 위상 비교기를 사용하는 경우에 잡음 전압 스파이크가 유발될 수 있다.
제6도에서, 공지된 디지털 위상 비교기는 입력 신호 V1과 V2용의 2개의 입력과 업 출력(34) 및 다운 출력(36)을 갖는 것으로 도시된다.
이 공지된 디지털 위상 비교기의 입력 V1과 V2는 2개의 입력 게이트, 즉 NAND 게이트(52)와 NAND 게이트(54)의 입력을 각각 동시에 형성시킨다. NAND 게이트(52)의 출력은, 한편으로는 2개의 NAND 게이트(56', 56")를 포함하는 RS 플립-플롭(56)의 세트 입력 S에 접속되고, 다른 한편으로는 출력 게이트의 입력 즉, NAND 게이트(60)에 접속된다. NAND 게이트(60)의 출력은 NAND 게이트(52)의 다른 입력으로 피드 백된다. 동시에 NAND 게이트(60)의 출력은 디지털 위상 비교기의 업 출력(34)을 형성한다.
유사하게, NAND 게이트(54)의 출력은, 한편으로는 2매의 NAND 게이트(58′, 58″)를 포함하는 RS 플립-플롭(58)의 세트 입력 S에 접속되고, 다른 한편으로는 출력 게이트 즉, NAND 게이트(62)의 입력에 접속된다. 차례로, NAND 게이트(62)의 출력은 NAND 게이트(54)의 다른 입력으로 피드 백되고, 동시에 NAND 게이트(62)의 출력은 디지털 위상 비교기의 다운 출력(36)을 형성한다.
RS 플립-플롭(56)의 출력 Q는, 한편으로는 NAND 게이트(60)의 다른 입력에 접속되고, 다른 한편으로는 NAND 게이트(64)의 다른 입력에 접속된다. 다른 RS 플립-플롭(58)의 출력 Q는, 한편으로는 NAND 게이트(62)의 다른 입력에 접속되고, 다른 한편으로는 NAND 게이트(64)의 다른 입력에 접속된다. 이 NAND 게이트(64)는 NAND 게이트(52)의 출력과 NAND 게이트(54)의 출력에 각각 접속되는 2개의 다른 입력을 갖는다. NAND 게이트(64)의 출력은 NAND 게이트(60)의 제3 입력뿐만 아니라 NAND 게이트(62)의 제2 입력에 접속되고, 이에 더하여, 또한 플립-플롭(56)의 리셋 입력 R뿐만 아니라 RS플립-플롭(58)의 대응하는 리셋 입력 R에도 접속된다.
이 공지된 디지털 위상 비교기에서, NAND 게이트(64)는 이에 따라 위상 비교기의 업 출력 및 다운 출력(34, 36)을 1로 리셋하고 2개의 RS 플립-플롭(56, 58)을 0으로 리셋하기 위해 제공된다.
그밖에, 이 공지된 위상 비교기의 기능은 이하에서 참조되는 제7도에 도시된 시간 신호 프로파일로부터 알 수 있다.
V1=0 및 V2=0인 동안, 2개의 RS 플립-플롭(56, 58)이 값 0으로 리셋될 때, 디지털 위상 비교기의 2개의 업 출력 및 다운 출력(34, 36)은 각각 1로 리셋된다. 입력 신호 V1=1이면 RS 플립-플롭(56)은 값 1로 세트된다. 위상 비교기의 업 출력 및 다운 출력(34, 36)은 계속해서 값 1을 갖는다.
다른 입력 신호 V2가 값 1을 취하면, 다른 RS 플립-플롭(58)은 부가적으로 1로 세트된다. 디지털 위상 비교기의 업 출력 및 다운 출력(34, 36)은 계속해서 값 1을 갖는다. 입력 신호 V1또는 입력 신호 V2의 다음의 하강 에지에 의해, 위상 비교기에 대응하는 각각의 출력들(34 및 36)이 활성 값 0으로 세트된다.
예를 들어, 먼저 입력 신호 V1이 값 0을 다시 취한다고 가정하면, 위상 비교기의 업 출력(34)은 그에 따라 활성 0으로 세트될 것이다. 다운 출력(36)은 값 1을 유지한다.
이어서 입력 신호 V2가 또한 값 0을 다시 취하면, 업 출력(34)은 원하는 바와 같이 값 1로 리셋되지만, 동시에 업 카운터(18) (제1도)가 활성화될 때 펄스 신호 잡음을 발생시킬 수 있는 다운 출력(36) (제7도 참조)에서 원하지 않는 0 펄스가 나타난다. 특히, 출력에서 다른 한 RS 플립-플롭을 제공함으로써 업-다운 카운터(18)용의 단일 활성 신호를 발생하는 것이 직접적으로 가능하지 않다. 또한, 이 경우에, 잡음이 없는 회로가 보장되지 못한다.
그러나, 입력 신호 V2가 값 0을 취하면, 다운 출력(36)은 우선, 값 0으로 세트될 것이다. 입력 신호 V1이 또한 값 0을 취하면, 먼저 0으로 세트되어 있던 다운 출력(36)은 1로 리셋될 것이다. 그러나, 이 경우에, 잡음 0 펄스가 업 출력(34) (제7도 참조)에 나타난다.
이제 제8도를 참조하여, 제1도에 도시된 것처럼 본 발명에 따른 클럭 발생기에서 특히 이점으로 사용될 수 있는 본 발명에 따른 디지털 위상 비교기의 실시예를 설명한다.
본 발명에 따른 이 디지털 위상 비교기는 차례로 2개의 입력 게이트 즉, NAND 게이트(52)와 NAND 게이트(54)를 포함한다. 입력 신호 V1은 NAND 게이트(52)의한 입력에 인가되는 한편 다른 입력 신호 V2는 NAND 게이트(54)의 한 입력에서 이용 가능하다.
NAND 게이트(52)의 출력은, 한편으로는 2개의 NAND 게이트(56', 56")를 포함하는 RS 플립-플롭(56)의 세트 입력 -S에 접속되고, 다른 한편으로는 출력 게이트 즉, NAND 게이트(60)의 다른 입력에 접속된다. RS 플립-플롭(56)의 출력 Q는 NAND 게이트(60)의 다른 입력에 접속된다. 디지털 위상 비교기의 업 출력(34)에 접속되어 있는 NAND 게이트(60)의 출력은 NAND 게이트(52)의 다른 입력으로 피드 백된다.
NAND 게이트(54)의 출력은, 한편으로는 RS 플립-플롭(58)의 세트 입력 -S에 접속되고, 다른 한편으로는 출력 게이트 즉, NAND 게이트(62)의 한 입력에 접속된다. RS 플립-플롭(58)의 출력 Q는 NAND 게이트(62)의 다른 입력에 접속된다. 디지털 위상 비교기의 다운 출력(36)을 형성하는 NAND 게이트(62)의 출력은 NAND 게이트(54)의 다른 입력으로 피드 백된다.
이러한 점에서, 이 디지털 위상 비교기는 제6도에 도시된 바와 일치하므로 동일한 참조 번호는 동일한 게이트에 사용된다.
그러나, 제8도에 도시된 바와 같은 본 발명에 따른 위상 비교기에서, 공지된 위상 비교기 (제6도 참조)에 제공되는 NAND 게이트(64)의 기능이 3개의 NAND 게이트(40, 42, 68)와 NOR 게이트(66)에 의해 나누어진다. 부가적으로, 다른 리셋 입력양호하게 파워 업 시에 정의된 상태로 회로를 복귀시키기 위해 제공된다. 본 발명에 따른 디지털 위상 비교기의 이러한 구성의 일 실시예는 이제 다시 제8도를 참조하여 이하의 설명으로부터 알 수 있을 것이다.
여기에 관련하여, RS 플립-플롭(56)의 출력 Q는 NAND 게이트(40)의 입력에 부가적으로 접속되고, 이 출력은 NAND 게이트(62)의 다른 입력에 접속된다.
따라서, RS 플립-플롭(58)의 출력 Q는 NAND 게이트(42)의 출력에 부가적으로 접속되고, 이 출력은 NAND 게이트(60)의 다른 입력에 접속된다.
NAND 게이트(40)의 한 다른 입력은 NAND 게이트(52)의 출력에 접속되는 한편, NAND 게이트(42)의 다른 입력은 NAND 게이트(54)의 출력에 접속된다.
RS 플립-플롭(56)의 출력 -Q는, RS 플립-플롭(58)의 대응하는 출력 -Q가 접속되는 다른 입력을 갖는 NOR 게이트(66)의 입력에 접속된다. NOR 게이트(66)의 출력은, NAND 게이트(52)의 출력과 NAND 게이트(54)의 출력에 각각 접속되는 2개의 다른 입력을 갖는 또 다른 NAND 게이트(68)의 한 입력에 접속된다. NAND 게이트(68)의 출력은 RS 플립-플롭(56)의 한 리셋 입력 -R과 RS 플립-플롭(58)의 한 리셋 입력 -R 양쪽 모두에 동시에 접속된다.
그밖에, 본 발명에 따른 디지털 위상 비교기는 RS 플립-플롭(56)의 부가적인 리셋 입력 R, RS 플립-플롭(58)의 부가적인 리셋 입력 -R, NAND 게이트(52)의 부가적인 입력뿐만 아니라, NAND 게이트(54)의 다른 입력에 접속된 부가적인 리셋 입력를 갖는다.
본 발명에 따른 디지털 위상 비교기가 기능하는 방법은, 2개의 입력 V1, V2뿐만 아니라 시간의 함수로서 다운 출력과 업 출력(34, 36)에서 출력 신호를 예시하는 제9도에 도시된 시간 신호 프로파일을 고려하여 이제 알 수 있을 것이다.
양쪽 입력 신호 V1, V2가 각각 0이 되고, 양쪽 RS 플립-플롭(56, 58)이 0 (출력 Q)으로 리셋될 때, 본 발명에 따른 디지털 위상 비교기의 업 출력 및 다운 출력(34, 36)은 1로 리셋된다. 이와 같이 정의된 출력 상태에서 위상 비교기는 특히 부가적인 리셋 입력에서 0 펄스로 세트될 수 있다.
입력 신호 V1이 부가적으로 값 1을 취하면, 지정된 RS 플립-플롭(56)은 값 1(출력 Q)로 세트된다.
다음으로, 입력 신호 V2가 값 1을 취하면, 다른 RS 플립-플롭(58)은 또한 값 1 (출력 Q)로 세트됨으로써, RS 플립-플롭(56)의 출력 -Q 뿐만 아니라 RS 플립-플롭(58)의 출력 -Q 양쪽이 값 0으로 각각 취하기 때문에 NOR 게이트(66)의 출력은 0에서 1로 값이 변한다.
다음으로, 먼저 입력 신호 V1이 다시 1에서 0으로 변하면, 그 결과 업 출력 (34)에 활성 0이 세트된다. 여기서, 중요한 것은 입력 신호 V1의 변화로 인해 NAND 게이트(40)의 출력은 또한 값 0으로 세트된다는 것이다.
다른 입력 신호 V2가 또한 값 0을 다시 취하면, RS 플립-플롭(58)은 값 0(출력 Q)으로 우선 리셋된다. NAND 게이트(54)의 출력에서 값 1이면, 우선 NAND 게이트(68)의 출력에서 값 0이 생기고, 이것은 또한 다른 RS 플립-플롭(56)이 값 0(출력 Q)으로 리셋되게 한다. 따라서, 디지털 위상 비교기의 업 출력(34)은 값 1로 리셋된다. RS 플립-플롭(56)도 0 (출력 Q)으로 리셋될 때까지, 그리고 RS 플립-플롭(58)의 출력 Q가 먼저 값 0으로 세트되기 이전에, NAND 게이트(40)가 출력에서 값 0을 우선 유지하기 때문에, 디지털 위상 비교기의 다운 출력(36)은 업 출력(34)이 값 1로 리셋되는 때와 동시에 기존의 값 1로 유지 (로크)된다. RS 플립-플롭(56)이 리셋된 후에 NAND 게이트(40)의 출력이 값 1을 다시 취할 때, RS 플립-플롭(58)의 출력 Q는 값 0을 취하자마자 NAND 게이트(62)가 다운 출력(36)에서 값 1을 계속 유지하기 위한 것이 이미 보장되어 있다.
RS 플립-플롭(58)이 리셋되자마자, 값 0은 NOR 게이트(66)의 출력에 나타나고, 이는 차례로 NAND 게이트(68)의 출력을 값 1로 리셋되게 하여 NAND 게이트(68)의 출력 또는 2개의 RS 플립-플롭(56, 58)의 리셋 입력 -R에서 리셋 펄스가 종결되게 한다.
대신에, 먼저 입력 신호 V2가 값 0을 취하면, 디지털 위상 비교기의 다운 출력(36)이 먼저 0으로 세트된다. 입력 신호 V1이 값 0으로 변경되면, 다운 출력(36)은 업 출력(34)에서 나타나는 임의의 음의 펄스 없이도 0으로 리셋될 것이다. 이러한 경우에, NAND 게이트(42)는 값 1이 유지되거나 업 출력(34)에서 로크되는 것을 보장한다.
이러한 경우에는 정확한 또는 정확하지 않은 카운트 방향이 없기 때문에, 2개의 입력 신호 V1및 V2가 동시에 음이 될 때 업 출력(34)과 다운 출력(36) 모두에서 펄스가 발생한다는 사실은 중요하지 않다.
이러한 구성의 결과로서, 활성 0 신호가 임의의 한 시간에 2개의 출력(34, 36) 중의 단지 하나에만 존재하는 것이 이와 같이 보장된다. 그러나, 이제 제8도로부터 알 수 있는 바와 같이 단순한 RS 플립-플롭(38)이 특히 업-다운 카운터(18) (제1도 참조)를 위한 단일 활성 신호를 발생하는 데 사용될 수 있다. 이러한 구성에서 세트 입력 S에 업 출력(34)을 접속하고, RS 플립-플롭(38)의 리셋 입력 R에 다운 출력(36)을 접속하는 것이 유용하다. 그 다음에, 이 RS 플립-플롭(38)의 출력 Q는 제1도에 도시된 디지털 클럭 발생기의 업-다운 카운터(18)의 카운트 방향을 지시한다.
그러나, 본 발명에 따른 디지털 위상 비교기는 예를 들어 제1도에 도시된 바와 같이 모든 디지털 루프에서, 특히 클럭 발생기 등에서 뿐만 아니라, 예를 들어 발진기와의 조합 즉, 아날로그 루프에서도 사용될 수 있다.
이에 부가하여, 활성 0 신호 대신에, 대응적으로 상보적 회로 구성이 선택되도록 활성 1 신호를 기본적으로 사용하는 것이 또한 가능하다. 마지막으로, RS 플립-플롭(38) 대신에, 디지털 업-다운 카운터를 위한 단일 활성 신호를 발생하기 위해 임의의 다른 적합한 종단 회로가 제공될 수 있다.
파워 업 시에 지연 체인(16)의 길이를 최대 값으로 리셋하는 것이 유용하며, 이 때 위상 비교기는 주파수 분할기의 출력에서 생성되는 주파수가 기준 주파수와 어느 정도 같게 될 때까지 업 출력을 활성 값으로 세트하는 것이 바람직하다.
세트 주파수에서의 위상의 임의의 시프트는 예를 들어, 지연 체인에서 스위칭 단계의 범위를 감소시킴으로써, 및/또는 위상 시프트가 임계 값을 초과하자마자주파수 분할기의 출력 신호를 기준 주파수와 동기시킴으로써 방지될 수 있고, 따라서 주목할만하게 감소된 세트 값 (지터)에 관한 임의의 발진의 진폭이 크게 감소될 수 있다. 주파수에서의 위치 변경 편차(fleeting deviation)가 또한 최소로 감소되기 때문에, 주파수의 매우 정확한 조정이 가능하며, 비동기 데이터 교환 프로토콜도 사용될 수 있다.
본 회로가 프로그래밍을 허용하기 때문에, 단순한 처리가 보장된다. 제어 동작이 간단히 무효로 될 수 있고 이산 주파수는 희망하는 대로 프로그램될 수 있다. 폐쇄 제어 루프를 불활성화하고 보다 낮은 주파수를 선택하면 전체 시스템의 전류 소비를 더 감소시킬 수 있다.
일반적으로 폐쇄 루프 제어는 전체 체인 길이의 파워 업 시에 즉, 가능한 가장 낮은 주파수에서 개시된다.
예를 들어, 전체 체인에 대한 기준 주파수의 한 사이클 내에서 발생되는 클럭 펄스를 카운트하고 세트점 길이를 계산함으로써, 지연 체인을 세트하는 데 필요한 시간이 더 감소될 수 있으므로, 상기 체인을 이와 같이 계산된 길이로 프리세트되는 것을 가능하게 하여 파워 업 후에 조정하는 데 필요한 전체 시간이 감소된다.
제1도는 본 발명에 따른 디지털 클럭 발생기의 블럭도.
제2도는 리셋 상태인 클럭 발생기의 디지털 지연 체인의 개략 표현도.
제3도는 제2도에 도시된 지연 체인에 있어서 바로 다음에 오는 출력의 상태 변화를 나타내는 도면.
제4도는 제1 유형의 지연 체인 소자의 회로도.
제5도는 제2 유형의 지연 체인 소자의 회로도.
제5도는 공지된 디지털 위상 비교기의 회로도.
제7도는 제6도에 도시된 공지된 위상 비교기의 입력 및 출력 신호의 시간 프로파일도.
제8도는 본 발명에 따른 디지털 위상 비교기의 회로도.
제9도는 제8도에 도시된 공지된 위상 비교기의 입력 및 출력 신호의 시간 프로파일도.
도면의 주요 부분에 대한 부호의 설명
10 : 기준 발진기 12 : 지연 체인
14 : 디지털 주파수 분할기 16 : 디지털 위상 비교기
18 : 업-다운 카운터 20 : 보간 논리
22 : 이중 카운터
24, 26 : 지연 소자
38, 56, 58 : RS 플립-플롭

Claims (21)

  1. 클럭 발생기에 있어서,
    기준 클럭 신호를 발생하기 위한 기준 발진기;
    상기 기준 클럭 신호를 수신하기 위한 기준 입력, 피드 백 신호를 수신하기 위한 피드 백 입력, 및 카운터 방향을 나타내는 비교기 신호를 발생하기 위한 조정 출력을 갖는 디지털 위상 비교기;
    상기 비교기 신호에서의 방향에 응답하여 지연 라인 길이 제어 신호를 발생하기 위한 디지털 업-다운 카운터;
    상기 지연 라인 길이 제어 신호에 의해 그 길이가 결정되는 디지털 폐쇄 지연 체인을 포함하며, 상기 비교기 신호에 응답하여 출력 발진기 신호를 발생하기 위한 조정 가능 발진기;
    디지털 프로그램 가능 주파수 분할기를 포함하며, 상기 위상 비교기의 피드 백 입력에 대한 상기 피드 백 신호를 발생하기 위해 상기 조정 가능 발진기에 응답하여 상기 출력 발진기 신호를 분할하기 위한 주파수 분할기; 및
    상기 지연 체인의 상기 출력 신호에 의해 클럭킹되는 카운터를 포함하는 보간 논리 회로 - 상기 카운터의 카운트는 상기 업-다운 카운터의 출력 신호 중 복수 개의 최하위 비트들의 값과 결합됨으로써 상기 지연 체인의 길이를 한 단계 변경할 지를 상기 결합으로부터 결정하고, 상기 업-다운 카운터의 나머지 최상위 비트들은 상기 지연 체인을 직접 어드레스함 -
    를 포함하는 클럭 발생기.
  2. 제1항에 있어서,
    상기 지연 체인은 직렬로 접속된 복수의 지연 소자들을 구비하고, 상기 지연 소자들 각각은 상기 지연 체인의 길이를 조정하도록 동작하는 루프 인버터 뿐만 아니라, 순방향 인버터, 역방향 인버터를 포함하는 클럭 발생기.
  3. 제2항에 있어서,
    상기 지연 소자들(24, 25)은 제어 입력(E, N)을 구비하며, 상기 제어 입력을 통해서 상기 지연 소자들의 순방향 인버터(28) 및 역방향 인버터(30) 또는 루프 인버터(32)는 활성화되거나 상기 지연 소자들(24, 26)이 리셋될 수 있는 것을 특징으로 하는 클럭 발생기.
  4. 제3항에 있어서,
    상기 제어 입력(E, N)을 통한 상기 지연 체인(12)의 어드레싱은 한 번에 단 하나의 루프 인버터(32)만이 활성화 되도록 하는 것을 특징으로 하는 클럭 발생기.
  5. 제2항에 있어서,
    상기 지연 체인은, 그 출력들이 상기 리셋 상태에서 논리 0인 제1 유형의 복수의 지연 소자들과, 그 출력들이 상기 리셋 상태에서 논리 1인 제2 유형의 복수의지연 소자들을 교번하여 구비하는 것을 특징으로 하는 클럭 발생기.
  6. 제5항에 있어서,
    상기 제1 유형의 지연 소자는
    순방향 입력 및 순방향 출력을 갖는 NOR 게이트를 구비하는 상기 순방향 인버터;
    역방향 출력 및 반전된 제어 입력을 갖는 상기 역방향 인버터;
    상기 역방향 인버터의 상기 역방향 출력에 접속된 출력 및 상기 순방향 인버터의 상기 순방향 입력 신호에 접속된 제1 입력을 갖는 NOR 게이트를 구비하는 상기 루프 인버터; 및
    2개의 제어 입력(E, N)에 접속된 2개의 입력 및 상기 루프 인버터의 NOR 게이트의 제2 입력에 접속된 출력을 갖는 AND 게이트
    을 포함하며,
    상기 제어 입력(E)은 또한 상기 순방향 인버터의 NOR 게이터의 제어 입력 및 상기 루프 인버터의 NOR 게이트의 인에이블 입력에 접속되는 클럭 발생기.
  7. 제6항에 있어서,
    상기 지연 체인은 출력 클럭 신호(TA)를 공급하는 단부에 상기 제1 유형의 복수의 지연 소자들 중의 지연 소자를 구비하는 것을 특징으로 하는 클럭 발생기.
  8. 제5항에 있어서,
    체인 길이를 증가시킴에 따라 상기 복수의 지연 소자들의 상기 체인 내의 후단의 소자들이 상기 체인 내의 전단의 소자들의 지연보다는 더 긴 지연을 갖는 것을 특징으로 하는 클럭 발생기.
  9. 제2항에 있어서,
    상기 지연 체인은 적어도 6개의 지연 소자를 포함하는 것을 특징으로 하는 클럭 발생기.
  10. 제2항에 있어서,
    상기 지연 소자들은 적어도 부분적으로 서로 달리 지연하는 것을 특징으로 하는 클럭 발생기.
  11. 제2항에 있어서,
    상기 인버터들은 각각의 경우마다 구동기 전류를 제한하기 위한 전류 미러 회로를 포함하는 것을 특징으로 하는 클럭 발생기.
  12. 제11항에 있어서,
    상기 지연 소자들 각각의 지연은 적어도 상기 구동기 전류를 결정하는 상기전류 미러 회로의 트랜지스터의 채널 길이에 의해 실질적으로 결정되는 것을 특징으로 하는 클럭 발생기.
  13. 제2항에 있어서,
    상기 인버터들 각각은 스위칭 트랜지스터와 직렬로 접속된 p형 MOS 전계 효과 트랜지스터 및 n형 MOS 전계 효과 트랜지스터를 포함하는 것을 특징으로 하는 클럭 발생기.
  14. 제1항에 있어서,
    상기 디지털 위상 비교기는 2개의 입력 신호(V1, V2)의 상태에 따라서 상기 업-다운 카운터를 활성화시키는 업 출력 및 다운 출력을 더 포함하고, 이에 의해 상기 2개의 입력 신호(V1, V2) 중 어느 것이 먼저 그 활성 값을 나타내는 지에 따라서, 할당된 상기 업 출력 및 다운 출력이 활성 값으로 각각 세트되고, 다른 입력 신호가 활성이 된 다음에 리셋되며,
    상기 다른 출력의 리셋 동안에 비활성인 출력을 비활성 상태로 로크(lock)하는 수단이 제공되는 것을 특징으로 하는 클럭 발생기.
  15. 제14항에 있어서,
    상기 디지털 위상 비교기는 상기 업 출력 및 다운 출력이 출력 RS 플립-플롭을 구비하고, 상기 업 출력 및 다운 출력은 상기 출력 RS 플립-플롭의 세트 입력 및 리셋 입력(S, R)에 접속되며, 상기 RS 플립-플롭은 상기 업-다운 카운터에 대한 단일 활성 신호를 출력(Q)에서 공급하는 것을 더 특징으로 하는 클럭 발생기.
  16. 제14항에 있어서,
    상기 디지털 위상 비교기는 상기 조정 가능 발진기가 디지털 업-다운 카운터에 의해 제어되는 디지털 폐쇄 지연 체인을 포함하며, 상기 디지털 업-다운 카운터의 카운트 방향은 상기 활성 신호에 의해 지정 가능한 것을 더 특징으로 하는 클럭 발생기.
  17. 제14항에 있어서,
    상기 디지털 위상 비교기는 상기 조정 가능 발진기가 전압 제어 발진기인 것을 더 특징으로 하는 클럭 발생기.
  18. 클럭 발생기에 있어서,
    기준 클럭 신호를 발생하기 위한 기준 발진기;
    상기 기준 발진기 클럭 신호를 수신하기 위한 기준 입력, 피드 백 신호를 수신하기 위한 피트 백 입력, 및 카운터 방향을 나타내는 비교기 신호를 발생하기 위한 조정 출력을 구비하는 디지털 위상 비교기 - 상기 조정 출력은 업 출력 및 다운 출력을 구비하되, 상기 2개의 입력 신호 중 어느 것이 먼저 활성 값을 나타내는 지에 따라서 할당된 상기 업 출력 및 다운 출력이 활성 값으로 각각 세트되고, 상기 2개의 입력 신호 중 다른 신호가 활성이 되고 나서 리셋되며, 상기 위상 비교기는 2개의 출력 신호 중 상기 다른 출력의 리셋 동안에 비활성인 출력을 비활성 상태로 로크하기 위한 피드 백 수단이 제공되는 것을 특징으로 함 -;
    상기 비교기 신호에서의 방향에 응답하여 지연 라인 길이 제어 신호를 발생하기 위한 디지털 업-다운 카운터;
    상기 지연 라인 길이 제어 신호에 의해 그 길이가 결정되는 디지털 폐쇄 지연 체인을 포함하며, 상기 비교기 신호에 응답하여 출력 발진기 신호를 발생하기 위한 조정 가능 발진기; 및
    디지털 프로그램 가능 주파수 분할기를 포함하며, 상기 위상 비교기의 피드 백 신호에 대한 상기 피드 백 신호를 발생하기 위해 상기 조정 가능 발진기에 응답하여 상기 출력 발진기 신호를 분할하기 위한 주파수 분할기
    를 포함하는 클럭 발생기.
  19. 제18항에 있어서,
    상기 디지털 위상 비교기는 상기 업 출력 및 다운 출력이 출력 RS 플립-플롭을 구비하고, 상기 업 출력 및 다운 출력은 상기 출력 RS 플립-플롭의 세트입력 및 리셋 입력(S, R)에 접속되며, 상기 출력 RS 플립-플롭은 상기 업-다운 카운터에 대한 단일 활성화 신호를 출력(Q)에서 공급하는 것을 특징으로 하는 클럭 발생기.
  20. 클럭 발생기에 있어서,
    기준 클럭 신호를 발생하기 위한 기준 발진기;
    상기 기준 클럭 신호를 수신하기 위한 기준 입력, 피드 백 신호를 수신하기 위한 피드 백 입력, 및 카운터 방향을 나타내는 비교기 신호를 발생하기 위한 조정 출력을 구비한 디지털 위상 비교기;
    상기 비교기 신호에서의 방향에 응답하여 지연 라인 길이 제어 신호를 발생하기 위한 디지털 업-다운 카운터;
    지연 라인 길이 제어 신호에 의해 그 길이가 결정되는 디지털 폐쇄 지연 체인를 포함하며, 상기 비교기 신호에 응답하여 출력 발진기 신호를 발생하기 위한 조정 가능 발진기 - 상기 지연 체인은 직렬로 접속된 복수의 지연 소자들을 구비하며, 상기 지연 소자들 각각은 상기 체인의 길이를 조정하도록 동작하는 루프 인버터뿐만 아니라, 순방향 인버터, 역방향 인버터를 포함하며, 상기 디지털 폐쇄 지연 체인은, 리셋 시 및 상기 지연 라인 길이 제어 신호에 의해 상기 지연 체인에 부가될 때, 0을 출력하는 제1 유형의 리셋 가능 지연 소자들과 1을 출력하는 제2 유형의 리셋 가능 지연 소자들을 교번하여 포함함 -; 및
    디지털 프로그램 가능 주파수 분할기를 포함하며, 상기 위상 비교기의 피드 백 입력에 대한 상기 피드 백 신호를 발생하기 위해 상기 조정 가능 발진기에 응답하여 상기 출력 신호를 분할하기 위한 주파수 분할기
    를 포함하는 클럭 발생기.
  21. 제20항에 있어서,
    체인 길이를 증가함에 따라, 추가의 지연 소자들은 더 짧은 체인 길이에 요구되는 지연 소자들보다 더 긴 지연을 갖는 것을 특징으로 하는 클럭 발생기.
KR1019940033601A 1993-12-10 1994-12-10 클럭발생기 KR100345272B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DEP4352266.7 1993-12-10
DEP4342266.7 1993-12-10
DE4342266A DE4342266C2 (de) 1993-12-10 1993-12-10 Taktgenerator sowie Phasenkomparator zur Verwendung in einem solchen Taktgenerator

Publications (2)

Publication Number Publication Date
KR950022077A KR950022077A (ko) 1995-07-26
KR100345272B1 true KR100345272B1 (ko) 2002-11-30

Family

ID=6504735

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019940033601A KR100345272B1 (ko) 1993-12-10 1994-12-10 클럭발생기

Country Status (5)

Country Link
US (1) US5877641A (ko)
EP (1) EP0657796B1 (ko)
JP (1) JP3841456B2 (ko)
KR (1) KR100345272B1 (ko)
DE (2) DE4342266C2 (ko)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3758285B2 (ja) * 1997-03-17 2006-03-22 ソニー株式会社 遅延回路およびそれを用いた発振回路
US6247138B1 (en) * 1997-06-12 2001-06-12 Fujitsu Limited Timing signal generating circuit, semiconductor integrated circuit device and semiconductor integrated circuit system to which the timing signal generating circuit is applied, and signal transmission system
JP2001516981A (ja) * 1997-09-10 2001-10-02 シーメンス アクチエンゲゼルシヤフト 調整可能な周波数を有する信号を形成する回路
JP3338367B2 (ja) * 1998-03-25 2002-10-28 沖電気工業株式会社 位相比較器
US6182372B1 (en) * 1998-08-25 2001-02-06 Trimble Navigation Limited Interpolation using digital means for range findings in a total station
US6316966B1 (en) * 1999-07-16 2001-11-13 Conexant Systems, Inc. Apparatus and method for servo-controlled self-centering phase detector
DE19946764C2 (de) 1999-09-29 2003-09-04 Siemens Ag Digitaler Phasenregelkreis
JP2001339294A (ja) * 2000-05-30 2001-12-07 Mitsubishi Electric Corp Ｄｌｌ回路
FR2816074B1 (fr) 2000-10-30 2003-01-03 St Microelectronics Sa Generateur digital precis produisant des signaux d'horloge
EP1211811A1 (fr) * 2000-11-28 2002-06-05 Koninklijke Philips Electronics N.V. Dispositif de comparaison de fréquences à faible inertie temporelle
EP1244207A1 (en) * 2001-03-23 2002-09-25 STMicroelectronics Limited Phase comparator
KR100374648B1 (ko) * 2001-06-28 2003-03-03 삼성전자주식회사 전자파를 감소시키기 위한 위상동기루프회로 및 그의제어방법
JP3719413B2 (ja) * 2001-12-05 2005-11-24 日本電気株式会社 データ伝送システム及びそれに用いられるデータ送受信装置と、その方法
CN1275455C (zh) * 2003-01-27 2006-09-13 松下电器产业株式会社 图像信号处理装置和图像信号处理方法
US6911872B2 (en) * 2003-03-25 2005-06-28 Intel Corporation Circuit and method for generating a clock signal
US6958658B2 (en) * 2003-03-25 2005-10-25 Intel Corporation Circuit and method for generating a clock signal
US6960950B2 (en) * 2003-03-25 2005-11-01 Intel Corporation Circuit and method for generating a clock signal
JP2005004451A (ja) * 2003-06-11 2005-01-06 Nec Electronics Corp スペクトラム拡散クロック発生装置
DE10329116B3 (de) * 2003-06-27 2004-12-09 Siemens Ag Verfahren und Vorrichtung zur Zeitbildung in einer Datenverarbeitungseinheit
US6842055B1 (en) 2003-08-13 2005-01-11 Hewlett-Packard Development Company, L.P. Clock adjustment
KR100567532B1 (ko) * 2003-12-10 2006-04-03 주식회사 하이닉스반도체 펄스 폭 제어 회로 및 그 방법
DE102004007588B4 (de) * 2004-02-17 2016-01-21 Michael Gude Frequenzgenerator mit digital einstellbarer Frequenz
US7256636B2 (en) 2005-09-16 2007-08-14 Advanced Micro Devices, Inc. Voltage controlled delay line (VCDL) having embedded multiplexer and interpolation functions
CN101278482B (zh) * 2005-09-30 2012-07-18 先进微装置公司 电压控制延迟线路及包括该线路的延迟锁相回路
JP4684919B2 (ja) * 2006-03-03 2011-05-18 ルネサスエレクトロニクス株式会社 スペクトラム拡散クロック制御装置及びスペクトラム拡散クロック発生装置
ATE456192T1 (de) * 2006-10-25 2010-02-15 Commissariat Energie Atomique Verbesserungen an analog-digital-umsetzern auf rampenbasis
US8081037B2 (en) * 2008-06-11 2011-12-20 Qualcomm Incorporated Ring oscillator using analog parallelism
US9720468B2 (en) * 2010-08-27 2017-08-01 Raytheon Company Controller and a method for power sequencing a computer
US8368436B1 (en) * 2010-10-29 2013-02-05 Maxim Integrated, Inc. Programmable frequency synthesizer with I/Q outputs
US9077512B2 (en) * 2013-09-18 2015-07-07 Analog Devices, Inc. Lock detector for phase-locked loop
US9054686B1 (en) * 2013-11-21 2015-06-09 Taiwan Semiconductor Manufacturing Company Limited Delay path selection for digital control oscillator

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0528283A2 (en) * 1991-08-09 1993-02-24 Sony Corporation Semiconductor integrated circuit having clock signal generator

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2120478B (en) * 1982-04-22 1985-10-16 Standard Telephones Cables Ltd Voltage controlled oscillator
US4517532A (en) * 1983-07-01 1985-05-14 Motorola, Inc. Programmable ring oscillator
US4694261A (en) * 1986-10-29 1987-09-15 International Business Machines Corporation Integrated high gain voltage controlled oscillator
CA1290407C (en) * 1986-12-23 1991-10-08 Shigeki Saito Frequency synthesizer
US5173617A (en) * 1988-06-27 1992-12-22 Motorola, Inc. Digital phase lock clock generator without local oscillator
JPH0292021A (ja) * 1988-09-29 1990-03-30 Mitsubishi Rayon Co Ltd ディジタルｐｌｌ回路
JPH02296410A (ja) * 1989-05-11 1990-12-07 Mitsubishi Electric Corp 遅延回路
JPH0799807B2 (ja) * 1990-03-09 1995-10-25 株式会社東芝 位相同期回路
US5095287A (en) * 1991-01-24 1992-03-10 Motorola, Inc. Phase locked loop having a charge pump with reset
EP0520558A1 (en) * 1991-06-27 1992-12-30 Koninklijke Philips Electronics N.V. Phase locked loop and digital phase comparator for use in a phase-locked loop
JP3127517B2 (ja) * 1991-10-04 2001-01-29 株式会社デンソー パルス発生装置及びパルス発生方法
US5218314A (en) * 1992-05-29 1993-06-08 National Semiconductor Corporation High resolution, multi-frequency digital phase-locked loop
US5355037A (en) * 1992-06-15 1994-10-11 Texas Instruments Incorporated High performance digital phase locked loop

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0528283A2 (en) * 1991-08-09 1993-02-24 Sony Corporation Semiconductor integrated circuit having clock signal generator

Also Published As

Publication number Publication date
EP0657796B1 (en) 2005-03-02
EP0657796A2 (en) 1995-06-14
DE69434280T2 (de) 2006-01-12
DE4342266A1 (de) 1995-06-14
JP3841456B2 (ja) 2006-11-01
DE4342266C2 (de) 1996-10-24
KR950022077A (ko) 1995-07-26
JPH07283723A (ja) 1995-10-27
DE69434280D1 (de) 2005-04-07
EP0657796A3 (en) 1998-09-02
US5877641A (en) 1999-03-02

Similar Documents

Publication Publication Date Title
KR100345272B1 (ko) 클럭발생기
KR940001724B1 (ko) 위상동기회로
US7839195B1 (en) Automatic control of clock duty cycle
KR100325188B1 (ko) 지터를 억제할 수 있는 디지털 위상 동기 루프
US5233314A (en) Integrated charge-pump phase-locked loop circuit
US4922141A (en) Phase-locked loop delay line
US5276716A (en) Bi-phase decoder phase-lock loop in CMOS
US4926141A (en) Frequency synthesizer with improved automatic control of loop bandwidth selection
JPH07212224A (ja) 対称的出力を有する電圧制御発振器（ｖｃｏ）と同発振器に用いる論理ゲート
US4277754A (en) Digital frequency-phase comparator
US6066988A (en) Phase locked loop circuit with high stability having a reset signal generating circuit
JPH11163720A (ja) Ｐｌｌ回路
JPH0795054A (ja) ディジタル・フェーズ・ロック・ループおよびディジタル電圧制御発振器
KR19980079465A (ko) 위상-고정 루프
EP1734655A1 (en) Switched capacitor filter and feedback system
JP3331115B2 (ja) 周波数位相同期回路
JPH06112815A (ja) 位相ロック・ループにおけるチャージ・ポンプ
JPS63263936A (ja) データ検出器
JPH0628337B2 (ja) 位相制御回路を具える電気回路装置
JPH029216A (ja) 電圧制御発振器
US6861883B2 (en) Semiconductor integrated circuit for phase management of clock domains including PLL circuit
JP3177025B2 (ja) Ｐｌｌ回路
US7310401B2 (en) Programmable frequency detector for use with a phase-locked loop
EP0480597B1 (en) Phase lock loop
GB2288086A (en) Digital phase-locked loop using a numerically-controlled oscillator

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090630

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee