JP2001339294A - Ｄｌｌ回路 - Google Patents

Ｄｌｌ回路

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JP2001339294A
JP2001339294A JP2000160078A JP2000160078A JP2001339294A JP 2001339294 A JP2001339294 A JP 2001339294A JP 2000160078 A JP2000160078 A JP 2000160078A JP 2000160078 A JP2000160078 A JP 2000160078A JP 2001339294 A JP2001339294 A JP 2001339294A
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counter
circuit
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clock
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Yutaka Ikeda
豊 池田
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Publication date
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Abstract

(57)【要約】 【課題】 安定して遅延クロックＣＬＫＤの位相を基準
クロックＣＬＫの位相に合わせることができるＤＬＬ回
路を提供する。 【解決手段】 ＤＬＬ回路は、カウンタ制御回路４０を
有し、カウンタ制御回路４０は、インバータ４０１，４
０３，４０９，４１４と、ＮＡＮＤ４０２，４０４，４
０５，４０８と、シフトレジスタ４０６，４０７，４１
６，４１７と、クロックドインバータ４１０〜４１３
と、ＮＯＲゲート４１５とを備える。カウンタ制御回路
４０は、Ｈレベルのリセット信号ＲＳＴ、またはアドレ
スの最小値を示すアドレス最小信号ＣＭＩＮを入力した
とき、信号ＲＥＶを強制的にＨレベルに切替え、Ｈレベ
ルのカウンタ制御信号および信号ＥＮを生成し、カウン
タを強制アップモードに移行させる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に用いて有用なＤＬＬ（Delay Locked Loop）回路に関
し、特に信頼性の高いＤＬＬ回路に関するものである。
【０００２】
【従来の技術】遅延クロックの位相を基準クロックの位
相に一致させる従来のＤＬＬ回路２００は、図２１に示
すように制御クロック発生回路２１０と、位相比較器２
２０と、フィルタ２３０と、カウンタ制御回路２４０
と、カウンタ２５０と、遅延回路２６０とを備える。制
御クロック発生回路２１０はＩＮ端子からの基準クロッ
クＣＬＫを入力して制御クロックＳＥＴ，ＣＮＴを生成
する。
【０００３】位相比較器２２０は、図２２に示すように
ＮＯＲゲート２２１，２２３と、ＮＡＮＤ２２６，２２
７，２２９，２３１〜２３４と、シフトレジスタ２２
２，２２４と、インバータ２２５，２２８とを備える。
位相比較器２２０は、基準クロックＣＬＫおよび遅延ク
ロックＣＬＫＤを２逓倍し、それぞれ、逓倍した基準ク
ロックＣＬＫ２、逓倍した遅延クロックＣＬＫＤ２を生
成した後に逓倍した遅延クロックＣＬＫＤ２の位相を逓
倍した基準クロックＣＬＫ２の位相と比較する。そし
て、比較結果をＵＰ端子から出力する。なお、ＤＮ端子
は使用されない。
【０００４】フィルタ２３０は、基準クロックＣＬＫに
同期して駆動し、位相比較器２２０からの比較結果に基
づいて信号ＰＵＰ，ＰＤＮを生成し出力する。
【０００５】カウンタ制御回路２４０は、図２３に示す
ようにインバータ２４１〜２４３と、ＮＯＲゲート２４
４と、シフトレジスタ２４５，２４６とを備える。カウ
ンタ制御回路２４０は、制御クロック発生回路２１０か
らの制御クロックＳＥＴに同期して駆動し、位相比較器
２２０の比較結果に基づいてフィルタ２３０が生成した
信号ＰＵＰ，ＰＤＮを入力信号としてカウンタ制御信号
ＡＤＤ、および信号ＥＮを生成する。
【０００６】カウンタ２５０は、制御クロック発生回路
２１０からの制御クロックＣＮＴに同期して駆動し、カ
ウンタ制御回路２４０から入力した信号ＡＤＤ，ＥＮに
基づいてアップ／ダウンをカウントし、アドレスａ０〜
ａ５を生成する。この場合、カウンタ２５０は、信号Ｅ
Ｎを入力信号とし、信号ＡＤＤがＨ（論理ハイ）レベル
のときアップをカウントし、Ｌ（論理ロー）レベルのと
きダウンをカウントする。遅延回路２６０は、カウンタ
２５０からのアドレスａ０〜ａ５に基づいて、基準クロ
ックＣＬＫを一定量遅延し、遅延クロックＣＬＫＤを出
力する。
【０００７】遅延回路２６０は、カウンタ２５０からの
アドレスａ０〜ａ５に基づいて基準クロックＣＬＫを一
定量遅延させ、遅延クロックＣＬＫＤを出力する。
【０００８】したがって、ＤＬＬ回路２００において
は、遅延クロックＣＬＫＤの位相を基準クロックＣＬＫ
の位相と比較した比較結果に基づいてカウンタ２５０に
おけるカウントを制御するカウンタ制御信号ＡＤＤが生
成され、その生成されたカウンタ制御信号ＡＤＤに基づ
いてアップ／ダウンがカウントされ、アドレスａ０〜ａ
５が生成される。そして、アドレスａ０〜ａ５に基づい
て基準クロックＣＬＫの位相を遅延させて遅延クロック
の位相が基準クロックＣＬＫの位相に合わせられる。
【０００９】位相比較器２２０は、遅延クロックＣＬＫ
Ｄを２逓倍した遅延クロックＣＬＫＤ２の位相を、基準
クロックＣＬＫを２逓倍した基準クロックＣＬＫ２の位
相と比較するが、これは、図２４に示すように基準クロ
ックＣＬＫ２の各立上がりにおいて比較結果がＬレベル
になるのを防止し、ＤＬＬ回路２００が誤動作するのを
防止するためである。
【００１０】
【発明が解決しようとする課題】しかし、従来のＤＬＬ
回路２００を構成する位相比較器２２０は、基準クロッ
クＣＬＫおよび遅延クロックＣＬＫＤを逓倍した後に両
者の位相を比較するために、図２５に示すように遅延ク
ロックＣＬＫＤの１つの成分２５１が欠落した場合には
逓倍した遅延クロックＣＬＫＤ２がＬレベルになる期間
が長くなり、基準クロックＣＬＫ２の立上がりにおいて
比較結果がＬレベルとなり、ＤＬＬ回路２００が誤動作
するという問題があった。
【００１１】また、従来のＤＬＬ回路２００を構成する
カウンタ制御回路２４０は、フィルタ２３０から出力さ
れる信号ＰＵＰ，ＰＤＮに基づいてカウンタ制御信号Ａ
ＤＤ、および信号ＥＮを生成する構成を採用しているた
めに、逓倍回路を使用しない場合はカウンタ２５０から
出力されるアドレスａ０〜ａ５が最小となったときに、
比較結果がLレベルとなり、カウンタ２５０におけるカ
ウントをダウンさせるよにカウンタ制御信号ＡＤＤ、お
よび信号ＥＮを生成してしまう。その結果、カウンタ２
５０では、アドレスａ０〜ａ５を正確に生成することが
できないという問題があった。
【００１２】そこで、本発明は係る問題を解決するため
になされたものであり、その目的は、リセットがかかっ
たとき、またはアドレスａ０〜ａ５が最小であって基準
クロックに対する遅延クロックの位相比較がＬレベルと
なったときにも、安定して遅延クロックＣＬＫＤの位相
を基準クロックＣＬＫの位相に合わせることができるＤ
ＬＬ回路を提供することにある。
【００１３】
【課題を解決するための手段】この発明によるＤＬＬ回
路は、基準クロックに基づいた第１の制御クロックと、
第１の制御クロックに対して位相差を有する第２の制御
クロックとを発生する制御クロック発生回路と、遅延ク
ロックの位相を基準クロックの位相と比較する位相比較
器と、位相比較器の比較結果に対して重み付けをした制
御信号を出力するフィルタと、第１の制御クロックに同
期して駆動し、前記制御信号に基づいてカウンタ制御信
号を生成するカウンタ制御回路と、第２の制御クロック
に同期して駆動し、カウンタ制御信号に基づいてアップ
／ダウンをカウントし、第１および第２のアドレスと、
第１および第２のアドレスが最小のとき活性化されるア
ドレス最小信号とを出力し、リセット信号でアドレスを
最小にするカウンタと、基準クロックに基づいて一定量
の位相差を有する第１および第２の信号を生成し、その
生成した第１および第２の信号と第１のアドレスとに基
づいて位相が第１の信号の位相と第２の信号の位相との
間に存在する微調整クロックを生成する第１の遅延回路
と、第２のアドレスに基づいて、前記一定量の整数倍だ
け微調整クロックを遅延させて遅延クロックを出力する
第２の遅延回路とを備え、カウンタ制御回路は、リセッ
ト信号が入力されたとき、もしくは活性化されたアドレ
ス最小信号とカウンタにおけるカウントをダウンさせる
フィルタの出力信号とが入力されたとき、カウンタにお
けるカウントを強制的にアップさせるための活性化され
たカウンタ制御信号を出力する。
【００１４】この発明によるＤＬＬ回路においては、遅
延クロックの位相が基準クロックの位相と比較された比
較結果に基づいてカウンタにおけるカウントを制御する
カウンタ制御信号が生成され、その生成されたカウンタ
制御信号に基づいてアップ／ダウンがカウントされ、第
１および第２のアドレスが生成される。そして、第１の
アドレスに基づいて基準クロックＣＬＫの位相を一定量
Ｔの範囲内で遅延させて微調整クロックを生成し、第２
のアドレスに基づいて微調整クロックを一定量Ｔの整数
倍だけ遅延させて遅延クロックを生成する。また、リセ
ット信号が入力されたとき、もしくは第１および第２の
アドレスが最小であって位相比較器における比較結果が
Ｌレベルであったとき、カウンタにおけるカウントが強
制的にアップされる。
【００１５】したがって、リセットがかかったとき、も
しくはアドレス値が最小のとき位相比較器における比較
結果がＬレベルであっても、正確に第１および第２のア
ドレスを生成できる。その結果、正確な位相合わせが可
能である。
【００１６】また、遅延クロックの位相を基準クロック
の位相に一定量Ｔの範囲内で高精度に一致させることが
できる。
【００１７】好ましくは、カウンタ制御回路は、リセッ
ト信号、もしくはカウンタにおけるカウントをダウンさ
せるフィルタの出力信号に基づいて活性化される強制ア
ップ信号を生成し、その生成した強制アップ信号に基づ
いてカウンタ制御信号を活性化する。
【００１８】ＤＬＬ回路においては、リセット信号また
はＬレベルの比較結果に対応した制御信号がカウンタ制
御回路へ入力されたときは、カウンタにおけるカウント
が強制アップモードに移行される。
【００１９】したがって、常に第１および第２のアドレ
スを正確に生成できる。好ましくは、カウンタ制御回路
は、カウンタにおけるカウントをアップさせるフィルタ
の出力が活性化されてから第１の制御クロックの２周期
分経過した後に強制アップ信号を不活性化する。
【００２０】ＤＬＬ回路においては、位相比較器におけ
る比較結果がＨレベルになってから第１の制御クロック
の２周期分経過した後に強制アップモードが解除され
る。
【００２１】したがって、リセット信号またはＬレベル
の比較結果に対応した制御信号に起因して、速やかに強
制アップモードへ移行し、カウンタにおけるカウントが
アップされた後に速やかに強制アップモードを解除でき
る。
【００２２】好ましくは、第１の遅延回路は、第１のア
ドレスに基づいて第１および第２の信号に対する重みづ
けを行なうことにより微調整クロックを生成する。
【００２３】第１の遅延回路は、第１のアドレスに基づ
いて、一定量Ｔの位相差を有する第１および第２の信号
に対する重み付けを行ない、第１の信号の位相と第２の
信号の位相との間に位相が存在する微調整クロックを生
成する。
【００２４】したがって、遅延クロックの位相を基準ク
ロックの位相に一定量Ｔの範囲内で高精度に一致させる
ことができる。
【００２５】好ましくは、第１の遅延回路は、サイズを
決定することにより第１の信号に対する重みづけを行な
う第１のインバータ回路と、第１のインバータ回路の出
力端子に接続された出力端子を有し、サイズを決定する
ことにより第２の信号に対する重みづけを行なう第２の
インバータ回路とを含み、カウンタは、第１および第２
のインバータ回路のサイズを決定するための第１のアド
レスを第１の遅延回路へ出力する。
【００２６】第１の遅延回路においては、カウンタから
の第１のアドレスに基づいて、第１および第２のインバ
ータ回路のサイズが決定され、その決定されたサイズに
基づいて一定量Ｔの位相差を有する第１および第２の信
号に対する重み付けが行なわれる。
【００２７】したがって、サイズが可変なインバータを
用いることによって容易に第１および第２の信号に対す
る重み付けを行なうことができる。その結果、一定量Ｔ
の範囲内で高精度に基準クロックの位相を調整できる。
【００２８】好ましくは、第１の遅延回路は、互いに異
なるサイズを有し、並列に接続された複数の第１のイン
バータと、複数の第１のインバータの出力端子に接続さ
れた出力端子を有し、互いにサイズが異なる並列に接続
された複数の第２のインバータとを含み、カウンタは、
第１および第２のインバータを選択的に活性化するため
の第１のアドレスを第１の遅延回路へ出力する。
【００２９】第１の遅延回路においては、カウンタから
の第１のアドレスに基づいて、互いに異なるサイズを有
し、並列に接続された複数の第１および第２のインバー
タのうち、一部のインバータが選択的に活性化される。
そして、一定量Ｔの位相差を有する第１および第２の信
号に対する重み付けが行なわれる。
【００３０】したがって、互いにサイズが異なるインバ
ータを並列に接続するだけで容易に第１および第２の信
号に対する重み付けを行なうことができる。その結果、
一定量Ｔの範囲内で高精度に基準クロックの位相を調整
できる。
【００３１】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
【００３２】図１を参照して、本発明によるＤＬＬ回路
１００は、制御クロック発生回路１０と、位相比較器２
０と、フィルタ３０と、カウンタ制御回路４０と、カウ
ンタ５０と、ファイン遅延回路６０と、コース遅延回路
７０とを備える。
【００３３】制御クロック発生回路１０は、リセット信
号ＲＳＴと入力端子ＩＮからの基準クロックＣＬＫとに
基づいて、制御クロックＳＥＴ，ＣＮＴを生成する。そ
して、制御クロックＳＥＴをカウンタ制御回路４０へ出
力し、制御クロックＣＮＴをカウンタ５０へ出力する。
【００３４】位相比較器２０は、遅延クロックＣＬＫＤ
の位相を基準クロックＣＬＫの位相と比較し、その比較
結果を出力する。フィルタ３０は、基準クロックＣＬＫ
に同期して駆動し、位相比較器２０からの比較結果に基
づいて信号ＰＵＰ，ＰＤＮを生成し、その生成した信号
ＰＵＰ，ＰＤＮをカウンタ制御回路４０へ出力する。
【００３５】カウンタ制御回路４０は、制御クロック発
生回路１０からの制御クロックＳＥＴに同期して駆動
し、フィルタ３０からの信号ＰＵＰ，ＰＤＮに基づいて
カウンタ制御信号ＡＤＤ、および信号ＥＮを生成し、そ
の生成したカウンタ制御信号ＡＤＤ、および信号ＥＮを
カウンタ５０へ出力する。また、カウンタ制御回路４０
は、リセット信号ＲＳＴが入力されたとき、または、カ
ウンタ５０から活性化されたアドレス最小信号ＣＭＩＮ
と位相比較器２０におけるＬ（論理ロー）レベルの比較
結果に対応した信号ＰＤＮとがフィルタ３０から入力さ
れたとき、後述する方法により、カウンタ５０における
カウントを強制的にアップさせるためにカウンタ制御信
号を活性化し、その活性化したカウンタ制御信号ＡＤＤ
をカウンタ５０へ出力する。
【００３６】カウンタ５０は、制御クロック発生回路１
０からの制御クロックＣＮＴに同期して駆動し、カウン
タ制御信号ＡＤＤに基づいてアップ／ダウンをカウント
してアドレスａ０〜ａ５を生成し、生成したアドレスａ
０〜ａ２をファイン遅延回路６０へ出力し、アドレスａ
３〜ａ５をコース遅延回路７０へ出力する。また、カウ
ンタ５０は、アドレスａ０〜ａ５が最小のとき活性化さ
れるアドレス最小信号ＣＭＩＮをカウンタ制御回路４０
へ出力する。更に、カウンタ５０は、活性化されたカウ
ンタ制御信号ＡＤＤを入力したときカウントを強制的に
アップさせ、アドレスａ０〜ａ５を生成する。
【００３７】ファイン遅延回路６０は、クロックを精細
に遅延させるもので、基準クロックＣＬＫとカウンタ５
０からのアドレスａ０〜ａ２とを入力し、後述する方法
により基準クロックＣＬＫから微調整クロックＣＬＫＢ
を生成して出力する。コース遅延回路７０は、クロック
を大まかに遅延させるもので、ファイン遅延回路６０か
らの微調整クロックＣＬＫＢとカウンタ５０からのアド
レスａ３〜ａ５とを入力し、後述する方法により微調整
クロックＣＬＫＢを一定量の整数倍だけ遅延させて遅延
クロックＣＬＫＤを出力する。出力された遅延クロック
ＣＬＫＤは位相比較器２０に入力されるとともに、出力
端子ＯＵＴから外部へ出力される。
【００３８】図２を参照して、制御クロック発生回路１
０は、インバータ１，５，６と、ＮＡＮＤ２と、シフト
レジスタ３，４とを備える。また、図３を参照して、シ
フトレジスタ３，４は、クロックドインバータ３４１，
３４５と、インバータ３４２，３４３，３４６，３４７
と、ＮチャネルＭＯＳトランジスタ３４４，３４８とを
備える。クロックドインバータ３４１，３４５は、基準
クロックＣＬＫに基づいて駆動し、クロックドインバー
タ３４１が駆動されたときはクロックドインバータ３４
５は駆動されず、クロックドインバータ３４５が駆動さ
れたときはクロックドインバータ３４１は駆動されな
い。また、ＮチャネルＭＯＳトランジスタ３４４，３４
８は、リセット信号ＲＳＴに基づいてＯＮ/ＯＦＦされ
る。
【００３９】図２および図４を参照して、制御クロック
発生回路１０は、リセット信号ＲＳＴと基準クロックＣ
ＬＫとを入力し、基準クロックＣＬＫの３倍の周期を有
し、Ｈ（論理ハイ）レベルとＬレベルとの比が１対２の
制御クロックＳＥＴを生成する。また、制御クロック発
生回路１０は、制御クロックＳＥＴと同じ周期を有し、
位相が制御クロックＳＥＴに対して基準クロックＣＬＫ
の１周期分遅れた制御クロックＣＮＴを生成する。本発
明においては、制御クロック発生回路１０は制御クロッ
クＳＥＴに対して１周期分遅れて制御クロックＣＮＴを
生成する場合に限らず、一般に、制御クロックＳＥＴに
対して位相差を有する制御クロックＣＮＴを生成しても
良い。
【００４０】図５を参照して、位相比較器２０は、ＮＡ
ＮＤ１１，１２，１４〜１８と、インバータ１３とを備
える。ＮＡＮＤ１１とＮＡＮＤ１２、ＮＡＮＤ１４とＮ
ＡＮＤ１５、ＮＡＮＤ１７とＮＡＮＤ１８は、それぞ
れ、フリップフロップの機能を果たすものである。その
結果、位相比較器２０は、遅延クロックＣＬＫＤの位相
を基準クロックＣＬＫの位相と比較し、遅延クロックＣ
ＬＫＤの位相遅れに応じた信号をＵＰ端子から出力す
る。なお、本実施の形態においては、ＤＮ端子は使用し
ない。
【００４１】図６を参照して、フィルタ３０は、シフト
レジスタ３１，３２とＮＡＮＤ３３，３４と、インバー
タ３５とを備える。シフトレジスタ３１，３２は、図３
に示す構成から成り、基準クロックＣＬＫに同期して駆
動される。その結果、フィルタ３０は、位相比較器２０
からの比較結果に基づいて、その比較結果が基準クロッ
クＣＬＫの３周期にわたって同一結果であるときに、比
較結果に対応した信号ＰＵＰ，ＰＤＮを出力する。すな
わち、フィルタ３０は、位相比較器２０における比較結
果がＨレベルであるときＨレベルの信号ＰＵＰとＬレベ
ルの信号ＰＤＮとを出力し、比較結果がＬレベルである
ときＬレベルの信号ＰＵＰとＨレベルの信号ＰＤＮとを
出力する。
【００４２】図７を参照して、カウンタ制御回路４０
は、インバータ４０１，４０３，４０９，４１４と、Ｎ
ＡＮＤ４０２，４０４，４０５，４０８と、シフトレジ
スタ４０６，４０７，４１６，４１７と、クロックドイ
ンバータ４１０〜４１３と、ＮＯＲゲート４１５とを備
える。シフトレジスタ４０６，４０７，４１６，４１７
は、図３に示す構成から成り、制御クロックＳＥＴに同
期して駆動される。カウンタ制御回路４０は、リセット
信号ＲＳＴ、カウンタ５０からのアドレス最小信号ＣＭ
ＩＮ、およびフィルタ３０からの信号ＰＤＮ，ＰＵＰを
入力し、信号ＲＥＶ，／ＲＥＶを生成する。そして、信
号ＲＥＶ，／ＲＥＶとフィルタ３０からの信号ＰＵＰ，
ＰＤＮとに基づいてカウンタ制御信号ＡＤＤおよび信号
ＥＮを生成し、その生成したカウンタ制御信号ＡＤＤお
よび信号ＥＮをカウンタ５０へ出力する。
【００４３】図８を参照して、カウンタ５０は、カウン
タユニット５０１〜５０６と、インバータ５０７〜５１
２と、ＮＡＮＤ５１３，５１４と、ＮＯＲゲート５１５
とを備える。また、カウンタユニット５０１〜５０６の
各々は、図９に示すようにインバータ５１６，５２３，
５２４，５２７，５２８，５２９，５３２と、Ｎチャネ
ルＭＯＳトランジスタ５１７，５１９，５２２，５２
６，５３０，５３３と、ＰチャネルＭＯＳトランジスタ
５１８，５２０，５３１，５３４と、ＮＯＲゲート５３
５とを備える。
【００４４】図９に示すカウンタユニットに、カウンタ
制御回路４０からのカウンタ制御信号ＡＤＤ、信号Ｅ
Ｎ、制御クロックＣＮＴ，／ＣＮＴおよびリセット信号
ＲＳＴが入力されると、図１０に示すようなキャリア信
号Ｃおよびデータ信号Ｄが出力される。そして、カウン
タ５０は、後述するように、入力するカウンタ制御信号
ＡＤＤに応じてアップ／ダウンをカウントする。また、
カウンタ５０は、生成したアドレスａ０〜ａ５に基づい
てＮＡＮＤ５１３〜５１５によりアドレス最小信号ＣＭ
ＩＮを生成し、カウンタ制御回路４０へ出力する。
【００４５】図１１および図１２を参照して、図７に示
すカウンタ制御回路４０における信号ＲＥＶ，／ＲＥ
Ｖ、カウンタ制御信号ＡＤＤ、および信号ＥＮの生成に
ついて説明する。図１１は、リセットがかかった場合、
またはスタート時に位相比較器２０における比較結果が
Ｌレベルである場合を示したものである。Ｈレベルのリ
セット信号ＲＳＴが入力されると、カウンタ制御回路４
０は、フィルタ３０からの信号ＰＵＰ，ＰＤＮ、および
カウンタ５０からのアドレス最小信号ＣＭＩＮの値のい
かんに拘わらず、リセット信号ＲＳＴがＬレベルからＨ
レベルに変化するタイミングに同期して信号ＲＥＶをＨ
レベルに切替える。そうすると、図７に示すようにフィ
ルタ３０からの信号ＰＵＰ，ＰＤＮが入力されるクロッ
クドインバータ４１０，４１２がオフされ、クロックド
インバータ４１１，４１３がオンされるため、カウンタ
制御回路４０は、信号ＰＵＰ，ＰＤＮの値に拘わらずＨ
レベルのカウンタ制御信号ＡＤＤおよび信号ＥＮを生成
する。
【００４６】そして、カウンタ制御回路４０は、位相比
較器２０における比較結果がＬレベルからＨレベルに変
化するタイミングＴ１の後、制御クロックＳＥＴの２周
期分経過したタイミングＴ２で信号ＲＥＶをＨレベルか
らＬレベルに切替える。そすると、図７に示すようにフ
ィルタ３０からの信号ＰＵＰ，ＰＤＮが入力されるクロ
ックドインバータ４１０，４１２がオンされ、クロック
ドインバータ４１１，４１３がオフされるため、カウン
タ制御回路４０は、信号ＲＥＶがＨレベルからＬレベル
に変化するタイミングＴ２から制御クロックＳＥＴの１
周期分経過したタイミングＴ３でカウンタ制御信号ＡＤ
Ｄ、および信号ＥＮをＨレベルからＬレベルに切替え
る。
【００４７】カウンタ５０は、Ｈレベルのカウンタ制御
信号ＡＤＤおよび信号ＥＮが入力された後、制御クロッ
クＣＮＴのタイミングＴ４からアップをカウントし始め
るため、タイミングＴ４に同期してＨレベルからＬレベ
ルに切替わるアドレス最小信号ＣＭＩＮをカウンタ制御
回路４０へ出力する。
【００４８】また、Ｈレベルのリセット信号ＲＳＴが入
力されないとき（図１１において点線で示す。）、アド
レスａ０〜ａ５は最小であるから、カウンタ制御回路４
０はカウンタ５０からＨレベルのアドレス最小信号ＣＭ
ＩＮを入力し、位相比較器２０における比較結果が基準
クロックＣＬＫの３周期にわたってＬレベルとなったこ
とに対応してＬレベルからＨレベルに変化した信号ＰＤ
ＮとＬレベルのＰＵＰとを入力する。その結果、カウン
タ制御回路４０は、信号ＰＤＮがＬレベルからＨレベル
に変化したことに対応してＬレベルからＨレベルに切替
わる信号ＲＥＶを生成する。すなわち、カウンタ制御回
路４０は、リセット信号ＲＳＴが入力されず、アドレス
ａ０〜ａ５が最小、且つ、位相比較器２０における比較
結果がＬレベルであるとき、位相比較器２０における比
較結果に対応した信号ＰＤＮに基づいて信号ＲＥＶをＬ
レベルからＨレベルに変化させる。そうすると、カウン
タ制御回路４０は上述したようにＨレベルのカウンタ制
御信号ＡＤＤおよび信号ＥＮを生成する。そして、カウ
ンタ制御回路４０が信号ＲＥＶをＨレベルからＬレベル
に切替えるタイミングは上述したタイミングＴ２であ
り、それに伴い、カウンタ制御回路４０はアドレス制御
信号ＡＤＤおよび信号ＥＮをＨレベルからＬレベルに切
替える。なお、ＬレベルからＨレベルに変化する信号Ｐ
ＤＮは、カウンタ５０におけるカウントをダウンさせる
信号である。
【００４９】カウンタ５０は、Ｈレベルのカウンタ制御
信号ＡＤＤおよび信号ＥＮが入力された後、制御クロッ
クＣＮＴのタイミングＴ５からアップをカウントし始め
るため、タイミングＴ５に同期してＨレベルからＬレベ
ルに切替わるアドレス最小信号ＣＭＩＮをカウンタ制御
回路４０へ出力する。
【００５０】したがって、カウンタ制御回路４０は、Ｈ
レベルのリセット信号ＲＳＴが入力されたとき、位相比
較器２０の比較結果に対応したフィルタ３０からの信号
ＰＵＰ，ＰＤＮに優先して信号ＲＥＶをＨレベルに切替
え、Ｈレベルのカウンタ制御信号ＡＤＤおよび信号ＥＮ
を生成してカウンタ５０におけるカウントを強制アップ
モードに移行させ、位相比較器２０の比較結果がＨレベ
ルになった後、制御クロックＳＥＴの２周期分経過した
ときにカウンタ制御信号ＡＤＤおよび信号ＥＮをＬレベ
ルに切替え、カウンタ５０におけるカウントを強制アッ
プモードから解除するものである。また、カウンタ制御
回路４０は、スタート時において位相比較器２０におけ
る比較結果がＬレベルである場合も、信号ＲＥＶを強制
的にＨレベルに切替え、Ｈレベルのカウンタ制御信号Ａ
ＤＤおよび信号ＥＮを生成してカウンタ５０におけるカ
ウントを強制アップモードに移行させ、位相比較器２０
の比較結果がＨレベルになった後、制御クロックＳＥＴ
の２周期分経過したときにカウンタ制御信号ＡＤＤおよ
び信号ＥＮをＬレベルに切替え、カウンタ５０における
カウントを強制アップモードから解除するものである。
【００５１】なお、カウンタ制御信号ＡＤＤがＨレベル
になることはカウンタ制御信号ＡＤＤが活性化されるこ
とを意味し、カウンタ制御信号ＡＤＤがＬレベルになる
ことはカウンタ制御信号ＡＤＤが不活性化されることを
意味する。
【００５２】図１２はスタート時に位相比較器２０にお
ける比較結果がＨレベルである場合を示したものであ
る。この場合においても、カウンタ制御回路４０は、Ｈ
レベルのリセット信号ＲＳＴが入力されると、位相比較
器２０における比較結果に対応した信号ＰＵＰ，ＰＤＮ
の値に拘わらず信号ＲＥＶをＬレベルからＨレベルに切
替える。そうすると、カウンタ制御回路４０は上述した
ようにＨレベルのカウンタ制御信号ＡＤＤおよび信号Ｅ
Ｎを生成する。
【００５３】そして、カウンタ制御回路４０は、位相比
較器２０における比較結果がＬレベルからＨレベルに変
化するタイミングＴ６の後、制御クロックＳＥＴの２周
期分経過したタイミングＴ７で信号ＲＥＶをＨレベルか
らＬレベルに切替える。そうすると、上述したように、
カウンタ制御回路４０は、信号ＲＥＶがＨレベルからＬ
レベルに変化するタイミングＴ７から制御クロックＳＥ
Ｔの１周期分経過したタイミングＴ８でカウンタ制御信
号ＡＤＤおよび信号ＥＮをＨレベルからＬレベルに切替
える。
【００５４】カウンタ５０は、Ｈレベルのカウンタ制御
信号ＡＤＤおよび信号ＥＮが入力された後、制御クロッ
クＣＮＴのタイミングＴ９からアップをカウントし始め
るため、タイミングＴ９に同期してＨレベルからＬレベ
ルに切替わるアドレス最小信号ＣＭＩＮをカウンタ制御
回路４０へ出力する。
【００５５】また、Ｈレベルのリセット信号ＲＳＴが入
力されないとき（図１２において点線で示す。）、アド
レスａ０〜ａ５は最小であるから、カウンタ制御回路４
０はカウンタ５０からＨレベルのアドレス最小信号ＣＭ
ＩＮを入力し、位相比較器２０における比較結果が基準
クロックＣＬＫの３周期にわたってＨレベルとなったこ
とに対応してＬレベルからＨレベルに変化した信号ＰＵ
ＰとＬレベルのＰＤＮとを入力する。その結果、カウン
タ制御回路４０は、Ｌレベルの信号ＲＥＶを生成する。
そうすると、カウンタ制御回路４０は、図７に示すよう
にクロックドインバータ４１０，４１２がオンされ、ク
ロックドインバータ４１１，４１３がオフされるため、
ＬレベルからＨレベルに切替わった信号ＰＵＰに基づい
てカウンタ制御信号および信号ＥＮをＬレベルからＨレ
ベルにする。
【００５６】そして、カウンタ制御回路４０は、上述し
たタイミングＴ８でカウンタ制御信号ＡＤＤおよび信号
ＥＮをＨレベルからＬレベルに切替える。
【００５７】カウンタ５０は、Ｈレベルのカウンタ制御
信号ＡＤＤおよび信号ＥＮが入力された後、制御クロッ
クＣＮＴのタイミングＴ１０からアップをカウントし始
めるため、タイミングＴ１０に同期してＨレベルからＬ
レベルに切替わるアドレス最小信号ＣＭＩＮをカウンタ
制御回路４０へ出力する。
【００５８】したがって、カウンタ制御回路４０は、位
相比較器２０における比較結果がＨレベルである場合
に、Ｈレベルのリセット信号ＲＳＴが入力されると、比
較結果に対応した信号ＰＵＰ，ＰＤＮの値に拘わらず信
号ＲＥＶをＨレベルに切替え、Ｈレベルのカウンタ制御
信号ＡＤＤおよび信号ＥＮを生成してカウンタ５０にお
けるカウントを強制アップモードに移行させ、位相比較
器２０の比較結果がＨレベルになった後、制御クロック
ＳＥＴの２周期分経過したときにカウンタ制御信号ＡＤ
Ｄおよび信号ＥＮをＬレベルに切替え、カウンタ５０に
おけるカウントを強制アップモードから解除する。ま
た、カウンタ制御回路４０は、リセットがかからないと
きは、信号ＲＥＶをＬレベルからＨレベルに切替えず、
位相比較器２０における比較結果に対応した信号ＰＵ
Ｐ，ＰＤＮに基づいてカウンタ制御信号ＡＤＤおよび信
号ＥＮを生成して、カウンタ５０におけるカウントを普
通に制御する。なお、本発明においては、信号ＲＥＶを
「強制アップ信号」という。
【００５９】なお、カウンタ制御回路４０は、位相比較
器２０の比較結果がＨレベルとなった後、制御クロック
ＳＥＴの２周期分経過したタイミングで信号ＲＥＶをＨ
レベルからＬレベルに切替えたが、これに限らず、ジッ
タと遅延量との関係を考慮して最適値を選択すればよ
い。したがって、カウンタ制御回路４０は、制御クロッ
クＳＥＴの３周期分、４周期分経過したタイミングで信
号ＲＥＶをＨレベルからＬレベルに切替えてもよい。こ
の場合、シフトレジスタ４０６，４０７に直列にシフト
レジスタを１個または２個追加してカウンタ制御回路４
０を構成する。
【００６０】図１３および１４を参照して、カウンタ５
０におけるアドレスａ０〜ａ５のカウントについて説明
する。上述したように、図９に示したカウンタユニット
は、図１０に示すようなキャリア信号Ｃおよびデータ信
号Ｄを出力する。カウンタ制御回路４０は、リセットが
かかったとき、またはアドレスａ０〜ａ５が最小であっ
て位相比較器における比較結果がＬレベルのとき強制的
にＨレベルのカウンタ制御信号ＡＤＤおよび信号ＥＮを
生成し、カウンタ５０へ出力する。したがって、カウン
タユニット５０１〜５０６の端子ＵＰにはＨレベルのカ
ウンタ制御信号ＡＤＤが入力され、入力端子ＩＮにはＨ
レベルの信号ＥＮが入力される。その結果、カウンタ５
０は、図１３に示すアドレスａ０〜ａ５を制御クロック
ＣＮＴの各サイクルにおいて生成する。図１３から明ら
かなように、Ｈレベルのカウンタ制御信号ＡＤＤが入力
されると、カウンタ５０は、値が徐々にアップするアド
レスａ０〜ａ５を出力する。したがって、カウンタ５０
は、強制アップモードに移行する信号であるＨレベルの
カウンタ制御信号ＡＤＤを入力すると、カウントをアッ
プさせ、それに基づいたアドレスａ０〜ａ５を出力す
る。
【００６１】一方、カウンタ５０は、カウンタ制御回路
４０からＬレベルのカウンタ制御信号ＡＤＤを入力した
ときは、カウンタユニット５０１〜５０６の端子ＵＰに
はＬレベルのカウンタ制御信号ＡＤＤが入力され、図１
４に示すアドレスａ０〜ａ５を制御クロックＣＮＴの各
サイクルにおいて生成する。Ｌレベルのカウンタ制御信
号ＡＤＤが入力されると、カウンタ５０は、値が徐々に
ダウンするアドレスａ０〜ａ５を出力する。
【００６２】図１５を参照して、ファイン遅延回路６０
は、遅延ユニット６０１と、クロックドインバータ６０
２〜６０８と、遅延ユニット６０９，６１０と、インバ
ータ６１１とを備える。クロックドインバータ６０２の
出力端子はクロックドインバータ６０３の出力端子と接
続され、クロックドインバータ６０４の出力端子はクロ
ックドインバータ６０５の出力端子と接続され、クロッ
クドインバータ６０６の出力端子はクロックドインバー
タ６０７の出力端子と接続される。そして、クロックド
インバータ６０２，６０４，６０６，６０８は並列に接
続され、クロックドインバータ６０３，６０５，６０７
もまた並列に接続される。また、クロックドインバータ
６０２，６０３は、インバータを構成するＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタのチ
ャネル幅（以下単に「サイズ」という）が同じであるサ
イズｎを有し、クロックドインバータ６０４，６０５は
同じサイズ２ｎを有し、クロックドインバータ６０６，
６０７は同じサイズ４ｎを有し、クロックドインバータ
６０８はサイズｎを有する。さらに、クロックドインバ
ータ６０２，６０３はカウンタ５０から出力されるアド
レスａ０，／ａ０により駆動され、クロックドインバー
タ６０２が駆動されたときはクロックドインバータ６０
３は駆動されず、クロックドインバータ６０２が駆動さ
れないときはクロックドインバータ６０３が駆動され
る。すなわち、アドレスａ０がＬレベルのときはクロッ
クドインバータ６０２が駆動され、アドレスａ０がＨレ
ベルのときはクロックドインバータ６０３が駆動され
る。クロックドインバータ６０４，６０５はカウンタ５
０から出力されるアドレスａ１，／ａ１により駆動さ
れ、クロックドインバータ６０６，６０７はカウンタ５
０から出力されるアドレスａ２，／ａ２により駆動され
る。そして、その駆動方法はアドレスａ０，／ａ０によ
るクロックドインバータ６０２，６０３の駆動方法と同
じである。
【００６３】図１６を参照して、遅延ユニット６０１，
６０９，６１０の各々は、クロックドインバータ６１
２，６１３とインバータ６１４とを備える。クロックド
インバータ６１２は信号ＲがＬレベルのとき駆動し、入
力信号ＸＡに対してインバータとして機能する。この場
合、クロックドインバータ６１３は駆動されない。ま
た、クロックドインバータ６１３はＲ信号がＨレベルの
とき駆動され、入力信号ＸＢに対してインバータとして
機能する。この場合、クロックドインバータ６１２は駆
動されない。したがって、信号ＲがＬレベルかＨレベル
かによりクロックドインバータ６１２またはクロックド
インバータ６１３が駆動され、入力信号ＸＡまたは入力
信号ＸＢが反転されてインバータ６１４に入力される。
そして、その反転された信号がインバータ６１４により
さらに反転されて出力信号Ｙが得られる。よって、遅延
ユニット６０１，６０９，６１０は入力信号ＸＡ，ＸＢ
の位相を一定量Ｔ遅延させるものである。
【００６４】再び図１５を参照して、遅延ユニット６０
１は、信号ＲがＨレベルであり、信号／ＲがＬレベルで
あるので、入力された基準クロックＣＬＫの位相を一定
量Ｔ遅延させて信号ＩＮＦを出力する。同様に、遅延ユ
ニット６０９も入力された基準クロックＣＬＫの位相を
一定量Ｔ遅延させて信号Ｙを出力する。遅延ユニット６
１０は、信号ＲがＬレベルであり、信号／ＲがＨレベル
であるので、入力された信号ＸＡ（Ｙ）の位相を一定量
Ｔ遅延して信号ＩＮＤを出力する。その結果、信号ＩＮ
Ｆは基準クロックＣＬＫの位相を一定量Ｔ遅延させたも
のであり、信号ＩＮＤは基準クロックＣＬＫの位相を一
定量Ｔ×２遅延させたものであるので、信号ＩＮＦと信
号ＩＮＤとの位相差は一定量Ｔである。
【００６５】クロックドインバータ６０２〜６０７は、
カウンタ５０から出力されるアドレスａ０〜ａ２により
選択的に活性化される。カウンタ５０から出力されるア
ドレスが、ａ０＝ａ１＝ａ２＝０のとき、クロックドイ
ンバータ６０２，６０４，６０６，６０８が活性化され
るため、並列接続されたクロックドインバータ６０２，
６０４，６０６，６０８の合成サイズｗfは、ｗf＝ｎ＋
２ｎ＋４ｎ＋ｎ＝８ｎとなる。この場合、クロックドイ
ンバータ６０３，６０５，６０７は活性化されないの
で、並列接続されたクロックドインバータ６０３，６０
５，６０７の合成サイズｗdは０である。
【００６６】また、アドレスがａ０＝ａ１＝ａ２＝１の
ときクロックドインバータ６０２，６０４，６０６は活
性化されず、クロックドインバータ６０３，６０５，６
０７，６０８，が活性化される。その結果、合成サイズ
ｗf＝ｎ、合成サイズｗd＝７ｎとなる。すべてのアドレ
スａ０〜ａ２に対して合成サイズｗf、ｗdを計算すると
表１のようになる。
【００６７】
【表１】
【００６８】その結果、合成サイズｗfは、アドレスａ
０〜ａ２に対して８ｎからｎまで変化し、合成サイズｗ
dはアドレスａ０〜ａ２に対して０から７ｎまで変化す
る。したがって、並列接続されたクロックドインバータ
６０２，６０４，６０６，６０８はアドレスａ０〜ａ２
に対してサイズが８ｎからｎまで変化する１つのクロッ
クドインバータ回路６２０と考えられ、並列接続された
クロックドインバータ６０３，６０５，６０７はアドレ
スａ０〜ａ２に対してサイズが０から７ｎまで変化する
もう１つのクロックドインバータ回路６３０と考えられ
る。
【００６９】図１７を参照して、アドレスがａ０＝ａ１
＝ａ２＝０のときクロックドインバータ回路６２０に信
号ＩＮＦが入力し、クロックドインバータ回路６３０に
信号ＩＮＤが入力すると、信号ＯＵＴ１が出力される。
またアドレスがａ０＝１、ａ１＝ａ２＝０のときは信号
ＯＵＴ２が出力される。アドレスがａ０＝ａ１＝ａ２＝
１のときは信号ＯＵＴ８が出力される。したがって、ク
ロックドインバータ回路６２０の合成サイズｗfとクロ
ックドインバータ回路６３０の合成サイズｗdとの比に
より決定される位相を有する信号ＯＵＴ１，ＯＵＴ２，
…，ＯＵＴ８が出力される。その結果，ファイン遅延回
路６０はアドレスａ０〜ａ２において位相が直線的に変
化する信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴ８を出力で
きる。
【００７０】合成サイズｗfが８ｎ、合成サイズｗdが０
のとき、信号ＯＵＴ１が出力されるので、信号ＯＵＴ１
が信号ＩＮＦに相当する。したがって、図１８を参照し
て、信号ＩＮＦと信号ＩＮＦに対して一定量Ｔの位相差
を有する信号ＩＮＤとの間に位相が存在する信号をＯＵ
Ｔ２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５，ＯＵＴ６，ＯＵ
Ｔ７，ＯＵＴ８がファイン遅延回路６０から出力され
る。
【００７１】上記においては、アドレスａ０〜ａ２によ
り決定されるクロックドインバータ回路６２０の合成サ
イズｗfとクロックドインバータ回路６３０の合成サイ
ズｗdとの比により位相が変化する信号ＯＵＴ１，ＯＵ
Ｔ２，…，ＯＵＴ８が出力されると説明したが、これは
一定量Ｔの位相差を有する２つの信号ＩＮＦ、ＩＮＤを
入力とし、アドレスａ０〜ａ２により決定される合成サ
イズｗf，ｗdによりそれぞれ信号ＩＮＦ，信号ＩＮＤに
対する重みづけを変えて位相が変化する信号ＯＵＴ１〜
ＯＵＴ８を出力することに相当する。
【００７２】また、ファイン遅延回路６０は基準クロッ
クＣＬＫを遅延させて一定量Ｔの位相差を有する信号Ｉ
ＮＦと信号ＩＮＤとを生成すると説明したが、本発明は
これに限らず、基準クロックＣＬＫの位相を進ませた
り、または遅延させたりして結果的に一定量Ｔの位相差
を有する２つの信号ＩＮＦ，ＩＮＤを生成するものであ
ればよい。
【００７３】図１９を参照して、コース遅延回路７０
は、遅延ユニット７０１〜７０８と、デコーダ７０９〜
７１６とを備える。遅延ユニット７０１〜７０８は、図
１６に示したユニット６０１，６０９，６１０と同じ構
成を有し、入力信号ＸＡ，ＸＢの位相を一定量Ｔだけ遅
延させるものである。デコーダ７０９〜７１６の各々
は、図２０に示すように３入力ＮＡＮＤ７１７と、イン
バータ７１８とを備える。デコーダ７０９〜７１６は、
入力信号Ａ１，Ａ２，Ａ３に応じて信号Ｒ，／Ｒを出力
するものである。
【００７４】再び図１９を参照して、デコーダ７０９〜
７１６は、カウンタ５０からのアドレスａ３〜ａ５を受
け、遅延ユニット７０１〜７０８に信号Ｒ，／Ｒを出力
する。遅延ユニット７０１〜７０８は、信号ＲがＬレベ
ルのとき入力信号ＸＡを一定量Ｔだけ遅延させ、信号Ｒ
がＨレベルのとき入力信号ＸＢを一定量Ｔだけ遅延させ
るので、コース遅延回路７０はデコーダ７０９〜７１６
により入力された微調整ブロックＣＬＫＢの位相を遅延
させる遅延ユニット７０１〜７０８の段数を決定し、そ
の決定した段数分だけ微調整クロックＣＬＫＢの位相を
遅延させる。たとえば、アドレスがａ３＝０、ａ４＝
１、ａ５＝０のときデコーダ７０９，７１０，７１１，
７１２，７１３，７１５，７１６からはＬレベルの信号
Ｒが入力され、かつ、Ｈレベルの信号／Ｒが出力され、
デコーダ７１４からはＨレベルの信号Ｒが出力され、か
つ、Ｌレベルの信号／Ｒが出力される。その結果、遅延
ユニット７０１〜７０５，７０７，７０８は入力信号Ｘ
Ａの位相を一定量Ｔだけ遅延させ、遅延ユニット７０６
は入力信号ＸＢの位相を一定量Ｔだけ遅延させる。初段
の遅延ユニット７０１の入力信号ＸＡは常時Ｌレベルで
あるので、遅延ユニット７０１〜７０５は入力された微
調整クロックＣＬＫＢの位相を遅延させず、遅延ユニッ
ト７０６〜７０８の各々が微調整クロックＣＬＫＢの位
相を一定量Ｔだけ遅延させる。したがって、アドレスが
ａ３＝０、ａ４＝１、ａ５＝０のとき微調整ブロックＣ
ＬＫＢは３段分の遅延ユニット７０６，７０７，７０８
により一定量Ｔ×３だけその位相を遅延され、遅延クロ
ックＣＬＫＤとして出力される。
【００７５】以上説明したように、ＤＬＬ回路１００に
おいては、リセット信号ＲＳＴが入力されたとき、また
はアドレスａ０〜ａ５が最小であって位相比較器におけ
る比較結果がＬレベルであるとき、カウンタ５０におけ
るカウントを強制的にアップさせて安定してアドレスａ
０〜ａ５を出力し、出力したアドレスａ０〜ａ５に基づ
いて遅延クロックＣＬＫＤの位相を基準クロックＣＬＫ
の位相に合せるものである。
【００７６】なお、上記説明したＤＬＬ回路１００は、
メモリセルをアレイ上に配列したＤＲＡＭのような高速
応答の半導体集積回路に用いて有用なものである。
【００７７】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００７８】
【発明の効果】本発明に係るＤＬＬ回路は、基準クロッ
クとリセット信号とに基づいて第１の制御クロックと、
第１の制御クロックに対して基準クロックの１周期分遅
延させた第２の制御クロックとを発生する制御クロック
発生回路と、遅延クロックの位相を基準クロックの位相
と比較する位相比較器と、位相比較器の比較結果が基準
クロックの所定周期にわたって同じであるとき、比較結
果に対応した制御信号を出力するフィルタと、第１の制
御クロックに同期して駆動するカウンタ制御回路と、第
２の制御クロックに同期してアップ／ダウンをカウント
し、第１および第２のアドレスと、第１および第２のア
ドレスが最小のとき活性化されるアドレス最小信号とを
出力するカウンタと、基準クロックに基づいて一定量の
位相差を有する第１および第２の信号を生成し、その生
成した第１および第２の信号と第１のアドレスとに基づ
いて位相が第１の信号の位相と第２の信号の位相との間
に存在する微調整クロックを生成する第１の遅延回路
と、第２のアドレスに基づいて、一定量の整数倍だけ微
調整クロックを遅延させて遅延クロックを出力する第２
の遅延回路とを備え、カウンタ制御回路は、リセット信
号が入力されたとき、もしくは活性化されたアドレス最
小信号とＬレベルの比較結果に対応した制御信号とが入
力されたとき、カウンタにおけるカウントを強制的にア
ップさせるための強制アップ信号を生成し、カウンタ
は、強制アップ信号の活性化に基づいてアップをカウン
トするので、リセットがかかったとき、またはアドレス
ａ０〜ａ５が最小であって位相比較器における比較結果
がＬレベルのときに、安定してアドレスａ０〜ａ５を生
成することができ、基準クロックの位相と遅延クロック
の位相とを精細に調整することができる。
【図面の簡単な説明】
【図１】 本発明によるＤＬＬ回路の概略ブロック図で
ある。
【図２】 図１に示すＤＬＬ回路の制御クロック発生回
路の構成を示す回路図である。
【図３】 シフトレジスタの構成を示す回路図である。
【図４】 制御クロック発生回路におけるタイミング図
である。
【図５】 図１に示すＤＬＬ回路の位相比較器の構成を
示す回路図である。
【図６】 図１に示すＤＬＬ回路のフィルタの構成を示
す回路図である。
【図７】 図１に示すＤＬＬ回路のカウンタ制御回路の
構成を示す回路図である。
【図８】 図１に示すＤＬＬ回路のカウンタの構成を示
す回路図である。
【図９】 図８に示すＤＬＬ回路のカウンタユニットの
構成を示す回路図である。
【図１０】 カウンタユニットにおけるタイミング図で
ある。
【図１１】 位相比較器、フィルタ、カウンタ制御回
路、およびカウンタにおけるタイミング図である。
【図１２】 位相比較器、フィルタ、カウンタ制御回
路、およびカウンタにおけるタイミング図である。
【図１３】 カウンタにおけるタイミング図である。
【図１４】 カウンタにおけるタイミング図である。
【図１５】 図１に示すＤＬＬ回路のファイン遅延回路
の構成を示す回路図である。
【図１６】 図１５に示す遅延回路の遅延ユニットの構
成を示す回路図である。
【図１７】 図１５に示すファイン遅延回路の動作を示
すタイミング図である。
【図１８】 図１５に示すファイン遅延回路により一定
量の範囲内で位相を変化させることができることを説明
する図である。
【図１９】 図１に示すＤＬＬ回路のコース遅延回路の
構成を示す回路図である。
【図２０】 図１９に示すコース遅延回路の各デコーダ
の構成を示す回路図である。
【図２１】 従来のＤＬＬ回路の概略ブロック図であ
る。
【図２２】 図２１に示すＤＬＬ回路の位相比較器の構
成を示す回路図である。
【図２３】 図２１に示すＤＬＬ回路のカウンタ制御回
路の構成を示す回路図である。
【図２４】 図２２に示す位相比較器におけるタイミン
グ図である。
【図２５】 図２２に示す位相比較器におけるタイミン
グ図である。
【符号の説明】
１，５，６，１３，３５，２２８，２４１〜２４３，３
４２，３４３，３４６，３４７，４０１，４０３，４０
９，４１４，５０７〜５１２，５１６，５２３，５２
４，５２７〜５２９，５３２，６１１，６１４，７１８
インバータ、２，１１，１２，１４〜１８，３３，３
４，２２６，２２７，２２９〜２３４，４０４，４０
５，４０８，５１３〜５１５，７１７ ＮＡＮＤ、３，
４，３１，３２，２２２，２２４，２４５，２４６，４
０６，４０７，４１６，４１７ シフトレジスタ、１
０，２１０ 制御クロック発生回路、２０，２２０ 位
相比較器、３０，２３０ フィルタ、４０，２４０ カ
ウンタ制御回路、５０，２５０カウンタ、６０ ファイ
ン遅延回路、７０ コース遅延回路、１００ ＤＬＬ回
路、２６０ 遅延回路、３４４，３４８，５１７，５１
９，５２２，５２６，５３０，５３８ ＮチャネルＭＯ
Ｓトランジスタ、３４１，３４５，４１０〜４１３，５
２１，５２５，６０２〜６０８，６１２，６１３ クロ
ックドインバータ、５０１〜５０６ カウンタユニッ
ト、５１８，５２０，５３１，５３４ ＰチャネルＭＯ
Ｓトランジスタ、２２１，２２３，２４４，５３５ Ｎ
ＯＲゲート、６０１，６０９，６１０，７０１〜７０８
遅延ユニット、６２０，６３０ インバータ回路、７
０９〜７１６ デコーダ。

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 基準クロックに基づいた第１の制御クロ
    ックと、前記第１の制御クロックに対して位相差を有す
    る第２の制御クロックとを発生する制御クロック発生回
    路と、 遅延クロックの位相を基準クロックの位相と比較する位
    相比較器と、 前記位相比較器の比較結果に対して重み付けをした制御
    信号を出力するフィルタと、 前記第１の制御クロックに同期して駆動し、前記制御信
    号に基づいてカウンタ制御信号を生成するカウンタ制御
    回路と、 前記第２の制御クロックに同期して駆動し、前記カウン
    タ制御信号に基づいてアップ／ダウンをカウントし、 第１および第２のアドレスと、前記第１および第２のア
    ドレスが最小のとき活性化されるアドレス最小信号とを
    出力し、リセット信号でアドレスを最小にするカウンタ
    と、 前記基準クロックに基づいて一定量の位相差を有する第
    １および第２の信号を生成し、その生成した第１および
    第２の信号と前記第１のアドレスとに基づいて位相が前
    記第１の信号の位相と前記第２の信号の位相との間に存
    在する微調整クロックを生成する第１の遅延回路と、 前記第２のアドレスに基づいて、前記一定量の整数倍だ
    け前記微調整クロックを遅延させて前記遅延クロックを
    出力する第２の遅延回路とを備え、 前記カウンタ制御回路は、 前記リセット信号が入力されたとき、もしくは活性化さ
    れたアドレス最小信号と前記カウンタにおけるカウント
    をダウンさせる前記フィルタの出力信号とが入力された
    とき、 前記カウンタにおけるカウントを強制的にアップさせる
    ための活性化されたカウンタ制御信号を出力する、ＤＬ
    Ｌ回路。
  2. 【請求項２】 前記カウンタ制御回路は、前記リセット
    信号、もしくは前記カウンタにおけるカウントをダウン
    させる前記フィルタの出力信号に基づいて活性化される
    強制アップ信号を生成し、その生成した強制アップ信号
    に基づいて前記カウンタ制御信号を活性化する、請求項
    １に記載のＤＬＬ回路。
  3. 【請求項３】 前記カウンタ制御回路は、前記カウンタ
    におけるカウントをアップさせる前記フィルタの出力が
    活性化されてから前記第１の制御クロックの２周期分経
    過した後に前記強制アップ信号を不活性化する、請求項
    ２に記載のＤＬＬ回路。
  4. 【請求項４】 前記第１の遅延回路は、前記第１のアド
    レスに基づいて前記第１および第２の信号に対する重み
    づけを行なうことにより前記微調整クロックを生成す
    る、請求項１に記載のＤＬＬ回路。
  5. 【請求項５】 前記第１の遅延回路は、サイズを決定す
    ることにより前記第１の信号に対する重みづけを行なう
    第１のインバータ回路と、 前記第１のインバータ回路の出力端子に接続された出力
    端子を有し、サイズを決定することにより前記第２の信
    号に対する重みづけを行なう第２のインバータ回路とを
    含み、 前記カウンタは、前記第１および第２のインバータ回路
    のサイズを決定するための前記第１のアドレスを前記第
    １の遅延回路へ出力する、請求項４に記載のＤＬＬ回
    路。
  6. 【請求項６】 前記第１の遅延回路は、互いに異なるサ
    イズを有し、並列に接続された複数の第１のインバータ
    と、 前記複数の第１のインバータの出力端子に接続された出
    力端子を有し、互いにサイズが異なる並列に接続された
    複数の第２のインバータとを含み、 前記カウンタは、前記第１および第２のインバータを選
    択的に活性化するための前記第１のアドレスを前記第１
    の遅延回路へ出力する、請求項１に記載のＤＬＬ回路。
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