JP2015073276A - 半導体装置及びｄｌｌ回路の遅延調整手法 - Google Patents

Abstract

【課題】ノイズの影響でディレイラインが逆方向に調整されたり、ジッタ成分の影響でループに入ることのないＤＬＬ回路を提供する。
【解決手段】外部クロック信号ＣＬＫの位相に基づいて位相判定信号ＰＤ０を生成する位相判定回路１４０と、位相判定信号ＰＤ１に基づいて、サンプリング周期ごとにカウント値が更新されるカウンタ回路１３０と、カウント値に基づいて外部クロック信号ＣＬＫを遅延させることにより、内部クロック信号ＬＣＬＫを生成するディレイライン１１０と、位相判定信号ＰＤ０が所定の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の位相判定信号ＰＤ０の変化を無効化した位相判定信号ＰＤ１を生成する無効化回路２００とを備える。これにより、短い周期で位相判定信号に影響を与える成分を排除することが可能となる。
【選択図】図１

Description

本発明はクロック制御回路及びこれを備える半導体装置に関し、特に、ＤＬＬ回路やデューティ補正回路など、クロック信号の位相やデューティを調整するクロック制御回路及びこれを備える半導体装置に関する。

近年、パーソナルコンピュータなどのメインメモリとして、クロックに同期した動作を行うシンクロナスメモリが広く使用されている。中でも、ＤＤＲ（Double Data Rate）型のシンクロナスメモリでは、入出力データを外部クロック信号に対して正確に同期させる必要があることから、外部クロック信号に同期した内部クロック信号を生成するためのＤＬＬ回路が必須である（特許文献１参照）。

ＤＬＬ回路は、外部クロック信号の位相に基づいてカウント値が更新されるカウンタ回路と、カウンタ回路のカウント値に基づいて外部クロック信号を遅延させることにより内部クロック信号を生成するディレイラインとを備えている。カウント値の更新は、所定のサンプリング周期で行われる。このため、カウント値を更新するタイミングにおいて、ノイズなどの影響により位相の判定結果が一時的に逆転してしまった場合、カウント値は本来の更新方向とは逆の方向に更新されてしまう。つまり、ディレイラインの遅延量を増大させるはずが減少させてしまったり、逆に、遅延量を減少させるはずが増大させてしまったりすることがある。

また、外部クロック信号には、ジッタ成分が重畳している場合がある。ジッタ成分とはクロック周波数のゆらぎであり、このゆらぎは所定の周波数を有している。ジッタ成分がＤＬＬ回路に影響すると、場合によっては、位相が大きくずれているにもかかわらず、アップカウントとダウンカウントを交互に繰り返すループに入り、その状態から抜けられないことがあった。

他方、ＤＬＬ回路をロックさせるための期間は規格により定められている。このため、ノイズの影響でディレイラインが逆方向に調整されたり、ジッタ成分の影響でループに入ったりすると、規格で定められた期間内にＤＬＬ回路をロックすることができなくなってしまう。

特開２００８−２１７９４７号公報

このように、従来のＤＬＬ回路は、ノイズやジッタ成分の影響を受けると正しくロックすることができないという問題があった。このような問題は、ＤＬＬ回路に限られず、クロック信号を制御する他の種類のクロック制御回路、例えば、内部クロック信号のデューティを補正するデューティ補正回路においても生じる問題である。つまり、デューティ補正回路においても、ノイズやジッタ成分の影響を受けると、内部クロック信号を所望のデューティに調整できなくなることがあった。

本発明の一側面によるによるクロック制御回路は、第１のクロック信号の位相に基づいて位相判定信号を生成する位相判定回路と、前記位相判定信号に基づいて、サンプリング周期ごとにカウント値が更新されるカウンタ回路と、前記カウント値に基づいて前記第１のクロック信号を遅延させることにより、第２のクロック信号を生成するディレイラインと、前記位相判定信号が一方の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記位相判定信号の変化を無効化する無効化回路と、を備えることを特徴とする。

また、本発明による半導体装置は、上記のクロック制御回路と、第２のクロック信号に同期して外部出力信号を出力する出力バッファと、出力バッファと実質的に同一の回路構成を有し、第２のクロック信号に同期して第３のクロック信号を出力するするレプリカバッファとを備え、位相判定回路は、第１及び第３のクロック信号を比較することによって第１のクロック信号の位相を判定することを特徴とする。

本発明の他の側面によるによるクロック制御回路は、第１のクロック信号を遅延させることにより、第２のクロック信号を生成するディレイラインと、前記第２のクロック信号のデューティに基づいてデューティ判定信号を生成するデューティ判定回路と、前記デューティ判定信号に基づいて、前記ディレイラインの遅延量を示すカウント値がサンプリング周期ごとに更新されるカウンタ回路と、前記デューティ判定信号が一方の論理レベルを示したことに応答して、同じサンプリング周期内におけるその後の前記デューティ判定信号の変化を無効化する無効化回路と、を備えることを特徴とする。

このように、本発明によれば、判定信号がサンプリング周期内で変化した場合、無効化回路によって判定信号が所定の論理レベルに固定されることから、ノイズやジッタ成分のように、短い周期で判定信号に影響を与える成分を排除することが可能となる。このため、本発明によるクロック制御回路をＤＬＬ回路に適用すれば、ＤＬＬ回路が長期間ロックしないという現象を防止することができる。また、本発明によるクロック制御回路をデューティ補正回路に適用すれば、内部クロック信号を長期間所望のデューティに調整できなくなるという現象を防止することができる。

本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。 無効化回路２００の回路図である。 第１の実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。 第２の実施形態にて用いる無効化回路２００ａの回路図である。 第２の実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。 本発明の好ましい第３の実施形態による半導体装置３０の構成を示すブロック図である。 本発明の好ましい第４の実施形態による半導体装置４０の構成を示すブロック図である。 本発明の好ましい第５の実施形態による半導体装置５０の構成を示すブロック図である。 本発明の好ましい第６の実施形態による半導体装置６０の構成を示すブロック図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい第１の実施形態による半導体装置１０の構成を示すブロック図である。

図１に示すように、本実施形態による半導体装置１０は、内部出力信号ＤＲを出力する内部回路１１と、内部出力信号ＤＲに基づいて外部出力信号ＤＱを出力する出力バッファ１２と、出力バッファ１２の動作タイミングを制御するＤＬＬ回路１００とを備えている。内部回路１１については、半導体装置１０の種類によって異なり、例えば、本実施形態による半導体装置１０がＤＲＡＭであれば、メモリセルアレイ、カラムスイッチ、リードアンプなどが含まれる。

出力バッファ１２は、出力端子１３を介して外部出力信号ＤＱを外部に出力する回路であり、外部出力信号ＤＱの出力タイミングは、クロック端子１４を介して入力される外部クロック信号ＣＬＫ（第１のクロック信号）と同期している必要がある。出力バッファ１２の動作タイミングは、ＤＬＬ回路１００によって制御される。以下、ＤＬＬ回路１００の構成について詳細に説明する。

図１に示すように、ＤＬＬ回路１００は、ディレイライン１１０と、分周回路１２０と、カウンタ回路１３０と、位相判定回路１４０と、無効化回路２００とを備えている。

ディレイライン１１０は、外部クロック信号ＣＬＫを遅延させることによって内部クロック信号ＬＣＬＫ（第２のクロック信号）を生成する回路である。特に限定されるものではないが、ディレイライン１１０には、相対的に粗い調整ピッチで外部クロック信号を遅延させるコースディレイラインと、相対的に細かい調整ピッチで外部クロック信号を遅延させるファインディレイラインを含んでいることが好ましい。

図１に示すように、内部クロック信号ＬＣＬＫは、出力バッファ１２及びレプリカバッファ１５に供給される。出力バッファ１２は、上述の通り、内部回路１１より供給される内部出力信号ＤＲを受け、これを外部出力信号ＤＱとして出力端子１３に供給する回路である。一方、レプリカバッファ１５は、出力バッファ１２と実質的に同一の回路構成を有しており、内部クロック信号ＬＣＬＫに同期してレプリカクロック信号ＲＣＬＫ（第３のクロック信号）を出力する回路である。これにより、レプリカクロック信号ＲＣＬＫの位相は、外部出力信号ＤＱの位相と正確に一致することになる。但し、レプリカバッファ１５を構成するトランジスタのサイズとしては、出力バッファ１２を構成するトランジスタのサイズと同一である必要はなく、インピーダンスが実質的に同じである限り、シュリンクしたトランジスタを用いても構わない。

分周回路１２０は、外部クロック信号ＣＬＫを分周することにより、ワンショットパルスであるリセット信号ＲＳＴを生成する回路である。リセット信号ＲＳＴは無効化回路２００に供給されるとともに、ディレイ回路１５０に供給される。ディレイ回路１５０は、リセット信号ＲＳＴを遅延させることによって更新タイミング信号ＳＹＮＣＬＫを生成する回路である。更新タイミング信号ＳＹＮＣＬＫはカウンタ回路１３０に供給され、カウンタ回路１３０のカウント値を更新するタイミングを示す同期信号として用いられる。したがって、更新タイミング信号ＳＹＮＣＬＫの活性化周期は、ＤＬＬ回路１００のサンプリング周期として定義される。尚、ディレイ回路１５０の遅延量は、サンプリング周期よりもやや短い量とすることが好ましい。

ここで、リセット信号ＲＳＴの生成に分周回路１２０を用いている理由は、カウンタ回路１３０の更新及びディレイライン１１０の遅延量の変更にはある一定の時間が必要だからであり、外部クロック信号ＣＬＫの毎周期ごとにカウンタ回路１３０の更新及びディレイライン１１０の遅延量変更を行うことは困難だからである。また、カウンタ回路１３０の更新及びディレイライン１１０の遅延量変更を必要以上に高頻度に行うと、消費電力が大幅に増大するからである。

カウンタ回路１３０は、ディレイライン１１０の遅延量を設定する回路であり、更新タイミング信号ＳＹＮＣＬＫに同期して、そのカウント値が更新される。カウント値の増減は、無効化回路２００から供給される位相判定信号ＰＤ１に基づいて定められる。つまり、位相判定信号ＰＤ１がアップカウントを示している場合（ハイレベルである場合）、カウンタ回路１３０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントし、これにより、ディレイライン１１０の遅延量を増大させる。逆に、位相判定信号ＰＤ１がダウンカウントを示している場合（ローレベルである場合）、カウンタ回路１３０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントし、これにより、ディレイライン１１０の遅延量を減少させる。

位相判定回路１４０は、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫとの位相差を検出する回路である。上述の通り、レプリカクロック信号ＲＣＬＫの位相は外部出力信号ＤＱの位相と一致するよう、ディレイライン１１０によって調整されるが、電圧や温度などディレイライン１１０の遅延量に影響を与えるパラメータの変動や、外部クロック信号ＣＬＫ自体の周波数変動などによって、両者の位相は刻々と変化する。位相判定回路１４０はこのような変化を検出し、外部クロック信号ＣＬＫに対してレプリカクロック信号ＲＣＬＫが進んでいるか或いは遅れているかを判定する。判定は外部クロック信号ＣＬＫの毎周期ごとに行われ、その結果は位相判定信号ＰＤ０として無効化回路２００に供給される。

無効化回路２００は、位相判定信号ＰＤ０及びリセット信号ＲＳＴを受け、これらに基づいて位相判定信号ＰＤ１を生成する回路である。

図２は、無効化回路２００の回路図である。

図２に示すように、無効化回路２００は、循環接続されたＮＡＮＤ回路２０１，２０２からなるＳＲラッチ回路２１０と、リセット信号ＲＳＴを反転させてＳＲラッチ回路２１０のリセット入力端（Ｒ）に供給するインバータ２０３と、位相判定信号ＰＤ０を反転させてＳＲラッチ回路２１０のセット入力端（Ｓ）に供給するインバータ２０４とを備える。

かかる構成により、位相判定信号ＰＤ０がハイレベルになると、リセット信号ＲＳＴの論理レベルにかかわらずＳＲラッチ回路２１０はセット状態となり、その出力である位相判定信号ＰＤ１はハイレベルとなる。ここで、位相判定信号ＰＤ０がハイレベルとなるのは、位相判定回路１４０によって、外部クロック信号ＣＬＫよりもレプリカクロック信号ＲＣＬＫの位相が進んでいることが検出された場合である。つまり、ディレイライン１１０の遅延量を増大させる必要があるケースである。

一方、リセット信号ＲＳＴがハイレベル且つ位相判定信号ＰＤ０がローレベルになると、ＳＲラッチ回路２１０はリセット状態となり、その出力である位相判定信号ＰＤ１はローレベルとなる。ここで、位相判定信号ＰＤ０がローレベルとなるのは、位相判定回路１４０によって、外部クロック信号ＣＬＫよりもレプリカクロック信号ＲＣＬＫの位相が遅れていることが検出された場合である。つまり、ディレイライン１１０の遅延量を減少させる必要があるケースである。

これにより、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がハイレベルになるとＳＲラッチ回路２１０はセットされ、その後、位相判定信号ＰＤ０がローレベルに変化しても、その変化は無効化される。つまり、ＳＲラッチ回路２１０がセットされた後リセットされるまでの間において、位相判定信号ＰＤ０が一度でもハイレベルになると、無効化回路２００の出力である位相判定信号ＰＤ１はハイレベルに固定される。そして、位相判定信号ＰＤ１がローレベルとなるのは、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がローレベルを維持している期間に限られる。

図３は、本実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。

図３に示すように、本例では、ディレイ回路１５０の遅延量がサンプリング周期よりもやや短い量に設定されている。このため、更新タイミング信号ＳＹＮＣＬＫが活性化すると、その直後にリセット信号ＲＳＴが活性化することになる。このことは、カウンタ回路１３０のカウント値が更新されると、その直後にリセット信号ＲＳＴが活性化することを意味する。

図３に示すように、サンプリング周期Ｔ１１，Ｔ１３，Ｔ１５においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がハイレベルであることから、無効化回路２００に含まれるＳＲラッチ回路２１０はリセットされない。この場合、ＳＲラッチ回路２１０は従前からのセット状態が維持されるため、サンプリング周期Ｔ１３に示すように位相判定信号ＰＤ０が途中でローレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はハイレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にアップカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に増大させられる。

これに対し、サンプリング周期Ｔ１２，Ｔ１４においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がローレベルであることから、ＳＲラッチ回路２１０はリセット信号ＲＳＴに同期してリセットされる。これにより、無効化回路２００の出力である位相判定信号ＰＤ１はローレベルに変化する。

しかしながら、サンプリング周期Ｔ１２においては、位相判定信号ＰＤ０がその後ハイレベルに変化しているため、これに応答してＳＲラッチ回路２１０は再びセットされる。これにより位相判定信号ＰＤ１はハイレベルに戻り、その後、同じサンプリング周期内において位相判定信号ＰＤ０がローレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はハイレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にアップカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に増大させられる。

一方、サンプリング周期Ｔ１４においては、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がローレベルに維持されている。これにより、ＳＲラッチ回路２１０のリセット状態が維持されるため、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値はダウンカウントされる。つまり、ディレイライン１１０の遅延量は減少させられる。

このように、本実施形態では、カウンタ回路１３０のカウント値がダウンカウントされるのは、サンプリング周期Ｔ１４に示すケース、つまり、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がローレベルに維持されたケースに限られる。その他のケースでは、位相判定信号ＰＤ０の変化は無効化回路２００によって無効化され、カウンタ回路１３０のカウント値は強制的にアップカウントされる。

これにより、ノイズやジッタ成分のように、短い周期で位相判定信号ＰＤ０に影響を与える成分が排除されるため、ＤＬＬ回路１００が長期間ロックしないという現象を防止することが可能となる。

尚、本実施形態では、カウンタ回路１３０のアップカウントを優先していることから、ダウンカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの遅れ量よりも、進み量の方が大きいケース）であっても、アップカウントを続けることによってＤＬＬロックが行われることがある。この場合、ＤＬＬロックまでにやや長い時間がかかるが、少なくとも、アップカウントとダウンカウントを交互に繰り返すループに入るという問題が生じないことから、規格で定められた期間内にＤＬＬロックを完了することが可能となる。

次に、本発明の第２の実施形態について説明する。

図４は、第２の実施形態にて用いる無効化回路２００ａの回路図である。本実施形態は、図１に示した無効化回路２００が無効化回路２００ａに置き換えられている点において第１の実施形態と相違し、その他の点は一致する。このため重複する説明は省略する。

図４に示すように、無効化回路２００ａは、インバータ２０４が削除されているとともに、ＳＲラッチ回路２１０の出力を反転させるインバータ２０５が追加されている点において、図２に示した無効化回路２００と相違する。その他の点は、図２に示した無効化回路２００と同じである。

かかる構成により、位相判定信号ＰＤ０がローレベルになると、リセット信号ＲＳＴの論理レベルにかかわらずＳＲラッチ回路２１０はセット状態となり、無効化回路２００ａの出力である位相判定信号ＰＤ１はローレベルとなる。一方、リセット信号ＲＳＴと位相判定信号ＰＤ０がともにハイレベルになると、ＳＲラッチ回路２１０はリセット状態となり、無効化回路２００ａの出力である位相判定信号ＰＤ１はハイレベルとなる。

これにより、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がローレベルになるとＳＲラッチ回路２１０はセットされ、その後、位相判定信号ＰＤ０がハイレベルに変化しても、その変化は無効化される。つまり、ＳＲラッチ回路２１０がセットされた後リセットされるまでの間において、位相判定信号ＰＤ０が一度でもローレベルになると、無効化回路２００ａの出力である位相判定信号ＰＤ１はローレベルに固定される。そして、位相判定信号ＰＤ１がハイレベルとなるのは、ＳＲラッチ回路２１０がリセットされた後、位相判定信号ＰＤ０がハイレベルを維持している期間に限られる。

図５は、本実施形態によるＤＬＬ回路の動作を示すタイミングチャートである。

図５に示すように、サンプリング周期Ｔ２１，Ｔ２３，Ｔ２５においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がローレベルであることから、無効化回路２００ａに含まれるＳＲラッチ回路２１０はリセットされない。この場合、ＳＲラッチ回路２１０は従前からのセット状態が維持されるため、サンプリング周期Ｔ２３に示すように位相判定信号ＰＤ０が途中でハイレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はローレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にダウンカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に減少させられる。

これに対し、サンプリング周期Ｔ２２，Ｔ２４においてリセット信号ＲＳＴが活性化したタイミングでは、位相判定信号ＰＤ０がハイレベルであることから、ＳＲラッチ回路２１０はリセット信号ＲＳＴに同期してリセットされる。これにより、無効化回路２００ａの出力である位相判定信号ＰＤ１はハイレベルに変化する。

しかしながら、サンプリング周期Ｔ２２においては、位相判定信号ＰＤ０がその後ローレベルに変化しているため、これに応答してＳＲラッチ回路２１０は再びセットされる。これにより位相判定信号ＰＤ１はローレベルに戻り、その後、同じサンプリング周期内において位相判定信号ＰＤ０がハイレベルに変化しても、このような変化は無効化され、位相判定信号ＰＤ１はローレベルを維持する。その結果、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値は強制的にダウンカウントされる。つまり、ディレイライン１１０の遅延量は、強制的に減少させられる。

一方、サンプリング周期Ｔ２４においては、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がハイレベルに維持されている。これにより、ＳＲラッチ回路２１０のリセット状態が維持されるため、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングで、カウンタ回路１３０のカウント値はアップカウントされる。つまり、ディレイライン１１０の遅延量は増大させられる。

このように、本実施形態では、カウンタ回路１３０のカウント値がアップカウントされるのは、サンプリング周期Ｔ２４に示すケース、つまり、リセット信号ＲＳＴの活性化によってＳＲラッチ回路２１０がリセットされた後、次に更新タイミング信号ＳＹＮＣＬＫが活性化するタイミングまで、位相判定信号ＰＤ０がハイレベルに維持されたケースに限られる。その他のケースでは、位相判定信号ＰＤ０の変化は無効化回路２００によって無効化され、カウンタ回路１３０のカウント値は強制的にダウンカウントされる。

これにより、上述した第１の実施形態と同じ効果を得ることが可能となる。

尚、本実施形態では、カウンタ回路１３０のダウンカウントを優先していることから、アップカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの進み量よりも、遅れ量の方が大きいケース）であっても、ダウンカウントを続けることによってＤＬＬロックが行われることがある。この場合、ＤＬＬロックまでにやや長い時間がかかるが、少なくとも、アップカウントとダウンカウントを交互に繰り返すループに入るという問題が生じないことから、規格で定められた期間内にＤＬＬロックを完了することが可能となる。

次に、本発明の第３の実施形態について説明する。

図６は、本発明の第３の実施形態による半導体装置の３０の構成を示すブロック図である。本実施形態は、無効化回路２００，２００ａの両方が備えられている点、並びに、無効化回路２００，２００ａのいずれか一方を選択する選択回路３１を備えている点において、上述した第１の実施形態と異なる。その他の点は、第１の実施形態による半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

図６に示すように、選択回路３１には、位相判定回路１４０の出力である位相判定信号ＰＤ０が入力されており、ＤＬＬ回路１００ａが動作を開始した後、最初に得られた位相判定信号ＰＤ０の論理レベルに基づいて、無効化回路２００，２００ａのいずれか一方を選択する。選択されなかった無効化回路については、その出力は無視される。具体的には、最初に得られた位相判定信号ＰＤ０がハイレベルである場合は、アップカウントを優先する無効化回路２００を選択し、最初に得られた位相判定信号ＰＤ０がローレベルである場合は、ダウンカウントを優先する無効化回路２００ａを選択する。

最初に得られた位相判定信号ＰＤ０がハイレベルである場合は、アップカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの進み量よりも、遅れ量の方が大きいケース）である確率が高く、逆に、最初に得られた位相判定信号ＰＤ０がローレベルである場合は、ダウンカウントした方がＤＬＬロックに要する時間が短いケース（外部クロック信号ＣＬＫに対するレプリカクロック信号ＲＣＬＫの遅れ量よりも、進み量の方が大きいケース）である確率が高い。このため、最初に得られた位相判定信号ＰＤ０に基づいて無効化回路２００，２００ａのいずれか一方を選択すれば、上述した第１及び第２の実施形態よりも、より高速にＤＬＬ回路１００ａをロックさせることが可能となる。

次に、本発明の第４の実施形態について説明する。

図７は、本発明の第４の実施形態による半導体装置の４０の構成を示すブロック図である。本実施形態は、無効化回路２００の上述した無効化動作を停止させる停止回路４１を備えている点において、上述した第１の実施形態と異なる。その他の点は、第１の実施形態による半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

停止回路４１の出力である停止信号ＳＴＰは、初期状態においては非活性状態であり、このため、無効化回路２００は上述した無効化動作を行う。一方、停止回路４１にはカウンタ回路１３０のカウント値が供給されており、これがあらかじめ定められたパターンで変化した場合、停止信号ＳＴＰを活性化させる。停止信号ＳＴＰが活性化すると、無効化回路２００は無効化動作を停止し、位相判定信号ＰＤ０をそのまま位相判定信号ＰＤ１としてカウンタ回路１３０に供給する。

ここで、あらかじめ定められたパターンとは、ＤＬＬ回路１００ｂがロックした状態又はロックに近い状態にて現れるパターンである。具体的には、カウンタ回路１３０のカウント値がアップカウントした後ダウンカウントするパターン、又はその逆のパターンが現れた場合に、停止信号ＳＴＰを活性化させることが好ましい。これは、このようなパターンが現れるのは、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相がほぼ一致している場合の特徴だからである。このような場合、無効化回路２００によってアップカウントを優先すると、却って位相がずれる可能性があるため、本実施形態では停止回路４１によって無効化回路２００の動作を停止させているのである。

これにより、本実施形態によれば、第１の実施形態による効果に加え、ＤＬＬロック後のロック状態をより確実に維持できるという効果を得ることが可能となる。

尚、停止信号ＳＴＰが活性化するためのカウント値の変化パターンとしては、上述したパターンの他、アップカウントとダウンカウントが交互に３回又は４回以上繰り返されたパターンとしても構わない。アップカウントとダウンカウントを交互に繰り返すのは、外部クロック信号ＣＬＫとレプリカクロック信号ＲＣＬＫの位相がほぼ一致している場合のより明確な特徴だからである。

次に、本発明の第５の実施形態について説明する。

図８は、本発明の第５の実施形態による半導体装置の５０の構成を示すブロック図である。本実施形態は、ディレイライン１１０がコースディレイライン１１１とファインディレイライン１１２を含んでいる点、ファインディレイライン１１２の遅延量を調整するカウンタ回路１３２を備えている点、並びに、カウンタ回路１３０，１３２のいずれか一方を選択する選択回路５１を備えている点において、上述した第１の実施形態と異なる。その他の点は、第１の実施形態による半導体装置１０と同一であることから、同一の要素には同一の符号を付し、重複する説明は省略する。

コースディレイライン１１１は、相対的に遅延量の調整ピッチが粗い大きいディレイラインであり、比較的遅延量の大きいインバータを従属接続したインバータチェーンによって構成される。また、ファインディレイライン１１２は、相対的に遅延量の調整ピッチが細かいディレイラインであり、比較的遅延量の小さいインバータを従属接続したインバータチェーンによって構成されるか、或いは、コースディレイライン１１１から得られる２つのクロックを合成するインターポレータによって構成される。

本実施形態では、カウンタ回路１３０のカウント値によってコースディレイライン１１１の遅延量が調整され、カウンタ回路１３２のカウント値によってファインディレイ１１２の遅延量が調整される。そして、これらコースディレイライン１１１とファインディレイライン１１２は直列に接続されており、コースディレイライン１１１によって大まかな遅延量の調整を行った後、さらに、ファインディレイライン１１２によって細かな遅延量の調整を行うことで、より高速且つ高精度なＤＬＬロックを実現している。

図８に示すように、コースディレイライン１１１を制御するカウンタ回路１３０に対しては、無効化回路２００を介した位相判定信号ＰＤ１が供給される一方、ファインディレイライン１１２を制御するカウンタ回路１３２に対しては、位相判定信号ＰＤ０が直接供給される。これは、ファインディレイライン１１２は主にＤＬＬロック後における微調整に用いられることから、非ロック状態からＤＬＬ回路１００ｃがロックするまでの時間にはあまり影響しないからであり、むしろ、ファインディレイライン１１２に対して無効化動作を行うと、位相のズレが生じる可能性が大きくなるからである。

選択回路５１は、カウンタ回路１３０，１３２のいずれか一方の動作（カウント値の更新）を許可する回路である。選択回路５１は、初期状態においてはカウンタ回路１３０を選択しており、これにより、ディレイライン１１０はコースディレイライン１１１による粗調動作を行う。選択回路５１にはカウンタ回路１３０のカウント値が供給されており、これがあらかじめ定められたパターンで変化した場合、カウンタ回路１３０の動作を停止させ、その代わりに、カウンタ回路１３２を選択してファインディレイライン１１２による微調動作を行う。ここで、あらかじめ定められたパターンとしては、上述した停止信号ＳＴＰが活性化するパターンと同じパターンを挙げることができる。

これにより、本実施形態によれば、高速にＤＬＬロックを行うことができるとともに、無効化回路２００の動作がファインディレイライン１１２に影響を及ぼさないことから、高精度なＤＬＬロック状態を確保することが可能となる。

次に、本発明の第６の実施形態について説明する。

図９は、本発明の第６の実施形態による半導体装置の６０の構成を示すブロック図である。

図９に示すように、本実施形態による半導体装置６０は、ディレイライン１６０、カウンタ回路１７０、デューティ判定回路１８０及び無効化回路３００をさらに備え、２つのディレイライン１１０，１６０の出力を信号合成器１９０によって合成することによって内部クロック信号ＬＣＬＫを生成する。その他の点については上述した第１の実施形態による半導体装置１０と基本的に同じであることから、同一の要素には同一の符号を付し、重複する説明は省略する。

ディレイライン１６０及びカウンタ回路１７０は、インバータ２５０によって反転した外部クロック信号ＣＬＫのデューティを補正するデューティ補正回路を構成する。具体的には、ディレイライン１６０は、外部クロック信号ＣＬＫの立ち下がりエッジの位置を調整することによって内部クロック信号ＬＣＬＫのデューティを調整する。その調整量は、カウンタ回路１７０によって定められる。一方、ディレイライン１１０は、外部クロック信号ＣＬＫの立ち上がりエッジの位置を調整することによって内部クロック信号ＬＣＬＫの位相を調整する。これにより、信号合成器１９０によって生成される内部クロック信号ＬＣＬＫは、位相及びデューティとも正しく調整された信号となる。

カウンタ回路１７０は、ディレイライン１６０の遅延量を設定する回路であり、更新タイミング信号ＳＹＮＣＬＫに同期して、そのカウント値が更新される。カウント値の増減は、無効化回路３００から供給されるデューティ判定信号ＤＤ１に基づいて定められる。つまり、デューティ判定信号ＤＤ１がアップカウントを示している場合、カウンタ回路１７０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をアップカウントし、これにより、ディレイライン１６０の遅延量を増大させる。逆に、デューティ判定信号ＤＤ１がダウンカウントを示している場合、カウンタ回路１７０は更新タイミング信号ＳＹＮＣＬＫに同期してそのカウント値をダウンカウントし、これにより、ディレイライン１６０の遅延量を減少させる。

無効化回路３００は、デューティ判定信号ＤＤ０及びリセット信号ＲＳＴを受け、これらに基づいてデューティ判定信号ＤＤ１を生成する回路である。その回路構成は、図２に示した無効化回路２００又は図４に示した無効化回路２００ａと同様である。したがって、無効化回路３００は、無効化回路２００又は２００ａと同様の無効化動作を行う。

デューティ判定回路１８０は、ディレイライン１１０，１６０の出力に基づいて、内部クロック信号ＬＣＬＫのデューティを検出し、これによりデューティ判定信号ＤＤ０を生成する回路である。

このように、本実施形態によるＤＬＬ回路１００ｄは、ノイズやジッタ成分のように、短い周期で位相判定信号ＰＤ０に影響を与える成分を無効化回路２００によって排除し、短い周期でデューティ判定信号ＤＤ０に影響を与える成分を無効化回路３００によって排除している。このため、位相のみならずデューティについても、速やかに調整することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記各実施形態では、本発明をＤＬＬ回路に適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、他の種類のクロック制御回路、例えばデューティ補正回路（図９参照）に対して適用することも可能である。

また、上記各実施形態では、リセット信号ＲＳＴを用いて無効化回路２００等をリセットしているが、カウンタ回路１３０の更新動作と干渉しない限り、更新タイミング信号ＳＹＮＣＬＫ自体をリセット信号ＲＳＴとして用いても構わない。さらには、更新タイミング信号ＳＹＮＣＬＫを遅延させることによってリセット信号ＲＳＴを生成しても構わない。

１０，３０，４０，５０，６０ 半導体装置
１１ 内部回路
１２ 出力バッファ
１３ 出力端子
１４ クロック端子
１５ レプリカバッファ
３１ 選択回路
４１ 停止回路
５１ 選択回路
１００，１００ａ，１００ｂ，１００ｃ，１００ｄ ＤＬＬ回路
１１０，１６０ ディレイライン
１１１ コースディレイライン
１１２ ファインディレイライン
１２０ 分周回路
１３０，１３２，１７０ カウンタ回路
１４０ 位相判定回路
１５０ ディレイ回路
１８０ デューティ判定回路
１９０ 信号合成器
２００，２００ａ，３００ 無効化回路
２１０ ＳＲラッチ回路

Claims (13)

1. 第１のクロック信号と第２のクロック信号との位相差に基づいて、第１の論理レベルと第２の論理レベルとの間で変化する第１の位相判定信号を生成する位相判定回路と、
   第２の位相判定信号を受け、前記第２の位相判定信号のサンプリング動作を前記第１のクロック信号の周期よりも長い周期で行い、第１の状態である前記第２の位相判定信号がサンプリングされた場合にはカウント値をインクリメントし、第２の状態である前記第２の位相判定信号がサンプリングされた場合には前記カウント値をデクリメントするカウンタ回路と、
   前記カウンタ回路の前記カウント値に基づいて前記第１のクロック信号を遅延させることにより中間クロック信号を生成するディレイラインと、
   前記中間クロック信号に基づいて第２のクロック信号を生成するバッファ回路と、
   前記位相判定回路と前記カウンタ回路との間に設けられ、前記第１の位相判定信号に応じて前記第２の位相判定信号を生成する生成回路と、を備え、
   前記カウンタ回路による隣接するサンプリング動作のインターバル内において、前記第１の位相判定信号は前記第１の論理レベルと前記第２の論理レベルとの間でゼロを含む第１の回数変化し、前記第２の位相判定信号は前記第１の状態と前記第２の状態との間で前記第１の回数と同じか前記第１の回数よりも少なくゼロを含む第２の回数変化することを特徴とする半導体装置。
2. 前記カウンタ回路は更新タイミング信号を受け、前記生成回路はリセット信号を受け、前記更新タイミング信号は前記サンプリング動作の周期を決定し、前記リセット信号は前記更新タイミング信号と同じ周期で異なる位相を持つ信号であることを特徴とする請求項１記載の半導体装置。
3. 前記生成回路はＳＲラッチ回路を含み、前記ＳＲラッチ回路は、前記第１の位相判定信号が第１と第２の論理レベルの一方となったらセットされ、前記第１の位相判定信号が第１と第２の論理レベルのもう一方である間に前記リセット信号が与えられたらリセットされ、前記ＳＲラッチ回路が前記第２の位相判定信号を生成することを特徴とする請求項２記載の半導体装置。
4. 前記ＳＲラッチ回路はセット端子、リセット端子、および出力端子を備え、前記第１の位相判定信号を入力とする第１のインバータ回路が前記セット端子に接続され、前記リセット信号を入力とする第２のインバータ回路が前記リセット端子に接続され、前記出力端子から前記第２の位相判定信号を出力することを特徴とする請求項３記載の半導体装置。
5. 前記ＳＲラッチ回路はセット端子、リセット端子、および出力端子を備え、前記第１の位相判定信号を前記セット端子に入力し、前記リセット信号を入力とする第１のインバータ回路が前記リセット端子に接続され、前記ＳＲラッチ回路の前記出力端子が入力に接続された第２のインバータ回路の出力が前記第２の位相判定信号であることを特徴とする請求項３記載の半導体装置。
6. 前記中間クロック信号に応じて動作する別のバッファ回路をさらに備え、前記別のバッファ回路は前記バッファ回路と同一の構成であることを特徴とする請求項１から５のいずれかに記載の半導体装置。
7. 前記第１のクロック信号を分周し前記リセット信号を生成する分周回路と、前記分周回路と接続され前記更新タイミング信号を生成する遅延回路をさらに含むことを特徴とする請求項２から５のいずれかに記載の半導体装置。
8. 外部クロック信号を受け、ＤＬＬクロック信号を供給する遅延回路を備えたＤＬＬ回路において、
   前記ＤＬＬクロック信号と前記外部クロック信号の位相差を検出し、位相検出信号を生成し、
   前記外部クロック信号を分周してリセット信号を生成し、
   前記リセット信号を遅延させて更新タイミング信号を生成し、
   前記リセット信号がアクティブになった時から前記更新タイミング信号がアクティブになった時までのインターバルにおいて、何時においても前記位相検出信号が第１の論理レベルになったら、前記遅延回路の遅延を第１の方向に調整し、
   前記リセット信号がアクティブになった時から前記更新タイミング信号がアクティブになった時までのインターバルにおいて、常に前記位相検出信号が前記第１の論理レベルと異なる第２の論理レベルである場合に、前記遅延回路の遅延を前記第１の方向と逆の第２の方向に調整することを特徴とするＤＬＬ回路の遅延調整手法。
9. 次のリセット信号が更新タイミング信号を生成するまでの時間より短く、前記リセット信号を遅延させることを特徴とする請求項８記載のＤＬＬ回路の遅延調整方法。
10. 前記ＤＬＬクロック信号は、ＤＬＬレプリカクロック信号であることを特徴とする請求項８または９に記載のＤＬＬ回路の遅延調整方法。
11. 前記ＤＬＬレプリカクロック信号は、出力バッファ回路の遅延にあわせて、ＤＬＬ内部クロック信号を遅延させた信号であることを特徴とする請求項１０記載のＤＬＬ回路の遅延調整方法。
12. 前記リセット信号がアクティブになった時から、前記更新タイミング信号がアクティブになった時までのインターバルの何時においても、前記ＤＬＬクロック信号が前記外部信号よりも進んでいることを示す前記第１の論理レベルに前記位相検出信号がなったら、遅延回路の遅延量を増やすことを特徴とする請求項８から１１のいずれかに記載のＤＬＬ回路の遅延調整方法。
13. 前記リセット信号がアクティブになった時から、前記更新タイミング信号がアクティブになった時までのインターバルの何時においても、前記ＤＬＬクロック信号が前記外部信号よりも遅れていることを示す前記第１の論理レベルに前記位相検出信号がなったら、遅延回路の遅延量を減らすことを特徴とする請求項８から１１のいずれかに記載のＤＬＬ回路の遅延調整方法。

Images