JP2001326563A - Ｄｌｌ回路 - Google Patents
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- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 クロックの位相を高精度に調整できるＤＬＬ
回路を提供する。 【解決手段】 ＤＬＬ回路はファイン遅延回路３０を備
える。ファイン遅延回路３０は、第１のインバータ回路
３２０と、第２のインバータ回路３３０と、遅延ユニッ
ト３０１，３０９，３１０とを備える。第１のインバー
タ回路３２０の出力端子は第２のインバータ回路３３０
の出力端子に接続されており、第１および第２のインバ
ータ回路３２０，３３０は、サイズの異なるインバータ
３０２〜３０８から構成される。位相比較器において遅
延クロックＣＬＫＤの位相を基準クロックＣＬＫの位相
と比較した比較結果に基づいてカウントされたアドレス
ａ０〜ａ２によって第１および第２のインバータ回路３
２０，３３０を構成するインバータ３０２〜３０８が選
択駆動され、一定量Ｔの位相差を有する信号ＩＮＦ，Ｉ
ＮＤの間に位相を有する信号ＯＵＴがファイン遅延回路
３０から出力される。
回路を提供する。 【解決手段】 ＤＬＬ回路はファイン遅延回路３０を備
える。ファイン遅延回路３０は、第１のインバータ回路
３２０と、第２のインバータ回路３３０と、遅延ユニッ
ト３０１，３０９，３１０とを備える。第１のインバー
タ回路３２０の出力端子は第２のインバータ回路３３０
の出力端子に接続されており、第１および第２のインバ
ータ回路３２０，３３０は、サイズの異なるインバータ
３０２〜３０８から構成される。位相比較器において遅
延クロックＣＬＫＤの位相を基準クロックＣＬＫの位相
と比較した比較結果に基づいてカウントされたアドレス
ａ０〜ａ２によって第１および第２のインバータ回路３
２０，３３０を構成するインバータ３０２〜３０８が選
択駆動され、一定量Ｔの位相差を有する信号ＩＮＦ，Ｉ
ＮＤの間に位相を有する信号ＯＵＴがファイン遅延回路
３０から出力される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に用いて有用なＤＬＬ（Delay Locked Loop）回路
に関し、特にクロックの位相を高精度に調整可能なＤＬ
Ｌ回路に関するものである。
装置に用いて有用なＤＬＬ（Delay Locked Loop）回路
に関し、特にクロックの位相を高精度に調整可能なＤＬ
Ｌ回路に関するものである。
【０００２】
【従来の技術】従来、ＤＬＬ回路は、インバータチェー
ン等のディレイチェーンを用いて位相合せを行なってい
る。その位相合せの方法は、ある一定の値で変化するデ
ィレイチェーンのディレイ量の中から必要なディレイ量
を自動的に選択し、そのディレイ量を保持する方法であ
る。そして、一定の値よりさらに精度よく位相合せを行
なうためには、図１４に示すようにインバータ６０とイ
ンバータ７０との間に容量の異なるキャパシタ６２，６
４，６６をＮチャネルＭＯＳトランジスタ６１，６３，
６５を介して接続し、アドレスａ０，ａ１，ａ２により
ＮチャネルＭＯＳトランジスタ６１，６３，６５を選択
的にオン／オフさせる。これにより、２つのインバータ
６０，７０による一定の遅延量の範囲内でクロックの位
相を調整する。
ン等のディレイチェーンを用いて位相合せを行なってい
る。その位相合せの方法は、ある一定の値で変化するデ
ィレイチェーンのディレイ量の中から必要なディレイ量
を自動的に選択し、そのディレイ量を保持する方法であ
る。そして、一定の値よりさらに精度よく位相合せを行
なうためには、図１４に示すようにインバータ６０とイ
ンバータ７０との間に容量の異なるキャパシタ６２，６
４，６６をＮチャネルＭＯＳトランジスタ６１，６３，
６５を介して接続し、アドレスａ０，ａ１，ａ２により
ＮチャネルＭＯＳトランジスタ６１，６３，６５を選択
的にオン／オフさせる。これにより、２つのインバータ
６０，７０による一定の遅延量の範囲内でクロックの位
相を調整する。
【０００３】
【発明が解決しようとする課題】ところが、従来のＤＬ
Ｌ回路は、インバータチェーンにより一定量の遅延を行
ない、キャパシタにより一定量より小さい遅延を行なっ
ており、両者の遅延方式が異なるため、電圧、プロセ
ス、温度の影響の度合いが異なり、クロックの位相調整
が非常に困難であるという問題があった。
Ｌ回路は、インバータチェーンにより一定量の遅延を行
ない、キャパシタにより一定量より小さい遅延を行なっ
ており、両者の遅延方式が異なるため、電圧、プロセ
ス、温度の影響の度合いが異なり、クロックの位相調整
が非常に困難であるという問題があった。
【０００４】図１４に示すキャパシタ６２，６４，６６
の容量のバラツキによりキャパシタ６２，６４，６６に
よる遅延量がインバータ６０および７０による遅延量を
超えてしまい、インバータ６０および７０による遅延量
の範囲内でクロックの位相を高精度に調整することがで
きないという問題があった。
の容量のバラツキによりキャパシタ６２，６４，６６に
よる遅延量がインバータ６０および７０による遅延量を
超えてしまい、インバータ６０および７０による遅延量
の範囲内でクロックの位相を高精度に調整することがで
きないという問題があった。
【０００５】そこで、本発明はかかる問題を解決するた
めになされたものであり、その目的は、電圧、プロセ
ス、温度等の影響を受けにくく、クロックの位相を高精
度に調整できるＤＬＬ回路を提供することにある。
めになされたものであり、その目的は、電圧、プロセ
ス、温度等の影響を受けにくく、クロックの位相を高精
度に調整できるＤＬＬ回路を提供することにある。
【０００６】
【課題を解決するための手段】この発明によるＤＬＬ回
路は、遅延クロックの位相を基準クロックの位相と比較
する位相比較器と、位相比較器の比較結果に基づいてア
ップ／ダウンをカウントし、第１および第２のアドレス
を出力するカウンタと、基準クロックに基づいて一定量
の位相差を有する第１および第２の信号を生成し、その
生成した第１および第２の信号と第１のアドレスとに基
づいて位相が第１の信号の位相と第２の信号の位相との
間に存在する微調整クロックを生成する第１の遅延回路
と、第２のアドレスに基づいて、一定量の整数倍だけ微
調整クロックを遅延させて遅延クロックを出力する第２
の遅延回路とを備える。
路は、遅延クロックの位相を基準クロックの位相と比較
する位相比較器と、位相比較器の比較結果に基づいてア
ップ／ダウンをカウントし、第１および第２のアドレス
を出力するカウンタと、基準クロックに基づいて一定量
の位相差を有する第１および第２の信号を生成し、その
生成した第１および第２の信号と第１のアドレスとに基
づいて位相が第１の信号の位相と第２の信号の位相との
間に存在する微調整クロックを生成する第１の遅延回路
と、第２のアドレスに基づいて、一定量の整数倍だけ微
調整クロックを遅延させて遅延クロックを出力する第２
の遅延回路とを備える。
【０００７】この発明によるＤＬＬ回路においては、遅
延クロックの位相を基準クロックの位相と比較した比較
結果に基づいてアップ／ダウンをカウントし、第１およ
び第２のアドレスを生成する。そして、第１のアドレス
に基づいて基準クロックの位相を一定量Ｔの範囲内で制
御するファイン制御を行ない、第２のアドレスに基づい
て基準クロックの位相を一定量Ｔの精度で制御する粗制
御を行なう。
延クロックの位相を基準クロックの位相と比較した比較
結果に基づいてアップ／ダウンをカウントし、第１およ
び第２のアドレスを生成する。そして、第１のアドレス
に基づいて基準クロックの位相を一定量Ｔの範囲内で制
御するファイン制御を行ない、第２のアドレスに基づい
て基準クロックの位相を一定量Ｔの精度で制御する粗制
御を行なう。
【０００８】したがって、遅延クロックの位相を基準ク
ロックの位相に一定量Ｔの範囲内で高精度に一致させる
ことができる。
ロックの位相に一定量Ｔの範囲内で高精度に一致させる
ことができる。
【０００９】好ましくは、第１の遅延回路は、第１のア
ドレスに基づいて第１および第２の信号に対する重み付
けを行なうことにより微調整クロックを生成する。
ドレスに基づいて第１および第２の信号に対する重み付
けを行なうことにより微調整クロックを生成する。
【００１０】第１の遅延回路は、第１のアドレスに基づ
いて、一定量Ｔの位相差を有する第１および第２の信号
に対する重み付けを行ない、第１の信号の位相と第２の
信号の位相との間に位相が存在する微調整クロックを生
成する。
いて、一定量Ｔの位相差を有する第１および第２の信号
に対する重み付けを行ない、第１の信号の位相と第２の
信号の位相との間に位相が存在する微調整クロックを生
成する。
【００１１】したがって、遅延クロックの位相を基準ク
ロックの位相に一定量Ｔの範囲内で高精度に一致させる
ことができる。
ロックの位相に一定量Ｔの範囲内で高精度に一致させる
ことができる。
【００１２】特に第１の遅延回路は、サイズを決定する
ことにより第１の信号に対する重み付けを行なう第１の
インバータ回路と、第１のインバータ回路の出力端子に
接続された出力端子を有し、サイズを決定することによ
り第２の信号に対する重み付けを行なう第２のインバー
タ回路とを含み、カウンタは、第１および第２のインバ
ータ回路のサイズを決定するための第１のアドレスを第
１の遅延回路へ出力する。
ことにより第１の信号に対する重み付けを行なう第１の
インバータ回路と、第１のインバータ回路の出力端子に
接続された出力端子を有し、サイズを決定することによ
り第２の信号に対する重み付けを行なう第２のインバー
タ回路とを含み、カウンタは、第１および第２のインバ
ータ回路のサイズを決定するための第１のアドレスを第
１の遅延回路へ出力する。
【００１３】第１の遅延回路においては、カウンタから
の第１のアドレスに基づいて、第１および第２のインバ
ータ回路のサイズが決定され、その決定されたサイズに
基づいて一定量Ｔの位相差を有する第１および第２の信
号に対する重み付けが行われる。
の第１のアドレスに基づいて、第１および第２のインバ
ータ回路のサイズが決定され、その決定されたサイズに
基づいて一定量Ｔの位相差を有する第１および第２の信
号に対する重み付けが行われる。
【００１４】したがって、サイズが可変なインバータを
用いることによって容易に第１および第２の信号に対す
る重み付けを行なうことができる。その結果、一定量Ｔ
の範囲内で高精度に基準クロックの位相を調整できる。
用いることによって容易に第１および第２の信号に対す
る重み付けを行なうことができる。その結果、一定量Ｔ
の範囲内で高精度に基準クロックの位相を調整できる。
【００１５】また、粗制御を行なう回路とファイン制御
を行なう回路とをインバータを用いて構成できるので、
電圧、プロセス、温度による両制御への影響の度合いを
同じにでき、遅延クロックの位相を基準クロックの位相
に容易に一致させることができる。
を行なう回路とをインバータを用いて構成できるので、
電圧、プロセス、温度による両制御への影響の度合いを
同じにでき、遅延クロックの位相を基準クロックの位相
に容易に一致させることができる。
【００１６】好ましくは、第１の遅延回路は、互いに異
なるサイズを有し、並列に接続された複数の第１のイン
バータと、複数の第１のインバータの出力端子に接続さ
れた出力端子を有し、互いにサイズが異なる並列に接続
された複数の第２のインバータとを含み、カウンタは、
第１および第２のインバータを選択的に活性化するため
の第１のアドレスを第１の遅延回路へ出力する。
なるサイズを有し、並列に接続された複数の第１のイン
バータと、複数の第１のインバータの出力端子に接続さ
れた出力端子を有し、互いにサイズが異なる並列に接続
された複数の第２のインバータとを含み、カウンタは、
第１および第２のインバータを選択的に活性化するため
の第１のアドレスを第１の遅延回路へ出力する。
【００１７】第１の遅延回路においては、カウンタから
の第１のアドレスに基づいて、互いに異なるサイズを有
し、並列に接続された複数の第１および第２のインバー
タのうち、一部のインバータが選択的に活性化される。
そして、一定量Ｔの位相差を有する第１および第２の信
号に対する重み付けが行われる。
の第１のアドレスに基づいて、互いに異なるサイズを有
し、並列に接続された複数の第１および第２のインバー
タのうち、一部のインバータが選択的に活性化される。
そして、一定量Ｔの位相差を有する第１および第２の信
号に対する重み付けが行われる。
【００１８】したがって、互いにサイズが異なるインバ
ータを並列に接続するだけで容易に第１および第２の信
号に対する重み付けを行なうことができる。その結果、
一定量Ｔの範囲内で高精度に基準クロックの位相を調整
できる。
ータを並列に接続するだけで容易に第１および第２の信
号に対する重み付けを行なうことができる。その結果、
一定量Ｔの範囲内で高精度に基準クロックの位相を調整
できる。
【００１９】また、粗制御を行なう回路とファイン制御
を行なう回路とをインバータを用いて構成できるので、
電圧、プロセス、温度による両制御への影響の度合いを
同じにでき、遅延クロックの位相を基準クロックの位相
に容易に一致させることができる。
を行なう回路とをインバータを用いて構成できるので、
電圧、プロセス、温度による両制御への影響の度合いを
同じにでき、遅延クロックの位相を基準クロックの位相
に容易に一致させることができる。
【００２０】
【発明の実施の形態】本発明の実施の形態について図面
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
を参照しながら詳細に説明する。なお、図中同一または
相当部分には同一符号を付してその説明は繰返さない。
【００２１】図１を参照して、本発明によるＤＬＬ回路
１００は、位相比較器１０と、カウンタ２０と、ファイ
ン遅延回路３０と、コース遅延回路４０とを備える。
１００は、位相比較器１０と、カウンタ２０と、ファイ
ン遅延回路３０と、コース遅延回路４０とを備える。
【００２２】位相比較器１０は、基準クロックＣＬＫと
遅延クロックＣＬＫＤとを入力し、遅延クロックＣＬＫ
Ｄの位相を基準クロックＣＬＫの位相と比較し、その比
較結果を出力する。
遅延クロックＣＬＫＤとを入力し、遅延クロックＣＬＫ
Ｄの位相を基準クロックＣＬＫの位相と比較し、その比
較結果を出力する。
【００２３】カウンタ２０は、位相比較器１０の比較結
果に基づいてアップ／ダウンをカウントし、アドレスａ
０〜ａ２と、アドレスａ３〜ａ５とを出力する。
果に基づいてアップ／ダウンをカウントし、アドレスａ
０〜ａ２と、アドレスａ３〜ａ５とを出力する。
【００２４】ファイン遅延回路３０は、クロックを精細
に遅延させるもので、基準クロックＣＬＫとカウンタ２
０からのアドレスａ０〜ａ２とを入力し、後述する方法
により基準クロックＣＬＫから微調整クロックＣＬＫＢ
を生成して出力する。コース遅延回路４０は、クロック
を大まかに遅延させるもので、ファイン遅延回路３０か
らの微調整クロックＣＬＫＢとカウンタ２０からのアド
レスａ３〜ａ５とを入力し、後述する方法により微調整
クロックＣＬＫＢを一定量の整数倍だけ遅延させて遅延
クロックＣＬＫＤを出力する。出力された遅延クロック
ＣＬＫＤは位相比較器１０に入力されるとともに、出力
端子ＯＵＴから外部へ出力される。
に遅延させるもので、基準クロックＣＬＫとカウンタ２
０からのアドレスａ０〜ａ２とを入力し、後述する方法
により基準クロックＣＬＫから微調整クロックＣＬＫＢ
を生成して出力する。コース遅延回路４０は、クロック
を大まかに遅延させるもので、ファイン遅延回路３０か
らの微調整クロックＣＬＫＢとカウンタ２０からのアド
レスａ３〜ａ５とを入力し、後述する方法により微調整
クロックＣＬＫＢを一定量の整数倍だけ遅延させて遅延
クロックＣＬＫＤを出力する。出力された遅延クロック
ＣＬＫＤは位相比較器１０に入力されるとともに、出力
端子ＯＵＴから外部へ出力される。
【００２５】図２を参照して、位相比較器１０は、ＮＡ
ＮＤ１０１〜１０７と、インバータ１０８とを備える。
ＮＡＮＤ１０１とＮＡＮＤ１０２、ＮＡＮＤ１０３とＮ
ＡＮＤ１０４、ＮＡＮＤ１０６とＮＡＮＤ１０７は、そ
れぞれ、フリップフロップの機能を果たすものである。
その結果、位相比較器１０は、遅延クロックＣＬＫＤの
位相を基準クロックＣＬＫの位相と比較し、遅延クロッ
クＣＬＫＤの位相遅れに応じた信号をＵＰ端子から出力
する。なお、本実施の形態においては、ＤＮ端子は使用
しない。
ＮＤ１０１〜１０７と、インバータ１０８とを備える。
ＮＡＮＤ１０１とＮＡＮＤ１０２、ＮＡＮＤ１０３とＮ
ＡＮＤ１０４、ＮＡＮＤ１０６とＮＡＮＤ１０７は、そ
れぞれ、フリップフロップの機能を果たすものである。
その結果、位相比較器１０は、遅延クロックＣＬＫＤの
位相を基準クロックＣＬＫの位相と比較し、遅延クロッ
クＣＬＫＤの位相遅れに応じた信号をＵＰ端子から出力
する。なお、本実施の形態においては、ＤＮ端子は使用
しない。
【００２６】図３を参照して、カウンタ２０は、カウン
タユニット２０１〜２０６と、インバータ２０７〜２１
２とを備える。また、カウンタユニット２０１〜２０６
の各々は、図４に示すようにインバータ２１３，２１
９，２２０，２２４，２２５，２２６，２３１と、Ｎチ
ャネルＭＯＳトランジスタ２１４，２１６，２２１，２
２３，２２７，２２９と、ＰチャネルＭＯＳトランジス
タ２１５，２１７，２２８，２３０と、クロックドイン
バータ２１８，２２２と、ＮＯＲゲート２３２とを備え
る。
タユニット２０１〜２０６と、インバータ２０７〜２１
２とを備える。また、カウンタユニット２０１〜２０６
の各々は、図４に示すようにインバータ２１３，２１
９，２２０，２２４，２２５，２２６，２３１と、Ｎチ
ャネルＭＯＳトランジスタ２１４，２１６，２２１，２
２３，２２７，２２９と、ＰチャネルＭＯＳトランジス
タ２１５，２１７，２２８，２３０と、クロックドイン
バータ２１８，２２２と、ＮＯＲゲート２３２とを備え
る。
【００２７】図４に示すカウンタユニットに、位相比較
器１０からの位相比較結果ＵＰ、基準クロックＣＬＫ，
／ＣＬＫおよびリセット信号ＲＳＴが入力されると、図
５に示すようなキャリア信号Ｃおよびデータ信号Ｄが出
力される。位相比較器１０で遅延クロックＣＬＫＤの位
相が基準クロックＣＬＫの位相と比較された結果、基準
クロックＣＬＫの各立上がりで遅延クロックＣＬＫＤが
Ｈ（論理ハイ）レベルのときは、カウンタユニット２０
１〜２０６の端子ＵＰにはＨレベルの信号が入力され、
カウンタ２０は図６に示すアドレスａ０〜ａ５を基準ク
ロックＣＬＫの各サイクルにおいて生成する。また、基
準クロックＣＬＫの各立上がりで遅延クロックＣＬＫＤ
がＬ（論理ロー）レベルのときは、カウンタ２０１〜２
０６の端子ＵＰにはＬレベルの信号が入力され、カウン
タ２０は、図７に示すアドレスａ０〜ａ５を基準クロッ
クＣＬＫの各サイクルにおいて生成する。したがって、
カウンタ２０は、位相比較器１０の比較結果に応じてア
ドレスａ０〜ａ５を生成し、アドレスａ０〜ａ２をファ
イン遅延回路３０へ出力し、アドレスａ３〜ａ５をコー
ス遅延回路４０へ出力する。
器１０からの位相比較結果ＵＰ、基準クロックＣＬＫ，
／ＣＬＫおよびリセット信号ＲＳＴが入力されると、図
５に示すようなキャリア信号Ｃおよびデータ信号Ｄが出
力される。位相比較器１０で遅延クロックＣＬＫＤの位
相が基準クロックＣＬＫの位相と比較された結果、基準
クロックＣＬＫの各立上がりで遅延クロックＣＬＫＤが
Ｈ（論理ハイ）レベルのときは、カウンタユニット２０
１〜２０６の端子ＵＰにはＨレベルの信号が入力され、
カウンタ２０は図６に示すアドレスａ０〜ａ５を基準ク
ロックＣＬＫの各サイクルにおいて生成する。また、基
準クロックＣＬＫの各立上がりで遅延クロックＣＬＫＤ
がＬ（論理ロー）レベルのときは、カウンタ２０１〜２
０６の端子ＵＰにはＬレベルの信号が入力され、カウン
タ２０は、図７に示すアドレスａ０〜ａ５を基準クロッ
クＣＬＫの各サイクルにおいて生成する。したがって、
カウンタ２０は、位相比較器１０の比較結果に応じてア
ドレスａ０〜ａ５を生成し、アドレスａ０〜ａ２をファ
イン遅延回路３０へ出力し、アドレスａ３〜ａ５をコー
ス遅延回路４０へ出力する。
【００２８】図８を参照して、ファイン遅延回路３０
は、遅延ユニット３０１と、クロックドインバータ３０
２〜３０８と、遅延ユニット３０９，３１０と、インバ
ータ３１１とを備える。クロックドインバータ３０２の
出力端子はクロックドインバータ３０３の出力端子と接
続され、クロックドインバータ３０４の出力端子はクロ
ックドインバータ３０５の出力端子と接続され、クロッ
クドインバータ３０６の出力端子はクロックドインバー
タ３０７の出力端子と接続される。そして、クロックド
インバータ３０２，３０４，３０６，３０８は並列に接
続され、クロックドインバータ３０３，３０５，３０７
もまた並列に接続される。また、クロックドインバータ
３０２，３０３は、インバータを構成するＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタのチ
ャネル幅（以下単に「サイズ」という。）が同じであるサ
イズｎを有し、クロックドインバータ３０４，３０５は
同じサイズ２ｎを有し、クロックドインバータ３０６，
３０７は同じサイズ４ｎを有し、クロックドインバータ
３０８はサイズｎを有する。さらに、クロックドインバ
ータ３０２，３０３はカウンタ２０から出力されるアド
レスａ０，／ａ０により駆動され、クロックドインバー
タ３０２が駆動されたときはクロックドインバータ３０
３は駆動されず、クロックドインバータ３０２が駆動さ
れないときはクロックドインバータ３０３が駆動され
る。すなわち、アドレスａ０がＬレベルのときはクロッ
クドインバータ３０２が駆動され、アドレスａ０がＨレ
ベルのときはクロックドインバータ３０３が駆動され
る。クロックドインバータ３０４，３０５はカウンタ２
０から出力されるアドレスａ１，／ａ１により駆動さ
れ、クロックドインバータ３０６，３０７はカウンタ２
０から出力されるアドレスａ２，／ａ２により駆動され
る。そして、その駆動方法は、アドレスａ０，／ａ０に
よるクロックドインバータ３０２，３０３の駆動方法と
同じである。
は、遅延ユニット３０１と、クロックドインバータ３０
２〜３０８と、遅延ユニット３０９，３１０と、インバ
ータ３１１とを備える。クロックドインバータ３０２の
出力端子はクロックドインバータ３０３の出力端子と接
続され、クロックドインバータ３０４の出力端子はクロ
ックドインバータ３０５の出力端子と接続され、クロッ
クドインバータ３０６の出力端子はクロックドインバー
タ３０７の出力端子と接続される。そして、クロックド
インバータ３０２，３０４，３０６，３０８は並列に接
続され、クロックドインバータ３０３，３０５，３０７
もまた並列に接続される。また、クロックドインバータ
３０２，３０３は、インバータを構成するＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタのチ
ャネル幅（以下単に「サイズ」という。）が同じであるサ
イズｎを有し、クロックドインバータ３０４，３０５は
同じサイズ２ｎを有し、クロックドインバータ３０６，
３０７は同じサイズ４ｎを有し、クロックドインバータ
３０８はサイズｎを有する。さらに、クロックドインバ
ータ３０２，３０３はカウンタ２０から出力されるアド
レスａ０，／ａ０により駆動され、クロックドインバー
タ３０２が駆動されたときはクロックドインバータ３０
３は駆動されず、クロックドインバータ３０２が駆動さ
れないときはクロックドインバータ３０３が駆動され
る。すなわち、アドレスａ０がＬレベルのときはクロッ
クドインバータ３０２が駆動され、アドレスａ０がＨレ
ベルのときはクロックドインバータ３０３が駆動され
る。クロックドインバータ３０４，３０５はカウンタ２
０から出力されるアドレスａ１，／ａ１により駆動さ
れ、クロックドインバータ３０６，３０７はカウンタ２
０から出力されるアドレスａ２，／ａ２により駆動され
る。そして、その駆動方法は、アドレスａ０，／ａ０に
よるクロックドインバータ３０２，３０３の駆動方法と
同じである。
【００２９】図９を参照して、遅延ユニット３０１，３
０９，３１０の各々は、クロックドインバータ３１２，
３１３とインバータ３１４とを備える。クロックドイン
バータ３１２は信号ＲがＬレベルのとき駆動し、入力信
号ＸＡに対してインバータとして機能する。この場合、
クロックドインバータ３１３は駆動されない。また、ク
ロックドインバータ３１３はＲ信号がＨレベルのとき駆
動され、入力信号ＸＢに対してインバータとして機能す
る。この場合、クロックドインバータ３１２は駆動され
ない。したがって、信号ＲがＬレベルかＨレベルかによ
りクロックドインバータ３１２またはクロックドインバ
ータ３１３が駆動され、入力信号ＸＡまたは入力信号Ｘ
Ｂが反転されてインバータ３１４に入力される。そし
て、その反転された信号がインバータ３１４によりさら
に反転されて出力信号Ｙが得られる。よって、遅延ユニ
ット３０１，３０９，３１０は入力信号ＸＡ，ＸＢの位
相を一定量Ｔ遅延させるものである。
０９，３１０の各々は、クロックドインバータ３１２，
３１３とインバータ３１４とを備える。クロックドイン
バータ３１２は信号ＲがＬレベルのとき駆動し、入力信
号ＸＡに対してインバータとして機能する。この場合、
クロックドインバータ３１３は駆動されない。また、ク
ロックドインバータ３１３はＲ信号がＨレベルのとき駆
動され、入力信号ＸＢに対してインバータとして機能す
る。この場合、クロックドインバータ３１２は駆動され
ない。したがって、信号ＲがＬレベルかＨレベルかによ
りクロックドインバータ３１２またはクロックドインバ
ータ３１３が駆動され、入力信号ＸＡまたは入力信号Ｘ
Ｂが反転されてインバータ３１４に入力される。そし
て、その反転された信号がインバータ３１４によりさら
に反転されて出力信号Ｙが得られる。よって、遅延ユニ
ット３０１，３０９，３１０は入力信号ＸＡ，ＸＢの位
相を一定量Ｔ遅延させるものである。
【００３０】再び図８を参照して、遅延ユニット３０１
は、信号ＲがＨレベルであり、信号／ＲがＬレベルであ
るので、入力された基準クロックＣＬＫの位相を一定量
Ｔ遅延させて信号ＩＮＦを出力する。同様に、遅延ユニ
ット３０９も入力された基準クロックＣＬＫの位相を一
定量Ｔ遅延させて信号Ｙを出力する。遅延ユニット３１
０は、信号ＲがＬレベルであり、信号／ＲがＨレベルで
あるので、入力された信号ＸＡ（Ｙ）の位相を一定量Ｔ
遅延て信号ＩＮＤを出力する。その結果、信号ＩＮＦは
基準クロックＣＬＫの位相を一定量Ｔ遅延させたもので
あり、信号ＩＮＤは基準クロックＣＬＫの位相を一定量
Ｔ×２遅延させたものであるので、信号ＩＮＦと信号Ｉ
ＮＤとの位相差は一定量Ｔである。
は、信号ＲがＨレベルであり、信号／ＲがＬレベルであ
るので、入力された基準クロックＣＬＫの位相を一定量
Ｔ遅延させて信号ＩＮＦを出力する。同様に、遅延ユニ
ット３０９も入力された基準クロックＣＬＫの位相を一
定量Ｔ遅延させて信号Ｙを出力する。遅延ユニット３１
０は、信号ＲがＬレベルであり、信号／ＲがＨレベルで
あるので、入力された信号ＸＡ（Ｙ）の位相を一定量Ｔ
遅延て信号ＩＮＤを出力する。その結果、信号ＩＮＦは
基準クロックＣＬＫの位相を一定量Ｔ遅延させたもので
あり、信号ＩＮＤは基準クロックＣＬＫの位相を一定量
Ｔ×２遅延させたものであるので、信号ＩＮＦと信号Ｉ
ＮＤとの位相差は一定量Ｔである。
【００３１】クロックドインバータ３０２〜３０７は、
カウンタ２０から出力されるアドレスａ０〜ａ２により
選択的に活性化される。カウンタ２０から出力されるア
ドレスが、ａ０＝ａ１＝ａ２＝０のとき、クロックドイ
ンバータ３０２，３０４，３０６，３０８が活性化され
るため、並列接続されたクロックドインバータ３０２，
３０４，３０６，３０８の合成サイズｗfは、ｗf＝ｎ＋
２ｎ＋４ｎ＋ｎ＝８ｎとなる。この場合、クロックドイ
ンバータ３０３，３０５，３０７は活性化されないの
で、並列接続されたクロックドインバータ３０３，３０
５，３０７の合成サイズｗdは０である。
カウンタ２０から出力されるアドレスａ０〜ａ２により
選択的に活性化される。カウンタ２０から出力されるア
ドレスが、ａ０＝ａ１＝ａ２＝０のとき、クロックドイ
ンバータ３０２，３０４，３０６，３０８が活性化され
るため、並列接続されたクロックドインバータ３０２，
３０４，３０６，３０８の合成サイズｗfは、ｗf＝ｎ＋
２ｎ＋４ｎ＋ｎ＝８ｎとなる。この場合、クロックドイ
ンバータ３０３，３０５，３０７は活性化されないの
で、並列接続されたクロックドインバータ３０３，３０
５，３０７の合成サイズｗdは０である。
【００３２】また、アドレスがａ０＝ａ１＝ａ２＝１の
ときクロックドインバータ３０２，３０４，３０６は活
性化されず、クロックドインバータ３０３，３０５，３
０７，３０８が活性化される。その結果、合成サイズｗ
f＝ｎ、合成サイズｗd＝７ｎとなる。すべてのアドレス
ａ０〜ａ２に対して合成サイズｗf、ｗdを計算すると表
１のようになる。
ときクロックドインバータ３０２，３０４，３０６は活
性化されず、クロックドインバータ３０３，３０５，３
０７，３０８が活性化される。その結果、合成サイズｗ
f＝ｎ、合成サイズｗd＝７ｎとなる。すべてのアドレス
ａ０〜ａ２に対して合成サイズｗf、ｗdを計算すると表
１のようになる。
【００３３】
【表１】
【００３４】その結果、合成サイズｗfは、アドレスａ
０〜ａ２に対して８ｎからｎまで変化し、合成サイズｗ
dはアドレスａ０〜ａ２に対して０から７ｎまで変化す
る。したがって、並列接続されたクロックドインバータ
３０２，３０４，３０６，３０８はアドレスａ０〜ａ２
に対してサイズが８ｎからｎまで変化する１つのクロッ
クドインバータ回路３２０と考えられ、並列接続された
クロックドインバータ３０３，３０５，３０７はアドレ
スａ０〜ａ２に対してサイズが０から７ｎまで変化する
もう１つのクロックドインバータ回路３３０と考えられ
る。
０〜ａ２に対して８ｎからｎまで変化し、合成サイズｗ
dはアドレスａ０〜ａ２に対して０から７ｎまで変化す
る。したがって、並列接続されたクロックドインバータ
３０２，３０４，３０６，３０８はアドレスａ０〜ａ２
に対してサイズが８ｎからｎまで変化する１つのクロッ
クドインバータ回路３２０と考えられ、並列接続された
クロックドインバータ３０３，３０５，３０７はアドレ
スａ０〜ａ２に対してサイズが０から７ｎまで変化する
もう１つのクロックドインバータ回路３３０と考えられ
る。
【００３５】図１０を参照して、アドレスがａ０＝ａ１
＝ａ２＝０のときクロックドインバータ回路３２０に信
号ＩＮＦが入力し、クロックドインバータ回路３３０に
信号ＩＮＤが入力すると、信号ＯＵＴ１が出力される。
また、アドレスがａ０＝１、ａ１＝ａ２＝０のときは信
号ＯＵＴ２が出力される。アドレスがａ０＝ａ１＝ａ２
＝１のときは信号ＯＵＴ８が出力される。したがって、
クロックドインバータ回路３２０の合成サイズｗfとク
ロックドインバータ回路３３０の合成サイズｗdとの比
により決定される位相を有する信号ＯＵＴ１，ＯＵＴ
２，…，ＯＵＴ８が出力される。その結果、ファイン遅
延回路３０はアドレスａ０〜ａ２に応じて位相が直線的
に変化する信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴ８を出
力できる。
＝ａ２＝０のときクロックドインバータ回路３２０に信
号ＩＮＦが入力し、クロックドインバータ回路３３０に
信号ＩＮＤが入力すると、信号ＯＵＴ１が出力される。
また、アドレスがａ０＝１、ａ１＝ａ２＝０のときは信
号ＯＵＴ２が出力される。アドレスがａ０＝ａ１＝ａ２
＝１のときは信号ＯＵＴ８が出力される。したがって、
クロックドインバータ回路３２０の合成サイズｗfとク
ロックドインバータ回路３３０の合成サイズｗdとの比
により決定される位相を有する信号ＯＵＴ１，ＯＵＴ
２，…，ＯＵＴ８が出力される。その結果、ファイン遅
延回路３０はアドレスａ０〜ａ２に応じて位相が直線的
に変化する信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴ８を出
力できる。
【００３６】合成サイズｗfが８ｎ、合成サイズｗdが０
のとき、信号ＯＵＴ１が出力されるので、信号ＯＵＴ１
が信号ＩＮＦに相当する。したがって、図１１を参照し
て、信号ＩＮＦと信号ＩＮＦに対して一定量Ｔの位相差
を有する信号ＩＮＤとの間に位相が存在する信号ＯＵＴ
２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５，ＯＵＴ６，ＯＵＴ
７，ＯＵＴ８がファイン遅延回路３０から出力される。
のとき、信号ＯＵＴ１が出力されるので、信号ＯＵＴ１
が信号ＩＮＦに相当する。したがって、図１１を参照し
て、信号ＩＮＦと信号ＩＮＦに対して一定量Ｔの位相差
を有する信号ＩＮＤとの間に位相が存在する信号ＯＵＴ
２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５，ＯＵＴ６，ＯＵＴ
７，ＯＵＴ８がファイン遅延回路３０から出力される。
【００３７】上記においては、アドレスａ０〜ａ２によ
り決定されるクロックドインバータ回路３２０の合成サ
イズｗfとクロックドインバータ回路３３０の合成サイ
ズｗdとの比により位相が変化する信号ＯＵＴ１，ＯＵ
Ｔ２，…，ＯＵＴ８が出力されると説明したが、これは
一定量Ｔの位相差を有する２つの信号ＩＮＦ、ＩＮＤを
入力とし、アドレスａ０〜ａ２により決定される合成サ
イズｗf，ｗdによりそれぞれ信号ＩＮＦ，信号ＩＮＤに
対する重み付けを変えて位相が変化する信号ＯＵＴ１〜
ＯＵＴ８を出力することに相当する。
り決定されるクロックドインバータ回路３２０の合成サ
イズｗfとクロックドインバータ回路３３０の合成サイ
ズｗdとの比により位相が変化する信号ＯＵＴ１，ＯＵ
Ｔ２，…，ＯＵＴ８が出力されると説明したが、これは
一定量Ｔの位相差を有する２つの信号ＩＮＦ、ＩＮＤを
入力とし、アドレスａ０〜ａ２により決定される合成サ
イズｗf，ｗdによりそれぞれ信号ＩＮＦ，信号ＩＮＤに
対する重み付けを変えて位相が変化する信号ＯＵＴ１〜
ＯＵＴ８を出力することに相当する。
【００３８】また、ファイン遅延回路３０は基準クロッ
クＣＬＫを遅延させて一定量Ｔの位相差を有する信号Ｉ
ＮＦと信号ＩＮＤとを生成すると説明したが、本発明
は、これに限らず、基準クロックＣＬＫの位相を進ませ
たり、または遅延させたりして結果的に一定量Ｔの位相
差を有する２つの信号ＩＮＦ，ＩＮＤを生成するもので
あればよい。
クＣＬＫを遅延させて一定量Ｔの位相差を有する信号Ｉ
ＮＦと信号ＩＮＤとを生成すると説明したが、本発明
は、これに限らず、基準クロックＣＬＫの位相を進ませ
たり、または遅延させたりして結果的に一定量Ｔの位相
差を有する２つの信号ＩＮＦ，ＩＮＤを生成するもので
あればよい。
【００３９】図１２を参照して、コース遅延回路４０
は、遅延ユニット４０１〜４０８と、デコーダ４０９〜
４１６とを備える。遅延ユニット４０１〜４０８は、図
９に示した遅延ユニット３０１，３０９，３１０と同じ
構成を有し、入力信号ＸＡ，ＸＢの位相を一定量Ｔだけ
遅延させるものである。デコーダ４０９〜４１６の各々
は、図１３に示すように３入力ＮＡＮＤ４１７と、イン
バータ４１８とを備える。デコーダ４０９〜４１６は、
入力信号Ａ１，Ａ２，Ａ３に応じて信号Ｒ，／を出力す
るものである。
は、遅延ユニット４０１〜４０８と、デコーダ４０９〜
４１６とを備える。遅延ユニット４０１〜４０８は、図
９に示した遅延ユニット３０１，３０９，３１０と同じ
構成を有し、入力信号ＸＡ，ＸＢの位相を一定量Ｔだけ
遅延させるものである。デコーダ４０９〜４１６の各々
は、図１３に示すように３入力ＮＡＮＤ４１７と、イン
バータ４１８とを備える。デコーダ４０９〜４１６は、
入力信号Ａ１，Ａ２，Ａ３に応じて信号Ｒ，／を出力す
るものである。
【００４０】再び図１２を参照して、デコーダ４０９〜
４１６は、カウンタ２０からのアドレスａ３〜ａ５を受
け、遅延ユニット４０１〜４０８に信号Ｒ，／Ｒを出力
する。遅延ユニット４０１〜４０８は、信号ＲがＬレベ
ルのとき入力信号ＸＡを一定量Ｔだけ遅延させ、信号Ｒ
がＨレベルのとき入力信号ＸＢを一定量Ｔだけ遅延させ
るので、コース遅延回路４０はデコーダ４０９〜４１６
により入力された微調整クロックＣＬＫＢの位相を遅延
させる遅延ユニット４０１〜４０８の段数を決定し、そ
の決定した段数分だけ微調整クロックＣＬＫＢの位相を
遅延させる。たとえば、アドレスがａ３＝０、ａ４＝
１、ａ５＝０のときデコーダ４０９，４１０，４１１，
４１２，４１３，４１５，４１６からはＬレベルの信号
Ｒが出力され、且つ、Ｈレベルの信号／Ｒが出力され、
デコーダ４１４からはＨレベルの信号Ｒが出力され、且
つ、Ｌレベルの信号／Ｒが出力される。その結果、遅延
ユニット４０１〜４０５，４０７，４０８は入力信号Ｘ
Ａの位相を一定量Ｔだけ遅延させ、遅延ユニット４０６
は入力信号ＸＢの位相を一定量Ｔだけ遅延させる。初段
の遅延ユニット４０１の入力信号ＸＡは常時Ｌレベルで
あるので、遅延ユニット４０１〜４０５は入力された微
調整クロックＣＬＫＢの位相を遅延させず、遅延ユニッ
ト４０６〜４０８の各々が微調整クロックＣＬＫＢの位
相を一定量Ｔだけ遅延させる。したがって、アドレスが
ａ３＝０、ａ４＝１、ａ５＝０のとき微調整クロックＣ
ＬＫＢは３段分の遅延ユニット４０６，４０７，４０８
により一定量Ｔ×３だけその位相を遅延され、遅延クロ
ックＣＬＫＤとして出力される。
４１６は、カウンタ２０からのアドレスａ３〜ａ５を受
け、遅延ユニット４０１〜４０８に信号Ｒ，／Ｒを出力
する。遅延ユニット４０１〜４０８は、信号ＲがＬレベ
ルのとき入力信号ＸＡを一定量Ｔだけ遅延させ、信号Ｒ
がＨレベルのとき入力信号ＸＢを一定量Ｔだけ遅延させ
るので、コース遅延回路４０はデコーダ４０９〜４１６
により入力された微調整クロックＣＬＫＢの位相を遅延
させる遅延ユニット４０１〜４０８の段数を決定し、そ
の決定した段数分だけ微調整クロックＣＬＫＢの位相を
遅延させる。たとえば、アドレスがａ３＝０、ａ４＝
１、ａ５＝０のときデコーダ４０９，４１０，４１１，
４１２，４１３，４１５，４１６からはＬレベルの信号
Ｒが出力され、且つ、Ｈレベルの信号／Ｒが出力され、
デコーダ４１４からはＨレベルの信号Ｒが出力され、且
つ、Ｌレベルの信号／Ｒが出力される。その結果、遅延
ユニット４０１〜４０５，４０７，４０８は入力信号Ｘ
Ａの位相を一定量Ｔだけ遅延させ、遅延ユニット４０６
は入力信号ＸＢの位相を一定量Ｔだけ遅延させる。初段
の遅延ユニット４０１の入力信号ＸＡは常時Ｌレベルで
あるので、遅延ユニット４０１〜４０５は入力された微
調整クロックＣＬＫＢの位相を遅延させず、遅延ユニッ
ト４０６〜４０８の各々が微調整クロックＣＬＫＢの位
相を一定量Ｔだけ遅延させる。したがって、アドレスが
ａ３＝０、ａ４＝１、ａ５＝０のとき微調整クロックＣ
ＬＫＢは３段分の遅延ユニット４０６，４０７，４０８
により一定量Ｔ×３だけその位相を遅延され、遅延クロ
ックＣＬＫＤとして出力される。
【００４１】以上説明したように、ＤＬＬ回路１００に
おいては遅延クロックＣＬＫＤの位相が基準クロックＣ
ＬＫの位相と比較され、その比較結果に基づいてアドレ
スａ０〜ａ２とアドレスａ３〜ａ５とが生成される。そ
して、アドレスａ０〜ａ２によりファイン遅延回路３０
における遅延量が一定量Ｔの範囲内で精細に制御され、
アドレスａ３〜ａ５によりコース遅延回路４０における
遅延量が一定量Ｔの精度で制御され、その結果、遅延ク
ロックＣＬＫＤの位相が基準クロックＣＬＫの位相に一
致する。なお、上記説明したＤＬＬ回路１００は、メモ
リセルをアレイ状に配列したＤＲＡＭのような高速応答
の半導体集積回路装置に用いて有用なものである。
おいては遅延クロックＣＬＫＤの位相が基準クロックＣ
ＬＫの位相と比較され、その比較結果に基づいてアドレ
スａ０〜ａ２とアドレスａ３〜ａ５とが生成される。そ
して、アドレスａ０〜ａ２によりファイン遅延回路３０
における遅延量が一定量Ｔの範囲内で精細に制御され、
アドレスａ３〜ａ５によりコース遅延回路４０における
遅延量が一定量Ｔの精度で制御され、その結果、遅延ク
ロックＣＬＫＤの位相が基準クロックＣＬＫの位相に一
致する。なお、上記説明したＤＬＬ回路１００は、メモ
リセルをアレイ状に配列したＤＲＡＭのような高速応答
の半導体集積回路装置に用いて有用なものである。
【００４２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は、上記した実施の形態の説明では
なくて特許請求の範囲によって示され、特許請求の範囲
と均等の意味および範囲内でのすべての変更が含まれる
ことが意図される。
【００４３】
【発明の効果】本発明に係るＤＬＬ回路は、遅延クロッ
クの位相を基準クロックの位相と比較する位相比較器
と、位相比較器の比較結果に基づいてアップ／ダウンを
カウントし、第１および第２のアドレスを出力するカウ
ンタと、基準クロックに基づいて一定量の位相差を有す
る第１および第２の信号を生成し、その生成した第１お
よび第２の信号と第１のアドレスとに基づいて位相が第
１の信号の位相と第２の信号の位相との間に存在する微
調整クロックを生成する第１の遅延回路と、第２のアド
レスに基づいて、一定量の整数倍だけ微調整クロックを
遅延させて遅延クロックを出力する第２の遅延回路とを
備える構成を有するので、遅延クロックの位相を基準ク
ロックの位相に一定量Ｔの範囲内で高精度に一致させる
ことができる。
クの位相を基準クロックの位相と比較する位相比較器
と、位相比較器の比較結果に基づいてアップ／ダウンを
カウントし、第１および第２のアドレスを出力するカウ
ンタと、基準クロックに基づいて一定量の位相差を有す
る第１および第２の信号を生成し、その生成した第１お
よび第２の信号と第１のアドレスとに基づいて位相が第
１の信号の位相と第２の信号の位相との間に存在する微
調整クロックを生成する第１の遅延回路と、第２のアド
レスに基づいて、一定量の整数倍だけ微調整クロックを
遅延させて遅延クロックを出力する第２の遅延回路とを
備える構成を有するので、遅延クロックの位相を基準ク
ロックの位相に一定量Ｔの範囲内で高精度に一致させる
ことができる。
【図１】 本発明の実施の形態によるＤＬＬ回路の構成
を示すブロック図である。
を示すブロック図である。
【図２】 図１に示すＤＬＬ回路の位相比較器の構成を
示す回路図である。
示す回路図である。
【図３】 図１に示すＤＬＬ回路のカウンタの構成を示
すブロック図である。
すブロック図である。
【図４】 図３に示すカウンタの各カウンタユニットの
構成を示す回路図である。
構成を示す回路図である。
【図５】 図４のカウンタユニットの動作を示すタイミ
ング図である。
ング図である。
【図６】 基準クロックの各立上がりにおいて遅延クロ
ックがＨレベルのとき、図３のカウンタから出力される
アドレスを示すタイミング図である。
ックがＨレベルのとき、図３のカウンタから出力される
アドレスを示すタイミング図である。
【図７】 基準クロックの各立上がりにおいて遅延クロ
ックがＬレベルのとき、図３のカウンタから出力される
アドレスを示すタイミング図である。
ックがＬレベルのとき、図３のカウンタから出力される
アドレスを示すタイミング図である。
【図８】 図１に示すＤＬＬ回路の第１の遅延回路の構
成を示す図である。
成を示す図である。
【図９】 図８に示す遅延回路の各ファイン遅延ユニッ
トの構成を示す回路図である。
トの構成を示す回路図である。
【図１０】 図８に示すファイン遅延回路の動作を示す
タイミング図である。
タイミング図である。
【図１１】 図８に示すファイン遅延回路により一定量
の範囲内で位相を変化させることができることを説明す
る図である。
の範囲内で位相を変化させることができることを説明す
る図である。
【図１２】 図１に示すＤＬＬ回路のコース遅延回路の
構成を示す回路図である。
構成を示す回路図である。
【図１３】 図１２に示すコース遅延回路の各デコーダ
の構成を示す回路図である。
の構成を示す回路図である。
【図１４】 クロックの位相を微調整する従来のインバ
ータチェーンを示す回路図である。
ータチェーンを示す回路図である。
１０ 位相比較器、２０ カウンタ、３０ ファイン遅
延回路、４０ コース遅延回路、６０，７０ インバー
タ、６１，６３，６５ ＮチャネルＭＯＳトランジス
タ、６２，６４，６６ キャパシタ、１００ ＤＬＬ回
路、１０１〜１０７ ＮＡＮＤゲート、１０８ インバ
ータ、２０１〜２０６ カウンタユニット、２０７〜２
１２ インバータ、２１３，２１９，２２０，２２４，
２２５，２２６，２３１ インバータ、２１４，２１
６，２２１，２２３，２２７，２２９ＮチャネルＭＯＳ
トランジスタ、２１５，２１７，２２８，２３０ Ｐチ
ャネルＭＯＳトランジスタ、２１８，２２２ クロック
ドインバータ、２３２ ２入力ＮＯＲゲート、３０１，
３０９，３１０ 遅延ユニット、３０２〜３０８ クロ
ックドインバータ、３１１ インバータ、３１２，３１
３ クロックドインバータ、３１４ インバータ、４０
１〜４０８ 遅延ユニット、４０９〜４１６デコーダ、
４１７ ３入力ＮＡＮＤゲート、４１８ インバータ。
延回路、４０ コース遅延回路、６０，７０ インバー
タ、６１，６３，６５ ＮチャネルＭＯＳトランジス
タ、６２，６４，６６ キャパシタ、１００ ＤＬＬ回
路、１０１〜１０７ ＮＡＮＤゲート、１０８ インバ
ータ、２０１〜２０６ カウンタユニット、２０７〜２
１２ インバータ、２１３，２１９，２２０，２２４，
２２５，２２６，２３１ インバータ、２１４，２１
６，２２１，２２３，２２７，２２９ＮチャネルＭＯＳ
トランジスタ、２１５，２１７，２２８，２３０ Ｐチ
ャネルＭＯＳトランジスタ、２１８，２２２ クロック
ドインバータ、２３２ ２入力ＮＯＲゲート、３０１，
３０９，３１０ 遅延ユニット、３０２〜３０８ クロ
ックドインバータ、３１１ インバータ、３１２，３１
３ クロックドインバータ、３１４ インバータ、４０
１〜４０８ 遅延ユニット、４０９〜４１６デコーダ、
４１７ ３入力ＮＡＮＤゲート、４１８ インバータ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｌ 7/00 Ｇ１１Ｃ 11/34 ３５４Ｃ 7/081 ３６２Ｓ Ｈ０３Ｌ 7/08 Ｊ Ｆターム(参考） 5B024 AA03 BA21 BA23 CA07 5B079 BA20 BB10 BC03 CC02 CC14 DD06 DD20 5J001 AA11 BB10 BB12 BB14 BB21 DD02 DD03 5J039 JJ07 JJ14 KK10 KK13 KK23 MM01 MM02 5J106 AA04 CC24 CC59 DD19 DD43 DD48 GG10 HH10 JJ06 KK06 LL01 LL06
Claims (4)
- 【請求項１】 遅延クロックの位相を基準クロックの位
相と比較する位相比較器と、前記位相比較器の比較結果
に基づいてアップ／ダウンをカウントし、第１および第
２のアドレスを出力するカウンタと、 前記基準クロックに基づいて一定量の位相差を有する第
１および第２の信号を生成し、その生成した第１および
第２の信号と前記第１のアドレスとに基づいて位相が前
記第１の信号の位相と前記第２の信号の位相との間に存
在する微調整クロックを生成する第１の遅延回路と、 前記第２のアドレスに基づいて、前記一定量の整数倍だ
け前記微調整クロックを遅延させて前記遅延クロックを
出力する第２の遅延回路とを備えるＤＬＬ回路。 - 【請求項２】 前記第１の遅延回路は、前記第１のアド
レスに基づいて前記第１および第２の信号に対する重み
付けを行なうことにより前記微調整クロックを生成する
請求項１に記載のＤＬＬ回路。 - 【請求項３】 前記第１の遅延回路は、サイズを決定す
ることにより前記第１の信号に対する重み付けを行なう
第１のインバータ回路と、 前記第１のインバータ回路の出力端子に接続された出力
端子を有し、サイズを決定することにより前記第２の信
号に対する重み付けを行なう第２のインバータ回路とを
含み、 前記カウンタは、前記第１および第２のインバータ回路
のサイズを決定するための前記第１のアドレスを前記第
１の遅延回路へ出力する請求項２に記載のＤＬＬ回路。 - 【請求項４】 前記第１の遅延回路は、互いに異なるサ
イズを有し、並列に接続された複数の第１のインバータ
と、 前記複数の第１のインバータの出力端子に接続された出
力端子を有し、互いにサイズが異なる並列に接続された
複数の第２のインバータとを含み、 前記カウンタは、前記第１および第２のインバータを選
択的に活性化するための前記第１のアドレスを前記第１
の遅延回路へ出力する請求項１に記載のＤＬＬ回路。
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|---|---|---|---|
| JP2000145991A JP2001326563A (ja) | 2000-05-18 | 2000-05-18 | Ｄｌｌ回路 |
| US09/727,543 US6377092B2 (en) | 2000-05-18 | 2000-12-04 | Delay locked loop circuit capable of adjusting phase of clock with high precision |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000145991A JP2001326563A (ja) | 2000-05-18 | 2000-05-18 | Ｄｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326563A true JP2001326563A (ja) | 2001-11-22 |
Family
ID=18652419
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000145991A Pending JP2001326563A (ja) | 2000-05-18 | 2000-05-18 | Ｄｌｌ回路 |
Country Status (2)
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| JP (1) | JP2001326563A (ja) |
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| US8934597B2 (en) * | 2003-03-12 | 2015-01-13 | Infineon Technologies Ag | Multiple delay locked loop integration system and method |
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| GB2523464B (en) | 2014-01-15 | 2016-10-12 | Mark Levinsohn Steven | Microphone accessory, microphone accessory assembly and method of using a microphone |
| US9628059B2 (en) | 2015-06-18 | 2017-04-18 | International Business Machines Corporation | Fine delay structure with programmable delay ranges |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2771464B2 (ja) * | 1994-09-29 | 1998-07-02 | 日本電気アイシーマイコンシステム株式会社 | ディジタルｐｌｌ回路 |
| JP3273710B2 (ja) | 1995-03-30 | 2002-04-15 | 東芝マイクロエレクトロニクス株式会社 | デジタルｄｌｌ回路 |
-
2000
- 2000-05-18 JP JP2000145991A patent/JP2001326563A/ja active Pending
- 2000-12-04 US US09/727,543 patent/US6377092B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
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