KR100998488B1 - 상이한 크기를 갖는 복수의 인버터를 포함하는 지연 회로구조 - Google Patents

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Abstract

상이한 크기의 인버터들로 구성되는 지연 회로 구조를 개시한다. 개시된 본 발명의 지연 회로 구조는 기준 크기를 갖는 기준 트랜지스터들로 구성된 기준 인버터, 및 상기 기준 크기의 N배 수준의 크기를 갖는 트랜지스터들로 구성된 대형 인버터들이 체인 형태로 연결되어 구성된다. 이때, 상기 대형 인버터들을 구성하는 트랜지스터는, 상기 기준 트랜지스터와 동일한 폭을 갖는 액티브 영역 및 상기 액티브 영역 상에 등간격으로 배치되며 상기 액티브 영역의 폭 방향을 따라 연장되는 N개의 게이트로 구성된다.
지연 회로, 인버터, 체인, 멀티 핑거, 병렬

Description

상이한 크기를 갖는 복수의 인버터를 포함하는 지연 회로 구조{Delay Circuit Structure Including a Plurality of Inverters with different size}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 서로 상이한 크기를 갖는 복수의 인버터를 포함하는 지연 회로 구조에 관한 것이다.
일반적으로, 인버터 체인(inverter chain)으로 구성되는 지연 회로는 반도체 집적 회로에서 특정 신호를 일정 시간만큼 지연시키서 소정의 신호를 생성하거나, 노이즈 성분들을 제거하는 슈미트 트리거(schmitt trigger) 혹은 신호를 버퍼링하기 위하여 버퍼링 소자로서 제공된다.
특히, 신호 지연을 목적으로 이용되는 경우, 다양한 지연 값을 얻기 위하여, 다양한 크기를 갖는 인버터들이 체인 형태로 연속 배열되도록 구성되고 있다.
이러한 지연 회로(10)는 도 1에 도시된 바와 같이, 입,출력이 체인 형태로 연결된 제 1 내지 제 4 인버터(11,13,15,17)를 포함할 수 있다.
제 1 인버터(11)는 기준 크기(Wp,Wn)의 제 1 PMOS 트랜지스터(P1) 및 제 1 NMOS 트랜지스터(N1)가 전기적으로 연결되어 구성되고, 제 2 인버터(13)는 제 1 인버터(11)와 마찬가지로 기준 크기(Wp,Wn)의 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)가 전기적으로 연결되어 구성된다. 제 3 인버터(15)는 기준 크기의 2배 수준의 크기(2Wp,2Wn)의 제 3 PMOS 트랜지스터(P3) 및 제 3 NMOS 트랜지스터(N3)로 구성되고, 제 4 인버터(17)는 기준 크기의 3배 수준의 크기(3Wp,3Wn)의 제 4 PMOS 트랜지스터(P4) 및 제 4 NMOS 트랜지스터(N4)로 구성된다.
이와 같은 지연 회로(10)는 반도체 기판(20) 상에 다음과 같은 형태로 배치될 수 있다. 즉, 도 2에 도시된 바와 같이, 반도체 기판(20)은 PMOS 트랜지스터가 형성될 N웰 영역(20a) 및 NMOS 트랜지스터가 형성될 P웰 영역(20b)으로 구분된다. N웰 영역(20a) 상에, 제 1 내지 제 4 PMOS 액티브 영역(21a,21b,21c,21d)이 한정되고, 제 1 내지 제 4 PMOS 액티브 영역(21a,21b,21c,21d) 각각을 종단하도록 제 1 내지 제 4 PMOS 게이트(23G1,23G2,23G3,23G4)가 배치되어, 제 1 내지 제 4 PMOS 트랜지스터(P1,P2,P3,P4)가 형성된다.
제 1 내지 제 4 PMOS 트랜지스터(P1-P4)와 대응하는 P웰 영역(20b) 각각에, 제 1 내지 제 4 NMOS 액티브 영역(25a,25b,25c,25d)이 한정되고, 제 1 내지 제 4 NMOS 액티브 영역(25a,25b,25c,25d) 각각을 종단하도록 제 1 내지 제 4 NMOS 게이트(27G1, 27G2,27G3,27G4)가 배치되어, 제 1 내지 제 4 NMOS 트랜지스터(N1,N2,N3,N4)가 형성된다. 액티브 영역(21a-21d, 25a-25d) 사이 각각에는 더미 게이트(DG)가 형성된다.
이때, 설정된 인버터 사이즈를 만족시키기 위하여, 제 1 및 제 2 PMOS 트랜지스터(P1,P2)는 기준이 되는 폭(width)으로 형성되고, 제 3 PMOS 트랜지스터(P3)는 제 1 PMOS 트랜지스터(P1)보다 2배 큰 폭으로 형성되고, 제 4 PMOS 트랜지스 터(P4)는 제 1 PMOS 트랜지스터(P1)보다 3배 큰 폭으로 형성된다. 여기서 '폭'라 함은 액티브 영역의 장축 길이를 의미한다.
마찬가지로, 제 1 및 제 2 NMOS 트랜지스터(N1,N2)는 기준이 되는 폭(width)으로 형성되고, 제 3 NMOS 트랜지스터(N3)는 제 1 NMOS 트랜지스터(N1)보다 2배 큰 폭으로 형성되며, 제 4 NMOS 트랜지스터(N4)는 제 1 NMOS 트랜지스터(N1)보다 3배 큰 폭으로 형성된다.
그런데, 이와 같이 서로 상이한 크기를 갖는 인버터(11,13,15,17)들로 구성되는 지연 회로(10)는 설계상 가장 큰 크기, 즉 큰 폭을 갖는 인버터(17)를 기준으로 하여 그것이 형성될 영역이 결정된다. 그러므로, 도 2에 도시된 바와 같이, 제 4 인버터(17) 보다 작은 폭을 갖는 제 1 내지 제 3 PMOS 트랜지스터 상부 영역(x1) 및 제 1 내지 제 3 NMOS 트랜지스터의 하부 영역(x2)은 사실상 어떠한 회로도 배치되지 않고 비어있는 채로 존재하게 된다. 현재와 같이 고집적화된 반도체 집적회로를 제조하는데 있어서, 이와 같은 빈 공간은 고집적화를 진행하는 데 매우 큰 부담 요소가 된다.
따라서, 본 발명의 목적은 면적 효율을 개선할 수 있는 서로 다른 크기의 인버터 체인을 포함하는 지연 회로 구조를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 지연 회로 구조는, 기준 크기를 갖는 기준 트랜지스터들로 구성된 기준 인버터, 및 상기 기준 크기의 N배 수준의 크기를 갖는 트랜지스터들로 구성된 대형 인버터들이 체인 형태로 연결되어 구성된다. 이때, 상기 대형 인버터들을 구성하는 트랜지스터는, 상기 기준 트랜지스터와 동일한 폭을 갖는 액티브 영역 및 상기 액티브 영역 상에 등간격으로 배치되며 상기 액티브 영역의 폭 방향을 따라 연장되는 N개의 게이트로 구성된다.
또한, 본 발명의 다른 실시예에 따른 지연 회로 구조는, 제 1 기준 폭 및 제 1 기준 길이를 갖는 기준 PMOS 트랜지스터 및 제 2 기준 폭 및 제 2 기준 길이를 갖는 기준 NMOS 트랜지스터로 구성된 기준 인버터, 상기 기준 인버터와 체인 형태로 연결되고 상기 제 1 기준 폭 및 상기 제 1 기준 길이 이상의 제 1 길이를 갖고 N개의 기준 PMOS 트랜지스터가 병렬로 연결되어 구성되는 제 1 PMOS 트랜지스터 그룹, 및 상기 제 2 기준 폭 및 상기 제 2 기준 길이 이상의 제 2 길이를 갖고 N개의 기준 NMOS 트랜지스터가 병렬로 연결되어 구성되는 제 1 NMOS 트랜지스터 그룹으로 구성되는 제 1 인버터; 및 상기 제 1 인버터와 체인 형태로 연결되며, 상기 제 1 기준 폭 및 상기 제 1 길이 이상의 제 3 길이를 갖고 N+1개의 기준 PMOS 트랜지스터가 병렬로 연결되어 구성되는 제 2 PMOS 트랜지스터, 및 상기 제 2 기준 폭 및 상기 제 2 길이 이상의 제4 길이를 갖고 N+1개의 기준 NMOS 트랜지스터가 병렬로 연결되어 구성되는 제 1 NMOS 트랜지스터로 구성되는 제 2 인버터를 포함한다.
본 발명에 의하면, 상이한 크기를 갖는 지연 회로를 제작하는 데 있어서, 상대적으로 큰 크기, 즉 큰 폭을 갖는 인버터 제작시, 그것을 구성하는 대형 트랜지스터들을 기준 트랜지스터 크기의 복수 트랜지스터로 분할하는 멀티 핑거(multi finger) 방식으로 형성한다.
이에 따라, 각기 상이하였던 인버터의 높이를 균일화할 수 있어, 상기 높이 차로 인해 부득이하게 비워놓아야 했던 공간을 회로 영역으로 귀속시킬 수 있다. 이에 따라, 면적 효율을 크게 개선할 수 있다.
또한, 상기와 같이 멀티 핑거 형태로 구성되는 인버터들은 멀티 소스(multi source)가 확보됨으로써, 단일의 소스를 갖는 인버터보다 구동 특성이 개선된다.
이하, 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 설명한다.
본 실시예에서는 멀티 핑거 방식을 채용하여, 상이한 폭을 갖는 트랜지스터들의 폭을 균일화할 것이다. 이에 따라, 트랜지스터의 폭 차이에 의해 비워두는 영역을 줄일 수 있어, 면적 효율을 개선시킬 수 있다.
즉, 도 3에 도시된 바와 같이, 기준 트랜지스터(T, 이하, 제 1 트랜지스터) 의 크기보다 2배 큰 트랜지스터(2T, 이하 제 2 트랜지스터)를 제작할 경우, 기존의 제 2 트랜지스터(2T)는 기준 트랜지스터(T)의 폭(w)보다 2배 큰 폭(w2)을 갖도록 형성되었다.
하지만, 본 실시예의 제 2 트랜지스터(2T')는 그것의 폭을 연장하는 대신, 기준 트랜지스터(T) 2개를 병렬 연결하도록 구성한다. 즉, 제 2 트랜지스터(2T')는 그것의 폭(w)이 기준 트랜지스터(T)의 폭(w)과 동일하고, 그것의 길이(L)가 기준 트랜지스터(T) 길이(L)의 소정 길이로 연장시키고, 2개의 게이트(G1)가 일정 등간격으로 배치되도록 형성하므로써, 트랜지스터의 폭(w)을 기준 트랜지스터의 폭으로 균일화한다. 여기서, 제 2 트랜지스터(2T')의 길이는 두 개의 기준 트랜지스터가 하나의 접합 영역을 공유하면서 배치될 수 있는 최소 길이를 의미할 수 있다. 이렇게 기준 트랜지스터(T)의 2배 크기에 달하는 트랜지스터(2T')를 기준 트랜지스터(T) 2개를 병렬 연결시킨 구조로 레이아웃하는 방식을 '멀티 핑거' 방식이라 한다.
이하, 멀티 핑거 방식을 이용한 다양한 인버터 사이즈를 갖는 지연 회로에 대해 설명하기로 한다.
도 4를 참조하면, 지연 회로(100)는 체인 형태로 연결된 제 1 인버터(110), 제 2 인버터(120), 제 3 인버터(130), 및 제 4 인버터(140)로 구성될 수 있다.
입력 신호(VIN)를 제공받는 제 1 인버터(110)와 제 1 인버터(110)의 출력 신호를 입력 신호로 받는 제 2 인버터(120)는 각각 기준 크기(IN)를 갖는다. 여기서, 기준 크기(IN)라 함은 기준으로 정해진 면적을 갖는 PMOS 트랜지스터 및 NMOS 트랜 지스터 면적의 총합을 의미한다. 제 3 인버터(130)는 제 2 인버터(120)의 출력 신호를 반전시키며, 기준 크기(IN)의 2배 크기(2IN)를 갖는다. 제 4 인버터(140)는 제 3 인버터(130)의 출력 신호를 반전시키며, 기준 크기(IN)의 3배 크기(3IN)를 갖는다.
이러한 지연 회로(100)는 반도체 기판(200) 상에 다음과 같은 방식으로 배치된다.
즉, 도 5에 도시된 바와 같이, 반도체 기판(200)은 PMOS 트랜지스터들이 형성될 N웰 영역(210a) 및 NMOS 트랜지스터들이 형성될 P웰 영역(210b)으로 구분된다.
N웰 영역(210a) 상에 제 1 인버터(110)를 구성하는 제 1 PMOS 트랜지스터가 형성될 액티브 영역(220a, 이하, 제 1 PMOS 액티브 영역), 제 2 인버터(120)를 구성하는 제 2 PMOS 트랜지스터가 형성될 액티브 영역(220b, 이하, 제 2 PMOS 액티브 영역), 제 3 인버터(130)를 구성하는 제 3 PMOS 트랜지스터가 형성될 액티브 영역(220c, 이하 제 3 PMOS 액티브 영역) 및 제 4 인버터(140)를 구성하는 제 4 PMOS 트랜지스터가 형성될 액티브 영역(220d, 이하 제 4 PMOS 액티브 영역)이 한정된다.
제 1 및 제 2 PMOS 액티브 영역(220a,220b)은 기준이 되는 폭(w1) 및 길이(L1)를 갖도록 각각 형성된다. 제 3 PMOS 액티브 영역(220c)은 기준이 되는 폭(w1)을 가지면서, 그 길이는 기준 길이(L1) 이상으로 형성된다. 이때, 제 3 PMOS 액티브 영역(220c)의 길이는 하나의 접합 영역을 공유하는 2개의 기준 PMOS 트랜지 스터가 형성될 수 있을 정도의 길이, 예컨대, 기준 길이(L1)의 1.5배일 수 있다. 제 4 PMOS 액티브 영역(220d) 역시 기준이 되는 폭(w1)을 가지면서, 그 길이는 기준 길이(L1) 이상으로 형성된다. 바람직하게는, 제 3 PMOS 액티브 영역(220c)의 길이는 3개의 기준 PMOS 트랜지스터가 인접하는 접합 영역을 공유하면서 연속 배열될 수 있을 정도의 길이, 예컨대, 기준 길이(L1)의 2배일 수 있다. 이때, 제 1 내지 제 4 PMOS 액티브 영역(220a-220d)은 서로간의 전기적 영향이 발생되지 않을 정도로 이격 배치되어야 한다.
제 1 및 제 2 PMOS 액티브 영역(220a,220b)의 중심을 종단하도록 제 1 및 제 2 PMOS 게이트(PG1,PG2)가 각각 배치되어, 기준 크기(Pu)를 갖는 제 1 PMOS 트랜지스터(P11) 및 제 2 PMOS 트랜지스터(P12)가 형성된다. 제 3 PMOS 액티브 영역(220c)을 종단하도록 일정 등간격으로 2개의 제 3 PMOS 게이트(PG3)가 배치되어, 제 3 PMOS 트랜지스터(P13)가 형성된다. 제 4 PMOS 액티브 영역(220d)을 종단하도록 일정 등간격으로 3개의 제 4 PMOS 게이트(PG4)가 각각 배치되어, 제 4 PMOS 트랜지스터(P14)가 형성된다.
이때, 도면에는 도시되지 않았으나, 제 3 PMOS 트랜지스터(P13)의 게이트(PG3)들은 서로 전기적으로 연결되어 있으며, 제 4 PMOS 트랜지스터(P14)의 게이트들(PG4)들 역시 서로 전기적으로 연결되어 있다.
P웰 영역(210b) 상에 제 1 인버터(110)를 구성하는 제 1 NMOS 트랜지스터가 형성될 액티브 영역(250a, 이하, 제 1 NMOS 액티브 영역), 제 2 인버터(120)를 구성하는 제 2 NMOS 트랜지스터가 형성될 액티브 영역(250b, 이하, 제 2 NMOS 액티브 영역), 제 3 인버터(130)를 구성하는 제 3 NMOS 트랜지스터가 형성될 액티브 영역(250c, 이하 제 3 NMOS 액티브 영역) 및 제 4 인버터(140)를 구성하는 제 4 PMOS 트랜지스터가 형성될 액티브 영역(250d, 이하 제 4 NMOS 액티브 영역)이 한정된다. 이때, 제 1 내지 제 4 NMOS 액티브 영역(250a-250d)은 상기 제 1 내지 제 4 PMOS 액티브 영역(220a-220d)과 대응되도록 배치될 수 있다.
제 1 및 제 2 NMOS 액티브 영역(250a,250b)은 기준 폭(w2) 및 길이(L2)를 갖도록 각각 형성된다. 제 3 NMOS 액티브 영역(250c)은 기준 폭(w2)을 가지면서, 그 길이는 기준 길이(L2)의 이상으로 형성된다. 바람직하게는 제 3 NMOS 액티브 영역(250c)은 하나의 접합 영역을 공유하는 2개의 기준 PMOS 트랜지스터가 형성될 수 있을 정도의 길이, 예컨대, 기준 길이(L2)의 1.5배가 정도가 되도록 형성된다. 제 4 NMOS 액티브 영역(250d) 역시 기준이 되는 폭(w1)을 가지면서, 그 길이는 기준 길이(L2) 이상으로 형성된다. 바람직하게는, 3개의 기준 NMOS 트랜지스터(Pn)가 접합 영역을 공유하면서 연속 배열될 수 있는 최소 길이, 예컨대, 기준 길이(L2)의 2배가 정도가 되도록 형성된다. 이때, 제 1 내지 제 4 NMOS 액티브 영역(250a-250d) 역시 서로 간의 전기적인 영향이 발생되지 않을 정도로 이격 배치되어야 한다.
제 1 및 제 2 NMOS 액티브 영역(250a,250b)의 중심을 종단하도록 제 1 및 제 2 NMOS 게이트(NG1,NG2)가 각각 배치되어, 기준 크기를 갖는 제 1 NMOS 트랜지스터(N11) 및 제 2 NMOS 트랜지스터(N12)가 형성된다. 제 3 NMOS 액티브 영역(250c)을 종단하도록 일정 등간격으로 2개의 제 3 NMOS 게이트(NG3)가 배치되어, 제 3 NMOS 트랜지스터(N13)가 형성된다. 제 4 NMOS 액티브 영역(220d)을 종단하도록 일 정 등간격으로 3개의 제 4 NMOS 게이트(NG4)가 각각 배치되어, 제 4 NMOS 트랜지스터(N14)가 형성된다.
제 1 내지 제 4 NMOS 트랜지스터(N11,N12,N13,N14)의 게이트(NG1,NG2,NG3,NG4)는 상기 제 1 내지 제 4 PMOS 트랜지스터(P11,P12,P13,P14)의 게이트(PG1,PG2,PG3,PG4)와 대응되도록 대응 배치될 수 있다.
이때, 미설명 도면 부호 dg는 각각의 액티브 영역(220a-220d, 250a-250d) 사이에 형성되는 더미 게이트로서, 상기 더미 게이트(dg)는 PMOS 트랜지스터의 게이트들(PG1-PG4) 및 NMOS 트랜지스터의 게이트들(NG1-NG2) 형성시, 균일한 간격을 유지하도록 하여 패턴 균일도를 높이기 위하여 제공된다. 이러한 더미 게이트(dg)는 상기 PMOS 트랜지스터의 게이트들(PG1-PG4) 및 NMOS 트랜지스터의 게이트들(NG1-NG4)과 동일한 물질로 형성될 수 있다.
도면에는 도시되지 않았으나, 제 3 NMOS 트랜지스터(N13)의 게이트(NG3)들은 서로 전기적으로 연결되어 있으며, 제 4 NMOS 트랜지스터(N14)의 게이트들(NG4)들 역시 서로 전기적으로 연결되어 있다.
아울러, 설명의 편의를 위해 도시되지는 않았으나, 인버터를 구성하기 위하여, 제 1 PMOS 및 NMOS 트랜지스터(P11,N11)의 게이트들(PG1,NG1), 제 2 PMOS 및 NMOS 트랜지스터(P12,N12)의 게이트들(PG1,NG1), 제 3 PMOS 및 NMOS 트랜지스터(P13,N13)의 게이트들(PG3,NG3), 및 제 4 PMOS 및 NMOS 트랜지스터(P14,N14)의 게이트들(PG4,NG4)들은 각각 금속 배선(도시되지 않음)에 의해 묶여진다.
또한, PMOS 게이트(PG1-PG4) 양측의 제 1 내지 제 4 PMOS 액티브 영역(210a- 210d)에 P형의 불순물이 주입되어, PMOS 트랜지스터의 소오스(S), 드레인(D)이 마련된다. 마찬가지로, NMOS 게이트(NG1-NG4) 양측의 제 1 내지 제 4 NMOS 액티브 영역(250a-250d)에 N형의 불순물이 주입되어, NMOS 트랜지스터의 소오스(S), 드레인(D)이 마련된다.
이와 같이 기준 크기 이상의 트랜지스터들은 그것의 폭(w)을 연장시키는 대신, 길이(L)를 연장시키고, 그것의 액티브 영역에 기준 크기의 배수에 해당하는 수만큼의 게이트를 일정 등간격으로 배치시킨다. 다시 말해, 기준 크기 이상의 트랜지스터는, 상기 기준 크기의 배수에 해당하는 수만큼의 기준 트랜지스터를 병렬연결하도록 구성한다.
즉, 회로적으로 설명하면, 본 실시예의 지연 회로는 도 6에 도시된 바와 같이, 제 1 및 제 2 인버터(110,120)는 기준 크기를 갖는 PMOS 트랜지스터(P11(Pu),P12(Pu)) 및 NMOS 트랜지스터(N11(Nu),N12(Nu))가 전기적으로 연결되어 구성된다. 한편, 제 3 인버터(130)는 병렬로 연결된, 즉, 게이트가 공통으로 연결된 기준 크기를 갖는 2개의 PMOS 트랜지스터(Pu)로 구성된 제 3 PMOS 트랜지스터(P13) 및 병렬로 연결된 기준 크기를 갖는 2개의 NMOS 트랜지스터(Nu)로 구성된 제 3 NMOS 트랜지스터(N13)가 전기적으로(예컨대, 직렬로) 연결되어 구성된다. 마찬가지로, 제 4 인버터(140)는 병렬로 연결된 기준 크기를 갖는 3개의 PMOS 트랜지스터(Pu)로 구성된 제 4 PMOS 트랜지스터(P14) 및 병렬로 연결된 기준 크기를 갖는 3개의 NMOS 트랜지스터(Nu)로 구성된 제 4 NMOS 트랜지스터(N14)가 전기적으로 연결되어 구성된다.
이와 같은 인버터들은 그것을 구성하는 PMOS 트랜지스터 및 NMOS 트랜지스터를 각각 동일한 폭(w1,w2)을 갖도록 구성하면서, 대신에 길이를 크기에 따라 가변시키므로써, 크기를 다양하게 구현하면서도 트랜지스터의 폭을 균일화할 수 있다. 이에 의해 트랜지스터의 폭(높이)차이에 의해 부득이하게 발생되었던 빈 회로 공간이 발생되지 않게 된다.
또한, 본 실시예에서는 폭이 큰 트랜지스터를 멀티 핑거 방식, 즉, 기준 트랜지스터를 복수 개 병렬 연결시킴으로써, 복수개의 전원 소스(VDD,VSS)를 공급받을 수 있다. 이와 같이, 멀티 소스(multi source)가 확보됨으로써, 인버터의 구동 특성을 개선시킬 수 있다.
본 발명은 인버터로 구성하는 지연 회로를 예를 들어 설명하였지만, 여기에 한정되지 않고, 모든 인버터, 나아가 모든 대형 트랜지스터에 모두 적용 가능하다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
도 1은 일반적은 인버터 체인으로 구성된 지연 회로를 보여주는 회로도,
도 2는 일반적인 지연 회로 구조를 보여주는 레이아웃도,
도 3 은 본 발명의 실시예에 따른 멀티 핑거 방식의 개념도,
도 4는 본 발명의 실시예에 따른 지연 회로를 보여주는 블록도,
도 5는 본 발명의 실시예에 따른 지연 회로 구조를 보여주는 레이아웃도, 및
도 6은 본 발명의 지연 회로 구조의 등가 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 제 1 인버터 120 : 제 2 인버터
130 : 제 3 인버터 140 : 제 4 인버터

Claims (10)

  1. 기준 크기를 갖는 기준 트랜지스터들로 구성된 기준 인버터, 및 상기 기준 크기의 N배 수준의 크기를 갖는 트랜지스터들로 구성된 대형 인버터들이 체인 형태로 연결되어 구성되는 지연 회로로서,
    상기 대형 인버터들을 구성하는 트랜지스터는,
    상기 기준 트랜지스터의 폭과 동일한 폭을 가지면서, 상기 기준 트랜지스터의 길이보다는 큰 길이를 갖는 액티브 영역; 및
    상기 액티브 영역 상에 등간격으로 배치되며, 상기 액티브 영역의 폭 방향을 따라 연장되는 N개의 게이트로 구성되는 지연 회로 구조.
  2. 제 1 기준 폭 및 제 1 기준 길이를 갖는 기준 PMOS 트랜지스터 및 제 2 기준 폭 및 제 2 기준 길이를 갖는 기준 NMOS 트랜지스터로 구성된 기준 인버터,
    상기 기준 인버터와 체인 형태로 연결되고, 상기 제 1 기준 폭 및 상기 제 1 기준 길이 이상의 제 1 길이를 갖고 N개의 기준 PMOS 트랜지스터가 병렬로 연결되어 구성되는 제 1 PMOS 트랜지스터 그룹, 및 상기 제 2 기준 폭 및 상기 제 2 기준 길이 이상의 제 2 길이를 갖고 N개의 기준 NMOS 트랜지스터가 병렬로 연결되어 구성되는 제 1 NMOS 트랜지스터 그룹으로 구성되는 제 1 인버터; 및
    상기 제 1 인버터와 체인 형태로 연결되며, 상기 제 1 기준 폭 및 상기 제 1 길이 이상의 제 3 길이를 갖고 N+1개의 기준 PMOS 트랜지스터가 병렬로 연결되어 구성되는 제 2 PMOS 트랜지스터, 및 상기 제 2 기준 폭 및 상기 제 2 길이 이상의 제4 길이를 갖고 N+1개의 기준 NMOS 트랜지스터가 병렬로 연결되어 구성되는 제 2 NMOS 트랜지스터로 구성되는 제 2 인버터를 포함하며,
    상기 제 1 내지 제 4 길이는 상기 NMOS 및 PMOS 트랜지스터들의 채널 길이와 평행하는 방향이고,
    상기 제 1 및 PMOS 트랜지스터 그룹, 및 제 1 및 제 2 NMOS 트랜지스터그룹을 구성하는 각각의 트랜지스터들은 해당 트랜지스터 그룹내에서 일정 등간격을 두고 이격 배치되는 복수의 게이트를 포함하는 지연 회로 구조.
  3. 제 2 항에 있어서,
    상기 병렬 연결된 N개의 PMOS 트랜지스터는.
    상기 제 1 기준 폭 및 상기 제 1 길이를 갖는 제 1 액티브 영역; 및
    상기 제 1 액티브 영역상에 등간격으로 배치되며 상기 기준 폭 방향으로 연장되는 N개의 상기 게이트를 포함하는 지연 회로 구조.
  4. 제 3 항에 있어서,
    상기 제 1 길이는 상기 기준 PMOS 트랜지스터 N개가 접합 영역을 공유하면서 연속 배열되는 최소 거리인 지연 회로 구조.
  5. 제 3 항에 있어서,
    상기 병렬 연결된 N개의 NMOS 트랜지스터는,
    상기 제 2 기준 폭 및 상기 제 2 길이를 갖는 제 2 액티브 영역; 및
    상기 제 2 액티브 영역상에 등간격으로 배치되며 상기 기준 폭 방향으로 연장되는 N개의 상기 게이트를 포함하는 지연 회로 구조.
  6. 제 5 항에 있어서,
    상기 제 2 길이는 상기 기준 NMOS 트랜지스터 N개가 접합 영역을 공유하면서 연속 배열되는 최소 거리인 지연 회로 구조.
  7. 제 3 항에 있어서,
    상기 병렬 연결된 N+1개의 PMOS 트랜지스터는,
    상기 제 1 기준 폭 및 상기 제 3 길이를 갖는 제 3 액티브 영역; 및
    상기 제 3 액티브 영역상에 등간격으로 배치되며 상기 기준 폭 방향으로 연장되는 N+1개의 상기 게이트를 포함하는 지연 회로 구조.
  8. 제 7 항에 있어서,
    상기 제 3 길이는 상기 기준 PMOS 트랜지스터 N+1개가 접합 영역을 공유하면서 연속 배열되는 최소 거리인 지연 회로 구조.
  9. 제 3 항에 있어서,
    상기 병렬 연결된 N+1개의 NMOS 트랜지스터는
    상기 제 1 기준 폭 및 상기 제 4 길이를 갖는 제 4 액티브 영역; 및
    상기 제 4 액티브 영역상에 등간격으로 배치되며 상기 기준 폭 방향으로 연장되는 N+1개의 상기 게이트를 포함하는 지연 회로 구조.
  10. 제 9 항에 있어서,
    상기 제 4 길이는 상기 기준 NMOS 트랜지스터 N+1개가 접합 영역을 공유하면서 연속 배열되는 최소 거리인 지연 회로 구조.
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