KR101318220B1 - 게이트 어레이 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 claims abstract description 59
- 239000002184 metal Substances 0.000 claims abstract description 59
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 239000004576 sand Substances 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/17736—Structural details of routing resources
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
- H03K19/1778—Structural details for adapting physical parameters
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
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Abstract
게이트 어레이의 메탈 배선 영역을 삭감하여 배치 배선 효율을 향상시킨다. 전원전위VDD영역, PMOS, NMOS 및 접지전위GND영역이 일렬로 배치되고, 이 PMOS와 NMOS 사이에 이들의 2개의 트랜지스터의 게이트를 접속하는 게이트 배선이 배치된 동일 패턴의 유닛 셀(10)이 여러개 병렬하여 형성된 반도체기판(1)과, 유닛 셀(10)위에 절연층(20)을 통해 형성된 메탈 배선(30)과, 메탈 배선(30)과 유닛 셀(10)의 트랜지스터를 전기적으로 접속하는 콘택(31)을 구비한 게이트 어레이에 있어서, 유닛 셀(10) 안에서 사용되지 않은 트랜지스터의 게이트 배선을 메탈 배선(30)을 대신에 이용한다.
메탈 배선 영역, 배선 효율, 게이트 배선, 유닛 셀
Description
도 1은 본 발명의 실시예 1을 나타내는 게이트 어레이의 구성도,
도 2는 게이트 어레이에서 이용되는 유닛 셀의 일례를 나타내는 구성도,
도 3은 종래의 게이트 어레이의 일례를 나타내는 구성도,
도 4는 본 발명의 실시예 2를 나타내는 게이트 어레이의 구성도이다.
[도면의 주요부분에 대한 부호의 설명]
1 : 반도체기판 10 : 유닛 셀
12 : PMOS 13 : NMOS
14 : 게이트 배선 15 : 게이트 단자부
20 : 제1절연층 30 : 제1메탈 배선층
31 : 콘택
본 발명은, 반도체기판 위에 유닛 셀을 빈틈없이 나열하여 구성한 게이트 어 레이, 특히 그 유닛 셀 간의 배선에 관한 것이다.
일반적으로 게이트 어레이는, P채널MOS트랜지스터(이하, 「PMOS」라고 한다)와 N채널MOS트랜지스터(이하, 「NMOS」라고 한다) 및 이들의 PMOS와 NMOS의 게이트 배선을 소정의 위치에 배치한 유닛 셀을 반도체기판 위에 나열하고, 이들의 유닛 셀 간의 배선을 행함으로써, 원하는 논리회로를 구성하도록 하고 있다.
도 2(a)∼ 도 2(c)는, 게이트 어레이에서 이용되는 유닛 셀의 일례를 나타내는 구성도이며, 동 도면(a)는 평면도, 동 도면(b)는 동 도면(a)중 X-X선에 따른 부분의 단면도 및 동 도면(c)는 동 도면 (a)안의 Y-Y선을 따른 부분의 단면도이다.
이 유닛 셀(10)은, p형의 반도체기판(1)위에 형성되는 것으로, 평면도의 상측에 설치된 n웰(11) 안에 2개의 PMOS(12a, 12b)가 나란히 형성되고, 이 평면도의 하측의 p형의 반도체기판(1)에는 2개의 NMOS(13a, 13b)가 나란히 형성되고 있다. PMOS(12a)와 NMOS(13a)의 게이트는, 폴리실리콘에 의한 게이트 배선(14a)으로 접속되고, 이 게이트 배선(14a)의 중간에는 비교적 면적이 넓은 게이트 단자부(15a)가 설치된다. 마찬가지로, PMOS(12b)와 NMOS(13b)의 게이트는, 폴리실리콘에 의한 게이트 배선(14b)으로 접속되고, 이 게이트 배선(14b)의 중간에는 2개소에 비교적 면적이 넓은 게이트 단자부(15b1, 15b2)가 설치된다. 또한 PMOS(12a, 12b)의 외측(도 2(a)의 상측)에는 전원전위VDD용의 n+영역(16)이 형성되고, NMOS(13a , 13b)의 외측(도 2(b)의 하측)에는 접지전위GND용의 p+영역(17)이 형성되어 있다. 이러한 유닛 셀(10)이, 반도체기판(1)의 표면에 세로와 가로방향에 같은 방향으로 빈틈없이 나열되어, 게이트 어레이의 바탕이 구성되도록 되어 있다.
게이트 어레이의 바탕의 표면은 제1절연층(20)으로 덮여지고, 이 제1절연층(20)의 표면에 제1메탈 배선층(30)이 형성되며, 게이트 어레이의 바탕과 제1메탈 배선층(30)의 사이가, 콘택(31)을 통해 전기적으로 접속되도록 되어 있다. 또한, 도시하지 않지만, 제1메탈 배선층(30)의 표면은 제2절연층으로 덮이고, 이 제2절연층의 표면에 제2메탈 배선층이 형성되며, 제1메탈 배선층과 제2메탈 배선층 사이가, 스루홀을 거쳐 전기적으로 접속되도록 되어 있다. 또한 회로의 규모에 따라, 제3메탈 배선층, 제4메탈 배선층 등이 사용된다.
도 3(a), 도 3(b)는, 도 2의 유닛 셀을 사용한 종래의 게이트 어레이의 일례를 나타내는 구성도이며, 동 도면(a)는 평면도 및 동 도면(b)는 등가회로도이다.
이 도 3(a)에서는, 점선틀로 둘러싸여 내부가 모래면 모양으로 나타난 영역은 게이트 배선(14)) 및 게이트 단자부(15), 일점쇄선틀로 둘러싸여 내부에 사선이 그어진 영역은 제1메탈 배선층(30) 및 굵은 실선틀로 둘러싸인 영역은 제2메탈 배선층(50)을 나타내고, 위부터 이들의 제2메탈 배선층(50)과 제1메탈 배선층(30)을 투시하여, 바탕의 게이트 배선(14) 및 게이트 단자부(15)를 본 도면을 나타내고 있다. 또한 도면 중 작은 사각범위는 바탕과 제1메탈 배선층(30)을 접속하는 콘택(31), 작은 원은 제1메탈 배선층(30)과 제2메탈 배선층(50)을 접속하는 스루홀(51)을 나타내고 있다. 또한, 도면 중에서는 대표예에만 부호를 붙이고 있다.
이 게이트 어레이는, 도 3(b)에 나타나 있는 바와 같이, 2입력의 셀렉터 회로이며, 입력 단자a, b에 부여되는 입력 신호를, 제어 단자s에 부여되는 선택신호에 따라 선택하고, 출력 단자y로부터 출력하는 것이다.
한편, 이 게이트 어레이는, 도 3(a)에 나타나 있는 바와 같이 도 2의 유닛 셀(10)을 4개 병렬로 배치하여 구성되어 있다. 도면의 좌단의 유닛 셀(101)은, 입력 단자a, b에 부여되는 입력 신호를 반전하는 인버터Ia, Ib로서 사용되고, 2번째의 유닛 셀(102)은, 인버터Ia, Ib의 출력 신호를 온/오프하는 트랜스퍼 게이트 TGA, TGb로서 사용되고 있다. 4번째의 유닛 셀(104)은, 제어 단자 s에 부여되는 선택신호를 반전하는 인버터Is와, 온 상태의 트랜스퍼 게이트TGa 또는 TGb로부터 출력되는 신호를 반전하여 출력 단자y에 출력하는 인버터Iy로서 사용되고 있다.
또한, 3번째의 유닛 셀(103)은, 제1메탈 배선층(30)의 세로방향의 배선 영역으로서 사용되고, 이 유닛 셀(103)의 트랜지스터와 게이트 배선(14a, 14b)은, 사용되지 않는다. 또한 이 게이트 어레이는, 노드N1, N2, N3의 가로방향의 배선을 행하기 위해, 제2메탈 배선층(50)이 사용되고 있다.
[특허문헌 1] 일본국 공개특허공보 특개평10-335613호 공보
상기 특허문헌 1에는, 트랜지스터의 소스·드레인 영역을 사리 사이드화 하는 것에 의해 저저항으로 하고, 이것을 셀내 배선에 있어서의 제1의 알루미늄 배선의 대용으로 하는 반도체 집적회로가 기재되어 있다.
그러나, 상기 게이트 어레이에서는, 사용하지 않은 3번째의 유닛 셀(103)의 상측의 제1메탈 배선층(30)을, 세로방향의 배선 영역으로서 사용하고 있다. 이 때문에, 3개의 가로방향의 배선이 제2메탈 배선층(50)에서 행해지고, 이 제2메탈 배선층(50)의 배치 배선 효율이 좋지 않게 되며, 전체의 회로 규모에 따라서는, 또한 제3, 제4의 메탈 배선층이 필요하게 되어 제조 공정이 복잡하게 될 우려가 있었다.
즉, 실제의 게이트 어레이에서는, 도 3에 예시한 셀렉터와 같이 몇 개의 유닛 셀(10)로 구성되어 기본적인 논리회로를 구성하는 회로 블록을 「셀」이라고 부르고, 다수의 셀을 반도체기판 위에 세로·가로방향으로 빈틈없이 나열하여 구성된다. 셀내의 유닛 셀(10) 간의 배선은, 설계자의 손에 의해 개별적으로 행해지고, 자동배치 배선 툴의 라이브러리에 등록된다. 한편, 복수의 셀을 조합한 게이트 어레이에 있어서의 셀 간의 배선은, 자동배치 배선 툴을 사용하여 행해진다. 자동배치 배선 툴에서는, 라이브러리에 등록된 셀의 구성에 의거하여 셀 간의 배선 경로가 결정된다. 이 셀 간 배선을 행할 때, 배선으로 접속하려고 하는 셀 간의 셀내에서 이미 제2메탈 배선층(50)이 사용되고 있으면, 그 부분에 셀 간 배선을 배치할 수 없기 때문에, 더욱 제3, 제4등의 다수의 메탈 배선층이 필요하게 되는 경우가 있었다.
본 발명은, 게이트 어레이에 있어서의 셀내의 제2메탈 배선을 삭감하고, 배치 배선 효율을 향상시키는 것을 목적으로 하고 있다.
본 발명은, 각각 게이트, 소스 및 드레인을 가지는 제1 및 제2의 MOS트랜지 스터와, 이들의 제1 및 제2의 MOS트랜지스터의 게이트 간을 접속하는 게이트 배선 및 이 게이트 배선에 부속되는 제1 및 제2의 게이트 단자부를 구비한 동일 패턴의 유닛 셀을 여러개, 반도체기판 위에 병렬로 배치하고, 이들의 유닛 셀 위에 절연층 을 통해 복수의 메탈 배선을 형성하고, 이 메탈 배선과 상기 유닛 셀의 게이트 단자부, 소스 또는 드레인 사이를 복수의 콘택에 의해 전기적으로 접속한 게이트 어레이에 있어서, 이 반도체기판 위에 배치된 복수의 유닛 셀 안에서, 트랜지스터로서 사용하지 않은 제1 및 제2의 MOS트랜지스터를 가지는 유닛 셀, 다시 말해, 소스 및 드레인이 다른 유닛 셀에 접속되지 않고 회로 소자로서 사용되지 않는 유닛 셀의 제1 및 제2의 게이트 단자부에 콘택을 설치하여, 메탈 배선에 접속하도록 구성한 것을 특징으로 한다.
본 발명의 상기 및 그 밖의 목적과 신규 특징은, 다음의 바람직한 실시예의 설명을 첨부 도면과 대조하여 읽으면, 보다 완전하게 밝혀질 것이다. 단, 도면은, 단지 해설을 위한 것이고, 본 발명의 범위를 한정하는 것은 아니다.
[실시예 1]
도 1(a), 도 1(b)는, 본 발명의 실시예 1을 나타내는 게이트 어레이의 구성도이며, 동 도면(a)는 평면도 및 동 도면(b)는 등가회로도이다.
이 도 1(a)에서는, 점선틀로 둘러싸여 내부가 모래면 모양으로 표시된 영역은 게이트 배선(14) 및 게이트 단자부(15), 일점 쇄선틀로 둘러싸여 내부에 사선이 그어진 영역은 제1메탈 배선층(30) 및 굵은 실선틀로 둘러싸인 영역은 제2메탈 배선층(50)을 나타내고, 상측으로부터 이들의 제2메탈 배선층(50)과 제1메탈 배선층(30)을 투시하여, 바탕의 게이트 배선(14) 및 게이트 단자부(15)를 본 도면을 나타내고 있다. 또한 도면 중의 작은 사각 틀은 바탕과 제1메탈 배선층(30)을 접속하는 콘택(31), 작은 원은 제1메탈 배선층(30)과 제2메탈 배선층(50)을 접속하는 스루홀(51)을 나타내고 있다. 또한, 도면 중에서는 대표예에만 부호를 붙이고 있다.
이 게이트 어레이는, 도 1(b)에 나타나 있는 바와 같이, 2입력의 셀렉터 회로이며, 입력 단자a, b에 부여되는 입력 신호를, 제어 단자s에 부여되는 선택신호에 따라 선택하고, 출력 단자y로부터 출력하는 것이다.
즉, 입력 단자a에 부여되는 입력 신호는, 인버터Ia에서 반전되어 노드n1에 출력되고, 입력 단자b에 부여되는 입력 신호는, 인버터Ib에서 반전되어 노드n2에 출력되도록 되어 있다.
노드N1에는, 트랜스퍼 게이트TGa의 일단이 접속되고 있다. 또한 노드n2에는, PMOSpb와 NMOSnb의 게이트가 접속됨과 동시에, 트랜스퍼 게이트TGb의 일단이 접속되어 있다. 또한, PMOSpb 및 NMOSnb의 소스와 드레인은, 무접속 상태가 되고 있다. 트랜스퍼 게이트TGa, TGb의 타단은 노드n3에 접속되고, 이 노드n3에 인버터Iy의 입력측이 접속되고 있다. 인버터Iy의 출력측은, 출력 단자y에 접속되고 있다.
또한 제어 단자s에 부여되는 선택신호는, 노드n4를 통해 트랜스퍼 게이트 TGa, TGb의 제어신호로서 부여됨과 동시에, 인버터Is에서 반전되어 노드n5에 출력되고, 이들의 트랜스퍼 게이트TGa, TGb의 상보적인 제어신호로서 부여되도록 되어 있다.
한편, 이 게이트 어레이는, 도 1(a)에 나타나 있는 바와 같이 반도체기판(1) 위에, 도 2의 유닛 셀(10)을 4개 병렬로 배치하여 구성되고 있다. 좌단의 유닛 셀(10i)은, 입력 단자a, b에 부여되는 입력 신호를 반전하는 인버터Ia, Ib로서 사용되고, 2번째의 유닛 셀(102)은, 인버터Ia, Ib의 출력 신호를 온/오프하는 트랜스퍼 게이트TGA, TGb로서 사용되고 있다. 4번째의 유닛 셀(104)은, 제어 단자s에 부여되는 선택신호를 반전하는 인버터Is와, 온 상태의 트랜스퍼 게이트TGa 또는 TGb로부터 출력되는 신호를 반전하여 출력 단자y에 출력하는 인버터Iy로서 사용되고 있다.
3번째의 유닛 셀(103)에서는, 바탕으로서 형성되어 있는 PMOS(12b)와 NMOS(13b)는, 회로 소자로서는 사용되지 않으며, 이들의 PMOS(12b)와 NMOS(13b)의 소스 및 드레인이 다른 유닛 셀의 트랜지스터에 접속되지 않는다. 단, PMOS(12b)(등가회로중의 PMOSpb)와 NMOS(13b)(등가회로중의 NMOSnb)의 게이트를 묶는 폴리실리콘에 의한 게이트 배선(14b)이, 노드n2로서 이용되고 있다. 다시 말해, 게이트 배선(14b)에 부속되는 2개의 게이트 단자부(15b1, 15b2)가 콘택(31)을 통해 제1메탈 배선층(30)에 접속되고 있다.
또한 유닛 셀(103)의 상측은, 절연층(20)을 통해 제1메탈 배선층(30)의 세로 방향의 배선 영역으로서 사용되고 있다. 또한, 유닛 셀(103)의 게이트 배선(14a)은, 사용되고 있지 않다.
또한 이 게이트 어레이에서는, 노드n3의 가로방향의 배선을 행하기 위해, 제2메탈 배선층(50)이 사용되고 있다.
이 게이트 어레이에서는, 회로 소자로서 사용하지 않는 PMOSpb 및 NMOSnb의 게이트 배선(14b)에 부속되는 2개의 게이트 단자부(15b1, 15b2)를, 콘택(31)을 통해 제1메탈 배선층(30)에 접속하는 것에 의해 노드n2의 세로방향의 배선으로서 이용하도록 하고 있다. 이에 따라 제1메탈 배선층(30)에 노드n4, n5의 가로방향의 배선을 설치하는 것이 가능하게 된다. 따라서, 도 3(a)에서는 3개였던 제2메탈 배선층(50)의 배선이, 도 1(a)에서는 한 개로 삭감되고 있다.
실제의 게이트 어레이는, 도 1에 예시한 셀렉터와 같이, 몇 개의 유닛 셀(10)로 구성된 기본적인 논리회로 블록인 셀을, 반도체기판 위에 세로·가로방향으로 복수개 나열하여 구성되고 있다. 그리고, 복수의 셀 간의 배선은, 자동배치 배선 툴을 사용하여 행해진다. 자동배치 배선 툴에서는, 라이브러리에 등록된 셀의 구성에 의거하여 메탈 배선층을 사용한 셀 간의 배선 경로가 결정된다. 따라서, 이와 같이 제2메탈 배선층에 의한 셀내 배선의 메탈 배선 영역을 삭감해 두는 것에 의해, 자동배치 배선 툴로 셀 간 배선을 행할 때 여유가 생기고, 배치 배선 효율이 향상하고 메탈 배선층의 수를 줄일 수 있는 경우가 있다.
또한, 이 게이트 어레이에서는, 노드n2의 세로방향의 배선에 게이트 배선을 이용하고 있으므로, 이 노드n2에 부유 상태의 PMOSpb와 NMOSnb의 게이트가 접속되게 되지만, 이것에 의한 배선 용량의 증가는 무시할 수 있는 정도이며, 실용상 문제가 없는 것이, 시뮬레이션에 의해 확인되고 있다.
이상과 같이, 이 실시예 1의 게이트 어레이는, 사용하지 않는 트랜지스터(PMOSpb 및 NMOSnb)의 게이트 배선을, 회로 배선으로서 사용하므로, 제2메탈 배선층(50)의 배선의 일부를 제1메탈 배선층(30)으로 이동하는 것이 가능하게 되고, 배치 배선 효율을 향상시킬 수 있다는 이점이 있다.
[실시예 2]
도 4(a), 도 4(b)는, 본 발명의 실시예 2를 나타내는 게이트 어레이의 구성도이며, 동 도면(a)은 평면도 및 동 도면(b)는 등가회로도이다. 이들의 도에 있어서, 도 1안의 요소와 공통의 요소에는 공통 부호가 붙여지고 있다.
이 게이트 어레이는, 게이트가 노드n2에 접속되어 있는 PMOSpb의 소스와 드레인을 전원전위VDD에 접속함과 동시에, NMOSnb의 소스와 드레인을 접지전위GND에 접속한 것이며, 그 밖의 구성은 도 1과 같다.
PMOSpb의 소스와 드레인은, 제1메탈 배선층(30)을 사용하여, 다른 배선에 영향을 주지 않고 전원전위VDD에 접속할 수 있다. 또한 NMOSpb의 소스와 드레인은, 제1메탈 배선층(30)을 사용하여, 다른 배선에 영향을 주지 않고 접지전위GND에 접속할 수 있다. 따라서, 제2메탈 배선층(50)의 구성은, 도 1(a)와 동일하게 된다.
이 게이트 어레이에서는, 노드n2의 세로방향의 배선에 게이트 배선을 이용하고, 이 게이트 배선에 접속되는 PMOSpb와 NMOSnb의 소스와 드레인을, 각각 전원전 위VDD와 접지전위GND에 접속하고 있다. 따라서, 노드n2와 전원전위VDD 및 접지전위GND 사이에, 각각 역방향의 다이오드를 접속한 상태가 되고, 이 노드n2에는 일정한 용량이 부가되지만, 이것에 의한 배선 용량의 증가는 무시할 수 있는 정도이며, 시뮬레이션에 의해 실용상의 문제가 없는 것이 확인되고 있다.
이상과 같이, 이 실시예 2의 게이트 어레이는, 사용하지 않은 트랜지스터(PMOSpb 및 NMOSnb)의 게이트 배선을, 회로 배선으로서 사용하고 있으므로, 실시예 1과 같은 이점이 있다. 또한 이들의 트랜지스터의 소스와 드레인을 전원전위VDD 또는 접지전위GND에 고정하고 있다. 이에 따라 배선 용량은 일정한 값으로 유지되므로, 배선 용량의 변동이 없어져 보다 안정된 동작이 가능하게 된다는 이점이 있다.
또한, 본 발명은, 상기 실시예에 한정되지 않고, 여러가지의 변형이 가능하다. 이 변형예로서는, 예를 들면 다음과 같은 것이 있다.
(1)2입력의 셀렉터 회로를 일례로서 설명했지만, CMOS논리회로이면, 어떤 회로 구성의 게이트 어레이에도 마찬가지로 적용가능하다.
(2)유닛 셀(10)의 구성은, 도 2의 것에 한정되지 않는, 전원전위VDD의 영역, PMOS, NMOS 및 접지전위GND의 영역이 일렬로 배치되고, 이 PMOS와 NMOS의 사이에 게이트 배선을 설치한 구성이면 된다.
(3)실시예 2에서는, 미사용의 트랜지스터의 소스와 드레인을 전원전위VDD 또는 접지전위GND에 고정했지만, 소스와 드레인을 각각의 게이트에 접속해도 좋다.
본 발명에서는, 유닛 셀 안의 사용되지 않은 트랜지스터의 게이트 단자부에 콘택을 설치하여 메탈 배선에 접속하고 있으므로, 이 사용하지 않은 유닛 셀의 게이트 배선을 메탈 배선을 대신하여 사용할 수 있다. 이에 따라 메탈 배선 영역이 삭감되어 여유가 생겨, 배치 배선 효율을 향상시킬 수 있다는 효과가 있다.
Claims (7)
- 반도체기판 위에 병렬로 배치되어, 제1의 MOS트랜지스터 및 제2의 MOS트랜지스터를 가지는 동일 패턴의 복수의 유닛 셀이며, 상기 제1의 MOS트랜지스터 및 상기 제2의 MOS트랜지스터는 각각 게이트, 소스 및 드레인을 가지고, 상기 제1의 MOS트랜지스터의 상기 게이트와 상기 제2의 MOS트랜지스터의 상기 게이트는 게이트 배선에 의해 접속되고, 상기 게이트 배선은 제1의 게이트 단자부 및 제2의 게이트 단자부를 가지는 상기 유닛 셀과,상기 유닛 셀 위에 절연층을 통해 형성된 복수의 메탈 배선과,상기 메탈 배선과, 상기 제1의 게이트 단자부, 상기 제2의 게이트 단자부, 상기 소스 또는 상기 드레인을 전기적으로 접속하는 복수의 콘택을 가지고,상기 유닛셀 중 적어도 하나에서, 상기 제1의 MOS트랜지스터 및 상기 제2의 MOS트랜지스터의 상기 드레인 및 상기 소스는 접속되지 않은 플로팅(floating) 상태이며,상기 유닛셀 중 적어도 하나의 상기 유닛 셀의 상기 게이트 배선은 상기 콘택을 통해 상기 복수의 유닛 셀 중 다른 것들 사이의 전기적 접속을 제공하는 것을 특징으로 하는 게이트 어레이.
- 제 1항에 있어서,상기 제1의 MOS트랜지스터는 P채널MOS트랜지스터이며, 상기 제2의 MOS트랜지스터는 N채널MOS트랜지스터인 것을 특징으로 하는 게이트 어레이.
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Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005368388A JP2007173474A (ja) | 2005-12-21 | 2005-12-21 | ゲートアレイ |
JPJP-P-2005-00368388 | 2005-12-21 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070067603A KR20070067603A (ko) | 2007-06-28 |
KR101318220B1 true KR101318220B1 (ko) | 2013-10-15 |
Family
ID=38172447
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060115735A KR101318220B1 (ko) | 2005-12-21 | 2006-11-22 | 게이트 어레이 |
Country Status (4)
Country | Link |
---|---|
US (2) | US7875909B2 (ko) |
JP (1) | JP2007173474A (ko) |
KR (1) | KR101318220B1 (ko) |
CN (1) | CN1988157B (ko) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7956421B2 (en) * | 2008-03-13 | 2011-06-07 | Tela Innovations, Inc. | Cross-coupled transistor layouts in restricted gate level layout architecture |
JP2012222151A (ja) | 2011-04-08 | 2012-11-12 | Panasonic Corp | 半導体集積回路装置 |
JP3179749U (ja) * | 2012-09-05 | 2012-11-15 | ラディウス株式会社 | 携帯用電子機器の保護フレーム |
KR102518811B1 (ko) * | 2018-06-25 | 2023-04-06 | 삼성전자주식회사 | 멀티-하이트 스탠다드 셀을 포함하는 집적 회로 및 그 설계 방법 |
US12085666B2 (en) | 2019-06-28 | 2024-09-10 | Nec Corporation | Radar device, imaging method, and imaging program |
EP4060738A4 (en) * | 2021-02-05 | 2022-11-30 | Changxin Memory Technologies, Inc. | STANDARD CELL TEMPLATE AND SEMICONDUCTOR STRUCTURE |
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Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JP4346322B2 (ja) * | 2003-02-07 | 2009-10-21 | 株式会社ルネサステクノロジ | 半導体装置 |
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-
2005
- 2005-12-21 JP JP2005368388A patent/JP2007173474A/ja active Pending
-
2006
- 2006-11-17 US US11/600,829 patent/US7875909B2/en not_active Expired - Fee Related
- 2006-11-22 KR KR1020060115735A patent/KR101318220B1/ko active IP Right Grant
- 2006-11-27 CN CN2006101468599A patent/CN1988157B/zh not_active Expired - Fee Related
-
2010
- 2010-12-10 US US12/964,796 patent/US8178904B2/en not_active Expired - Fee Related
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Also Published As
Publication number | Publication date |
---|---|
US20070138510A1 (en) | 2007-06-21 |
CN1988157B (zh) | 2010-05-19 |
KR20070067603A (ko) | 2007-06-28 |
US7875909B2 (en) | 2011-01-25 |
JP2007173474A (ja) | 2007-07-05 |
US20110073916A1 (en) | 2011-03-31 |
US8178904B2 (en) | 2012-05-15 |
CN1988157A (zh) | 2007-06-27 |
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Legal Events
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A201 | Request for examination | ||
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FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20170920 Year of fee payment: 5 |
|
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Payment date: 20180920 Year of fee payment: 6 |