KR940004405B1 - 게이트 어레이용 롬셀 - Google Patents

Abstract

내용 없음.

Description

게이트 어레이용 롬셀

제1도는 종래의 베이스 어레이 구성도.

제2도는 종래의 롬셀 구성도.

제3도는 본 발명의 롬셀 설계도.

제4도는 본 발명의 롬셀 회로도.

제5도는 본 발명에 의한 SOG의 기본 구조도.

제6도는 본 발명에 의한 SOG 배치도.

* 도면의 주요부분에 대한 부호의 설명

V_DD: 소오스전압원 GND : 그라운드

B1-B4 : 비트라인 W1-W8 : 워드라인

본 발명은 게이트 어레이(Gate Array)용 롬셀(ROM Cell)에 관한 것으로, 특히 1.2㎛ 게이트 어레이 제품의 군에 적당하도록 한 롬셀에 관한 것이다. 종래의 게이트 어레이에서는 롬이 필요한 경우 게이트 어레이의 베이스(Base) 어레이상의 일부 영역에 풀 커스텀(Full Custom)방식으로 롬을 설치하였다. 이러한 구성을 구조화된 게이트 어레이(Structured Gate Array)라고 하며, 제1도는 이것의 플로어 플랜(Floor Plan)을 나타낸 것이다.

제2도는 제1도에서와 같이 게이트 어레이의 베이스 어레이 일부분에 설치된 일반적인 풀 커스텀 방식의 롬 구성을 블록다이어그램(Block Diagram)으로 나타낸 것으로 어드레스 버퍼(Address Buffer)와 Y디코더(Decorder), X디코더, 롬셀어레이, 컬럼(Column)게이트, 센스엠프(Sense Amp) 및 출력버퍼로 구성된 것이다. 이것의 동작은 다음과 같다.

먼저 상기 X디코더와 Y디코더는 어드레스 버퍼를 통해 입력한 어드레스 입력값에 의해 롬셀 어레이의 셀중 하나의 셀을 선택한다. 선택된 롬셀의 데이터는 컬럼게이트를 통해 센스앰프에 전달되고 이 센스앰프에서 증폭된 상기 데이터는 출력버퍼를 통해 출력핀에 나타나게 된다. 여기서, 일반적인 풀커스템 롬셀의 데이터는 액티브 마스크(Active Mask)의 유무에 따라 미리 설정해두게 된다. 그러나 상기 종래기술은 다음과 같은 단점이 있었다.

종래의 기술로는 ASIC(Application Specific IC) 설계시 롬의 필요성 유무에 따라 베이스 어레이의 종류를 따로 결정해야 한다. 따라서 똑같은 베이스 어레이에도 롬이 있는 것과 없는 것의 두 종류의 베이스 어레이를 마연해야 하므로 더 많은 개발비가 소요되는 단점이 있었다.

본 발명은 상기 단점을 제거키 위한 것으로, 배선영역과 슬롯(Slot)영역과의 구분이 없는 베이스 어레이를 갖는 구조를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명은 제1도전형 모스 트랜지스터 셀행과 제2도전형 모스 트랜지스터 셀행을 교대로 배치하고, 사익 제1, 제2도전형 모스 트랜지스터 셀행의 소오스측으로 소오스 전압라인(V_DD) 및 그라운드 라인(GND)이 각각 지나가도록 배치하고, 상기, 제1, 제2도전형 모스 트랜지스터 셀행 구분없이 각 열의 게이트 전극에는 동일 워드라인이 지나가도록 하여, 홀수번째 워드라인을 제1도전형 모스 트랜지스터의 셀행, 짝수번째 워드라인들은 제2도전형 모스 트랜지스터의 셀행에서 임의의 트랜지스터 게이트전극과 연결되도록 하고, 제1, 제2도전형 모스 트랜지스터의 각 드레인을 비트라인에 선택적으로 연결하여, 각 트랜지스터의 소오스에 소오스 전압 또는 그라운드를 선택적으로 콘택시켜 셀값을 저장하도록 한 것이다. 이를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

제3도는 본 발명의 롬셀 설계도이고, 제4도는 본 발명의 롬셀 회로도로써, SOG형 게이트 어레이의 베이스 어레이상에 PMOS셀행과 NMOS셀행을 교대로 배치되도록 설계한다. 여기서, 상측의 셀행 C트랜지스터 행은 PMOS이고, 하측의 셀행(트랜지스터행)을 NMOS를 배열한다. 그리고, PMOS셀행 및 NMOS셀행의 소오스측으로는 소오스전압원(V_DD)과 그라운드(GND)라인이 각각 지나가도록 하고, 각 드레인측에는 하나의 비트라인이 연결되도록 한다.

또한, PMOS셀행과 NMOS셀행 구분없이 각열의 게이트에는 동일 워드라인이 지나가도록 하고 일 워드라인은 일 PMOS셀행 또는 NMOS셀행에서 두 개의 트랜지스터의 게이트와 연결되도록 한다. 즉, 제1워드라인(W1)은 PMOS셀행의 제1, 제3트랜지스터의 게이트(G1,G3)에 연결되고, 제2워드라인(W2)은 NMOS셀행의 제1, 제3트랜지스터의 게이트(G1,G3)에 연결되고, 제3워드라인(W3)은 PMOS셀행의 제2, 제4트랜지스터의 게이트(G2,G4)에 연결되며, 제4워드라인(W4)은 NMOS셀행의 제2, 제4트랜지스터의 게이트(G2,G4)에 연결된다.

이와 같은 방법으로 제5워드라인(W5)부터 반복적으로 2개의 게이트에 연결된다. 그리고, 각 셀열마다 이웃하는 2개의 트랜지스터는 드레인 영역을 공통으로 하여 비트라인이 연결되도록 한다. 이와 같이 형성된 게이트 어레이에서 프로그램하고자 하는 데이터값에 따라 소오스전압원(V_DD)또는 그라운드(GND)를 선택하여 하나를 소오스 영역에 콘택시키면 "1" 또는 "0"의 데이터가 기록되는 ROM을 설계할 수 있다.

제3도에서 콘택부위를 설명하면, 워드라인과 게이트전극, 메탈(M)이 동시에 콘택되는 부분과, 워드라인과 메탈(M)이 콘택되는 부분, 메탈(M)과 게이트 전극만 콘택되는 부분, 비트라인과 트랜지스터의 드레인영역이 콘택되는 부분으로 구분된다. 여기서 홀수번째 워드라인(W1, W3,. . .W7)과 짝수번째 워드라인(W2, W4, . . .W8)은 같은 시간에 천이되며, 서로 상보(Complementary)관계에 있다.

제5도는 SOG형 게이트 어레이의 기본구조(일반적으로 슬롯(Slot)이라 한다)를 나타낸 것으로 8개의 트랜지스터(4개의 NMOS 트랜지스터 4개의 PMOS 트랜지스터)들로 이루어진 것이다.

제6도는 슬롯인 제5도를 복수개 배열하여 SOG를 형성한 것으로 배선영역과 슬롯영역의 구분이 없는 베이스 어레이를 나타낸 것이다.

본 발명의 동작을 설명하면 다음과 같다.

먼저, 제3도 및 제4도에서와 같이 홀수번째 워드라인(W1, W3, . . . W7)은 각 PMOS셀행에서 각각 2개의 게이트에 연결되어 있으므로 이들 워드라인이 로우상태가 되었을 때 상기 각 PMOS셀행들은 턴온(Turn On)된다. 그리고 짝수번째 워드라인(W2, W4, . . .W8)들은 각 NMOS셀행에서 각각 2개의 게이트에 연결되어 있으므로 이들 워드라인이 하이상태가 되었을 때 상기 NMOS셀들이 턴온된다.

따라서, 어드레스 입력의 값에 따라 특정한 워드라인의 상(Wn, W_n+1)이 각각 하이와 로우상태가 되었을 때 그 워드라인 쌍(Wn, W_n+1)에 연결된 PMOS셀과 NMOS셀은 턴온되고 이들의 소오스측에 공급되어 있던 값(소오스전원 V_DD또는 그라운드 GND)들은 각각 셀들을 통해 비트라인(B1-B4)에 실리게 된다.

여기서, 각 셀에 데이터를 저장하기 위해서는 각 셀의 콘택트를 이용하여 각 트랜지스터의 소오스를 소오스전압원(V_DD) 또는 그라운드(GND)중 하나를 선택하여 연결하였으므로, 이에따라 하이 또는 로우값이 셀에 저장된다.

이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.

첫째, SOG형 게이트 어레이의 베이스 어레이상에 롬을 설치하기 위한 특정면적을 할당할 필요가 없다. 즉, 롬이 있는 베이스 어레이와 롬이 없는 베이스 어레이를 별도로 만들 필요가 없으므로 제조단가를 낮출 수 있다.

둘째, 하나의 베이스 어레이상의 원하는 위치에 원하는 크기의 롬을 자유롭게 설치할 수 있어서 ASIC설계시 자유도 설계효율을 높일 수 있으며 칩(Chip)면적을 감소실킬 수 있는 효과가 있다.

Claims (3)

1. 제1도전형 모스 트랜지스터 셀행과 제2도전형 모스 트랜지스터 셀행을 교대로 배치하고, 상기 제1, 제2도전형 모스 트랜지스터 셀행의 소오스측으로 소오스 전압라인(V_DD) 및 그라운드 라인(GND)이 각각 지나가도록 배치하고, 상기, 제1, 제2도전형 모스 트랜지스터 셀행 구분없이 각 열의 게이트 전극에는 동일 워드라인이 지나가도록 하여, 홀수번째 워드라인들을 제1도전형 모스 트랜지스터의 셀행, 짝수번째 워드라인들은 제2도전형 모스 트랜지스터의 셀행에서 임의의 트랜지스터 게이트전과 연결되도록 하고, 제1, 제2도전형 모스 트랜지스터의 각 드레인을 비트라인의 선택적으로 연결하여, 각 트랜지스터의 소오스에 소오스 전압 또는 그라운드를 선택적으로 콘택시켜 셀값을 저장하도록 함을 특징으로 하는 게이트 어레이용 롬셀.
2. 제1항에 있어서, 각 실행은 2개의 트랜지스터를 한쌍으로 하여 드레인을 공통으로 하고, 한쌍의 트랜지스터의 게이트는 각각 다른 워드라인에 연결되도록 함을 특징으로 하는 게이트 어레이용 롬셀.
3. 제1항에 있어서, 각 워드라인은 해당 셀행에서 2개의 트랜지스터에 연결됨을 특징으로 하는 게이트 어레이용 롬셀.