JPH10335613A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH10335613A JPH10335613A JP9137327A JP13732797A JPH10335613A JP H10335613 A JPH10335613 A JP H10335613A JP 9137327 A JP9137327 A JP 9137327A JP 13732797 A JP13732797 A JP 13732797A JP H10335613 A JPH10335613 A JP H10335613A
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- 239000004065 semiconductor Substances 0.000 title claims description 33
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 42
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 41
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 6
- 238000010438 heat treatment Methods 0.000 claims abstract description 6
- 230000005669 field effect Effects 0.000 claims description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 11
- 239000010703 silicon Substances 0.000 claims description 11
- 239000000758 substrate Substances 0.000 claims description 8
- 239000003870 refractory metal Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 abstract description 56
- 229910052751 metal Inorganic materials 0.000 abstract description 12
- 239000002184 metal Substances 0.000 abstract description 12
- 238000002844 melting Methods 0.000 abstract description 6
- 230000008018 melting Effects 0.000 abstract description 6
- 239000011229 interlayer Substances 0.000 abstract description 5
- 230000002093 peripheral effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 36
- 230000000694 effects Effects 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910018999 CoSi2 Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910008479 TiSi2 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】
【課題】 ゲートアレイ等の論理回路を構成するマクロ
セルでは横方向の配線格子は第１のＡｌ配線でレイアウ
トされているので配線領域として利用できないという課
題があった。 【解決手段】 ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタ間の相互の接続をこれらのトランジスタのソース
・ドレイン領域に低抵抗化され形成されたサリサイド層
を介して行うことで部分的にセル内配線における第１の
Ａｌ配線の代用となり、これによりサリサイド層の上方
にできた空き領域に配線領域を設定することができるの
でチップレイアウトの自由度を高めるものである。
セルでは横方向の配線格子は第１のＡｌ配線でレイアウ
トされているので配線領域として利用できないという課
題があった。 【解決手段】 ＰＭＯＳトランジスタとＮＭＯＳトラン
ジスタ間の相互の接続をこれらのトランジスタのソース
・ドレイン領域に低抵抗化され形成されたサリサイド層
を介して行うことで部分的にセル内配線における第１の
Ａｌ配線の代用となり、これによりサリサイド層の上方
にできた空き領域に配線領域を設定することができるの
でチップレイアウトの自由度を高めるものである。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばゲートア
レイ、ＥＣＡ（Ｅｍｂｅｄｄｅｄ Ｃｅｌｌ Ａｒｒａ
ｙ）等の半導体集積回路装置に関するものであり、特
に、この半導体集積回路に用いられるＡＮＤ回路、フリ
ップフロップ回路等の論理回路となるマクロセルおよび
周辺回路のレイアウトに関するものである。
レイ、ＥＣＡ（Ｅｍｂｅｄｄｅｄ Ｃｅｌｌ Ａｒｒａ
ｙ）等の半導体集積回路装置に関するものであり、特
に、この半導体集積回路に用いられるＡＮＤ回路、フリ
ップフロップ回路等の論理回路となるマクロセルおよび
周辺回路のレイアウトに関するものである。
【０００２】
【従来の技術】近年、プロセス技術においてトランジス
タの性能向上のために、シリコン表面層をチタニウムＴ
ｉやコバルトＣｏ等の高融点金属金属と合金化すること
により抵抗を低減するＴｉＳｉ２、ＣｏＳｉ２等の自己
整合型シリサイドすなわちサリサイドが半導体技術とし
て普及しつつある。一般にサリサイド層の形成により合
金化された電界効果トランジスタのソース・ドレイン領
域、ウェル領域等の抵抗値は、サリサイド化手法を適用
せずに製造したものに比べて約１／１０に下がってお
り、その特徴を生かした更なる技術改良が期待されてい
る。
タの性能向上のために、シリコン表面層をチタニウムＴ
ｉやコバルトＣｏ等の高融点金属金属と合金化すること
により抵抗を低減するＴｉＳｉ２、ＣｏＳｉ２等の自己
整合型シリサイドすなわちサリサイドが半導体技術とし
て普及しつつある。一般にサリサイド層の形成により合
金化された電界効果トランジスタのソース・ドレイン領
域、ウェル領域等の抵抗値は、サリサイド化手法を適用
せずに製造したものに比べて約１／１０に下がってお
り、その特徴を生かした更なる技術改良が期待されてい
る。
【０００３】図２０は、従来の敷き詰め形ゲートアレイ
のマスタチップイメージを示す構成図である。図におい
て、１２１，１２４はＰＭＯＳトランジスタ群、１２
２，１２３はＮＭＯＳトランジスタ群、１２５は周辺回
路（Ｉ／Ｏインタフェース）である。他にもゲートアレ
イにはチャネル固定形、複合型、ＱＴＡＴ等のタイプが
あるがここでは集積度および装置性能の観点から敷き詰
め形のものを代表して説明していくことにする。
のマスタチップイメージを示す構成図である。図におい
て、１２１，１２４はＰＭＯＳトランジスタ群、１２
２，１２３はＮＭＯＳトランジスタ群、１２５は周辺回
路（Ｉ／Ｏインタフェース）である。他にもゲートアレ
イにはチャネル固定形、複合型、ＱＴＡＴ等のタイプが
あるがここでは集積度および装置性能の観点から敷き詰
め形のものを代表して説明していくことにする。
【０００４】図２１は、ゲートアレイ、ＥＣＡ等で論理
回路を構成するための図２０におけるセル領域のベーシ
ックセルを示すものであり、図において、１２１はベー
シックセル、１２２はＰＭＯＳトランジスタ、１２３は
ＮＭＯＳトランジスタ、１２４，１２５，１２６はそれ
ぞれＰＭＯＳトランジスタのゲート，ソース・ドレイ
ン，ウェル領域、１２７，１２８，１２９はそれぞれＮ
ＭＯＳトランジスタのゲート，ソース・ドレイン領域，
ウェル領域、１０ａ（１）〜１０ａ（ｎ）は横方向の配
線格子、１１ａ（１）〜１１ａ（ｎ）は縦方向の配線格
子である。そして、アレイ状に配置したベーシックセル
を用いてマクロセルのレイアウトを行い、マクロセルに
配置・配線等を行うことによりある論理機能を有した半
導体集積回路を構成する。
回路を構成するための図２０におけるセル領域のベーシ
ックセルを示すものであり、図において、１２１はベー
シックセル、１２２はＰＭＯＳトランジスタ、１２３は
ＮＭＯＳトランジスタ、１２４，１２５，１２６はそれ
ぞれＰＭＯＳトランジスタのゲート，ソース・ドレイ
ン，ウェル領域、１２７，１２８，１２９はそれぞれＮ
ＭＯＳトランジスタのゲート，ソース・ドレイン領域，
ウェル領域、１０ａ（１）〜１０ａ（ｎ）は横方向の配
線格子、１１ａ（１）〜１１ａ（ｎ）は縦方向の配線格
子である。そして、アレイ状に配置したベーシックセル
を用いてマクロセルのレイアウトを行い、マクロセルに
配置・配線等を行うことによりある論理機能を有した半
導体集積回路を構成する。
【０００５】図４は、例えば特開平７−７１４１号に示
された従来のゲートアレイ、ＥＣＡ等で３入力ＡＮＤ回
路を構成した場合のレイアウト図であり、図３はその回
路図である。図において、１ａは電源配線（ＶＤＤ）、
１ｂは接地配線（ＧＮＤ），３はコンタクト、１ｃは第
１のＡｌ配線、Ａ，Ｂ，Ｃはそれぞれ３入力ＡＮＤ回路
の入力端子、Ｙはその出力端子である。
された従来のゲートアレイ、ＥＣＡ等で３入力ＡＮＤ回
路を構成した場合のレイアウト図であり、図３はその回
路図である。図において、１ａは電源配線（ＶＤＤ）、
１ｂは接地配線（ＧＮＤ），３はコンタクト、１ｃは第
１のＡｌ配線、Ａ，Ｂ，Ｃはそれぞれ３入力ＡＮＤ回路
の入力端子、Ｙはその出力端子である。
【０００６】通常、マクロセルのレイアウトは図４に示
すようにコンタクト３と第１のＡｌ配線１ｃを用いてベ
ーシックセルのゲート、ソース・ドレイン領域、および
ウェル領域を電気的に接続することで論理機能を有する
ように構成している。この時、コンタクトはトランジス
タのソース・ドレイン領域、ウェル領域上にできるだけ
配置しこれらを第１のＡｌ配線で電気的に接続をするこ
とにより、ソース・ドレイン領域とウェル領域の寄生抵
抗を小さくしている。また、マクロセルの電気的な接続
をするために、縦方向に第２のＡｌ配線と接続素子のビ
アを用いる場合もある。
すようにコンタクト３と第１のＡｌ配線１ｃを用いてベ
ーシックセルのゲート、ソース・ドレイン領域、および
ウェル領域を電気的に接続することで論理機能を有する
ように構成している。この時、コンタクトはトランジス
タのソース・ドレイン領域、ウェル領域上にできるだけ
配置しこれらを第１のＡｌ配線で電気的に接続をするこ
とにより、ソース・ドレイン領域とウェル領域の寄生抵
抗を小さくしている。また、マクロセルの電気的な接続
をするために、縦方向に第２のＡｌ配線と接続素子のビ
アを用いる場合もある。
【０００７】そして、上記の手法でレイアウトされたＡ
ＮＤ回路、フリップフロップ回路等の論理回路を配置・
配線することにより半導体集積回路装置は構成されてい
る。この時、マクロセル同士の入出力接続ピンは、横方
向の配線に対しては第１のＡｌ配線、縦方向の配線に対
しては第２のＡｌ配線を用いこれらをビア、コンタクト
等を介して電気的に接続している。
ＮＤ回路、フリップフロップ回路等の論理回路を配置・
配線することにより半導体集積回路装置は構成されてい
る。この時、マクロセル同士の入出力接続ピンは、横方
向の配線に対しては第１のＡｌ配線、縦方向の配線に対
しては第２のＡｌ配線を用いこれらをビア、コンタクト
等を介して電気的に接続している。
【０００８】また、図１２は、従来のゲートアレイ、Ｅ
ＣＡ等のトランジスタと電源・接地配線との接続を示す
構成図であり、図１３は図１２のＩＩＩ−ＩＩＩ線に沿
った断面図である。図において、８４ａ，８４ｂは第１
のＡｌ配線、８３はコンタクト、８１ａは電源配線、８
１ｂは接地配線であり、通常これらはアルミニウム等の
金属配線で形成される。一般にＣＭＯＳゲートアレイで
はＰＭＯＳトランジスタとＮＭＯＳトランジスタが隣り
合って構成し、ＰＭＯＳトランジスタの片側には第１の
Ａｌ配線で構成される電源配線８１ａがあり、ＮＭＯＳ
トランジスタの片側には接地配線８１ｂがある。この電
源配線８１ａはチップの電源にチップ両端で接続されて
おり、接地配線８１ｂは同じくチップの接地にチップ両
端で接続されている。
ＣＡ等のトランジスタと電源・接地配線との接続を示す
構成図であり、図１３は図１２のＩＩＩ−ＩＩＩ線に沿
った断面図である。図において、８４ａ，８４ｂは第１
のＡｌ配線、８３はコンタクト、８１ａは電源配線、８
１ｂは接地配線であり、通常これらはアルミニウム等の
金属配線で形成される。一般にＣＭＯＳゲートアレイで
はＰＭＯＳトランジスタとＮＭＯＳトランジスタが隣り
合って構成し、ＰＭＯＳトランジスタの片側には第１の
Ａｌ配線で構成される電源配線８１ａがあり、ＮＭＯＳ
トランジスタの片側には接地配線８１ｂがある。この電
源配線８１ａはチップの電源にチップ両端で接続されて
おり、接地配線８１ｂは同じくチップの接地にチップ両
端で接続されている。
【０００９】このＰＭＯＳトランジスタのソース領域を
電源に接続する場合、電源配線８１ａから第１のＡｌ配
線８４ａを通して複数のコンタクト８３でＰＭＯＳトラ
ンジスタのソース領域に接続する。一方ＮＭＯＳトラン
ジスタのソース領域を接地する場合、接地配線８１ｂか
ら第１のＡｌ配線８４ｂを通してコンタクト８３でＮＭ
ＯＳトランジスタのソース領域に接続する。
電源に接続する場合、電源配線８１ａから第１のＡｌ配
線８４ａを通して複数のコンタクト８３でＰＭＯＳトラ
ンジスタのソース領域に接続する。一方ＮＭＯＳトラン
ジスタのソース領域を接地する場合、接地配線８１ｂか
ら第１のＡｌ配線８４ｂを通してコンタクト８３でＮＭ
ＯＳトランジスタのソース領域に接続する。
【００１０】
【発明が解決しようとする課題】従来のゲートアレイ、
ＥＣＡ等の半導体集積回路のレイアウトは、上記の図
３，４に示された３入力ＡＮＤ回路を例にとると、横方
向の配線格子は全て第１のＡｌ配線でレイアウトしてい
る。このため第１のＡｌ配線では横方向の配線格子を配
線領域として使用できなくなっている。また、電源配線
がマクロセルの上下に第１のＡｌ配線で配線しているの
で、縦方向の信号配線は第１のＡｌ配線以外の第２のＡ
ｌ配線等の配線層を使用しなければならないという制約
があった。すなわち、半導体集積回路装置のレイアウト
においてはマクロセル領域と配線領域が個別に必要とさ
れるので、特に複雑な集積回路では配線領域が大きくな
り半導体チップ面積が大きくなってしまうなどの課題が
あった。
ＥＣＡ等の半導体集積回路のレイアウトは、上記の図
３，４に示された３入力ＡＮＤ回路を例にとると、横方
向の配線格子は全て第１のＡｌ配線でレイアウトしてい
る。このため第１のＡｌ配線では横方向の配線格子を配
線領域として使用できなくなっている。また、電源配線
がマクロセルの上下に第１のＡｌ配線で配線しているの
で、縦方向の信号配線は第１のＡｌ配線以外の第２のＡ
ｌ配線等の配線層を使用しなければならないという制約
があった。すなわち、半導体集積回路装置のレイアウト
においてはマクロセル領域と配線領域が個別に必要とさ
れるので、特に複雑な集積回路では配線領域が大きくな
り半導体チップ面積が大きくなってしまうなどの課題が
あった。
【００１１】一方、電源・接地配線は、上記の図１２，
１３に示されるように、第１のＡｌ配線でレイアウトし
ているが、これらのウェル領域との接続にはその抵抗を
下げるためにコンタクト８３を数多く打たなければなら
ないこと、第１のＡｌ配線を構成するアルミニウムはエ
レクトロ・マイグレーションの影響を受けて装置動作中
に切断してしまうおそれがあること等の課題があった。
１３に示されるように、第１のＡｌ配線でレイアウトし
ているが、これらのウェル領域との接続にはその抵抗を
下げるためにコンタクト８３を数多く打たなければなら
ないこと、第１のＡｌ配線を構成するアルミニウムはエ
レクトロ・マイグレーションの影響を受けて装置動作中
に切断してしまうおそれがあること等の課題があった。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、サリサイド化したソース・ドレイ
ン領域、ウェル領域を配線層の一部として利用したこと
でマクロセルまたは周辺回路のレイアウトを容易化した
半導体集積回路装置およびそのレイアウト方法を得るこ
とを目的とする。
めになされたもので、サリサイド化したソース・ドレイ
ン領域、ウェル領域を配線層の一部として利用したこと
でマクロセルまたは周辺回路のレイアウトを容易化した
半導体集積回路装置およびそのレイアウト方法を得るこ
とを目的とする。
【００１３】
【課題を解決するための手段】請求項１記載の発明に係
る半導体集積回路装置は、シリコン基板表面において、
一方向に配列され第１電位を供給する第１電源配線と接
続した第１電界効果トランジスタ群と、これに並んで配
列され第１電位よりも低い第２電位を供給する第２電源
配線と接続した第２電界効果トランジスタ群と、これら
のトランジスタを相互に接続する導電性配線を備えたも
のであり、第１および第２電界効果トランジスタ群の少
なくとも一方のトランジスタ群の各トランジスタのソー
ス・ドレイン領域にはシリサイド層が形成されこれが導
電性配線と接続し配線層を成し、この配線層の上方には
導電性配線による信号配線を配置できるものである。
る半導体集積回路装置は、シリコン基板表面において、
一方向に配列され第１電位を供給する第１電源配線と接
続した第１電界効果トランジスタ群と、これに並んで配
列され第１電位よりも低い第２電位を供給する第２電源
配線と接続した第２電界効果トランジスタ群と、これら
のトランジスタを相互に接続する導電性配線を備えたも
のであり、第１および第２電界効果トランジスタ群の少
なくとも一方のトランジスタ群の各トランジスタのソー
ス・ドレイン領域にはシリサイド層が形成されこれが導
電性配線と接続し配線層を成し、この配線層の上方には
導電性配線による信号配線を配置できるものである。
【００１４】請求項２記載の発明に係る半導体集積回路
装置は、各トランジスタのソース・ドレイン領域には複
数の配線格子が含まれ、これらが第１および第２電界効
果トランジスタの配列方向に垂直な方向に配置されてお
り、シリサイド層が配線層として選択された場合には上
記配線格子のうちの少なくとも２つがコンタクトとして
使用されるものである。
装置は、各トランジスタのソース・ドレイン領域には複
数の配線格子が含まれ、これらが第１および第２電界効
果トランジスタの配列方向に垂直な方向に配置されてお
り、シリサイド層が配線層として選択された場合には上
記配線格子のうちの少なくとも２つがコンタクトとして
使用されるものである。
【００１５】請求項３記載の発明に係る半導体集積回路
装置は、シリコン基板表面において、一方向に配列され
第１電位を供給する第１電源配線と接続した第１電界効
果トランジスタ群と、これに並んで配列され第１電位よ
りも低い第２電位を供給する第２電源配線と接続した第
２電界効果トランジスタ群と、第１電界効果トランジス
タ群のうちから選択された第１トランジスタと第２電界
効果トランジスタ群のうちから選択された第２トランジ
スタとを相互に接続する第１導電性配線と、第１および
第２トランジスタのソース・ドレインのうちの少なくと
も一部に形成されたシリサイド層と、シリサイド層と接
続する第２導電性配線とを備えたものである。
装置は、シリコン基板表面において、一方向に配列され
第１電位を供給する第１電源配線と接続した第１電界効
果トランジスタ群と、これに並んで配列され第１電位よ
りも低い第２電位を供給する第２電源配線と接続した第
２電界効果トランジスタ群と、第１電界効果トランジス
タ群のうちから選択された第１トランジスタと第２電界
効果トランジスタ群のうちから選択された第２トランジ
スタとを相互に接続する第１導電性配線と、第１および
第２トランジスタのソース・ドレインのうちの少なくと
も一部に形成されたシリサイド層と、シリサイド層と接
続する第２導電性配線とを備えたものである。
【００１６】請求項４記載の発明に係る半導体集積回路
装置は、シリコン基板表面において、第１電源と接続す
る第１電源配線と、一方向に配列されている第１電界効
果トランジスタ群と、第１電源配線と第１電界効果トラ
ンジスタ群のうちから選択された第１トランジスタとを
相互に接続する第１導電性配線と、第１電源よりも低電
位を供給する第２電源と接続する第２電源配線と、第１
電界効果トランジスタと並行して配列されている第２電
界効果トランジスタ群と、第２電源配線と第２電界効果
トランジスタ群のうちから選択された第２トランジスタ
とを相互に接続する第２導電性配線とを備えており、ウ
ェル領域と接する第１および第２電源配線並びに第１お
よび第２電界効果トランジスタ群のソース・ドレインの
少なくとも一部にはシリサイド層が形成され、このシリ
サイド層は導電性配線と接続して配線層を成しているも
のである。
装置は、シリコン基板表面において、第１電源と接続す
る第１電源配線と、一方向に配列されている第１電界効
果トランジスタ群と、第１電源配線と第１電界効果トラ
ンジスタ群のうちから選択された第１トランジスタとを
相互に接続する第１導電性配線と、第１電源よりも低電
位を供給する第２電源と接続する第２電源配線と、第１
電界効果トランジスタと並行して配列されている第２電
界効果トランジスタ群と、第２電源配線と第２電界効果
トランジスタ群のうちから選択された第２トランジスタ
とを相互に接続する第２導電性配線とを備えており、ウ
ェル領域と接する第１および第２電源配線並びに第１お
よび第２電界効果トランジスタ群のソース・ドレインの
少なくとも一部にはシリサイド層が形成され、このシリ
サイド層は導電性配線と接続して配線層を成しているも
のである。
【００１７】請求項５記載の発明に係る半導体集積回路
装置は、シリコン基板表面において、電源と接続する第
１導電性配線と、一方向に配列されている電界効果トラ
ンジスタ群と、電界効果トランジスタ群のうちから選択
されソース・ドレインの少なくとも一部にはシリサイド
が形成された第１トランジスタと、第１トランジスタに
隣り合いソース・ドレインが第１導電性配線と接続され
た第２および第３トランジスタと、シリサイドの一部を
配線層に用いた第２導電性配線と、配線層の上方に形成
された第３導電性配線とを備えたものである。
装置は、シリコン基板表面において、電源と接続する第
１導電性配線と、一方向に配列されている電界効果トラ
ンジスタ群と、電界効果トランジスタ群のうちから選択
されソース・ドレインの少なくとも一部にはシリサイド
が形成された第１トランジスタと、第１トランジスタに
隣り合いソース・ドレインが第１導電性配線と接続され
た第２および第３トランジスタと、シリサイドの一部を
配線層に用いた第２導電性配線と、配線層の上方に形成
された第３導電性配線とを備えたものである。
【００１８】請求項６記載の発明に係る半導体集積回路
装置は、シリコン基板表面において、第１電源と接続す
る第１電源配線と、一方向に配列されている第１電界効
果トランジスタ群と、第１電源配線と第１電界効果トラ
ンジスタ群のうちから選択された第１トランジスタとを
相互に接続する第１導電性配線と、第１電源よりも低電
位を供給する第２電源と接続する第２電源配線と、第１
電界効果トランジスタと並行して配列されている第２電
界効果トランジスタ群と、第２電源配線と上記第２電界
効果トランジスタ群のうちから選択された第２トランジ
スタとを相互に接続する第２導電性配線とを備えてお
り、ウェル領域と接する上記第１および第２電源配線並
びに第１および第２電界効果トランジスタ群のソース・
ドレインにはシリサイド層が形成され、このシリサイド
層は導電性配線と接続して配線層を成しているものであ
る。
装置は、シリコン基板表面において、第１電源と接続す
る第１電源配線と、一方向に配列されている第１電界効
果トランジスタ群と、第１電源配線と第１電界効果トラ
ンジスタ群のうちから選択された第１トランジスタとを
相互に接続する第１導電性配線と、第１電源よりも低電
位を供給する第２電源と接続する第２電源配線と、第１
電界効果トランジスタと並行して配列されている第２電
界効果トランジスタ群と、第２電源配線と上記第２電界
効果トランジスタ群のうちから選択された第２トランジ
スタとを相互に接続する第２導電性配線とを備えてお
り、ウェル領域と接する上記第１および第２電源配線並
びに第１および第２電界効果トランジスタ群のソース・
ドレインにはシリサイド層が形成され、このシリサイド
層は導電性配線と接続して配線層を成しているものであ
る。
【００１９】請求項７記載の発明に係る半導体集積回路
装置は、シリサイド層は高融点金属形成後の熱処理によ
り低抵抗化されるものである。
装置は、シリサイド層は高融点金属形成後の熱処理によ
り低抵抗化されるものである。
【００２０】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この実施の形態１によるサリサ
イド化されたトランジスタ構造のベーシックセルを用い
た３入力ＡＮＤ回路のレイアウト図、図２は図１の回路
レイアウトのＩ−Ｉ線に沿った断面図、図３はその回路
図、図４は従来技術によるレイアウト図である。図にお
いて、１ａ，１ｂは第１のＡｌ配線でありそれぞれ電源
配線，接地配線、２ａ，２ｂはサリサイド化されたソー
ス・ドレイン領域、３ａ〜３ｄはコンタクト、４は第１
のＡｌ配線を用いた他の信号配線、５はフィールド酸化
膜、６は層間絶縁膜、Ａ，Ｂ，Ｃは入力端子ゲート、Ｙ
は出力端子である。尚、ソース・ドレイン領域の各々に
は複数の配線格子すなわちグリッドが含まれており、こ
の図１ではこの配線格子が縦方向に４個並んで配置にな
っている（図８参照）。
説明する。 実施の形態１．図１は、この実施の形態１によるサリサ
イド化されたトランジスタ構造のベーシックセルを用い
た３入力ＡＮＤ回路のレイアウト図、図２は図１の回路
レイアウトのＩ−Ｉ線に沿った断面図、図３はその回路
図、図４は従来技術によるレイアウト図である。図にお
いて、１ａ，１ｂは第１のＡｌ配線でありそれぞれ電源
配線，接地配線、２ａ，２ｂはサリサイド化されたソー
ス・ドレイン領域、３ａ〜３ｄはコンタクト、４は第１
のＡｌ配線を用いた他の信号配線、５はフィールド酸化
膜、６は層間絶縁膜、Ａ，Ｂ，Ｃは入力端子ゲート、Ｙ
は出力端子である。尚、ソース・ドレイン領域の各々に
は複数の配線格子すなわちグリッドが含まれており、こ
の図１ではこの配線格子が縦方向に４個並んで配置にな
っている（図８参照）。
【００２１】ここで、サリサイドとは自己整合型に形成
した高融点金属シリサイドをいい、熱処理等で低抵抗化
されたものである。すなわち、これを形成するためには
シリコン基板の活性化領域にコバルト、チタニウム、モ
ルブデン、タングステン等の高融点金属層を形成し、熱
処理等を施して反応させることによりシリサイド等の合
金にしてその抵抗を下げ、未反応部分および不要部分を
フォトリソグラフィー等を用いて除去してやればよい。
した高融点金属シリサイドをいい、熱処理等で低抵抗化
されたものである。すなわち、これを形成するためには
シリコン基板の活性化領域にコバルト、チタニウム、モ
ルブデン、タングステン等の高融点金属層を形成し、熱
処理等を施して反応させることによりシリサイド等の合
金にしてその抵抗を下げ、未反応部分および不要部分を
フォトリソグラフィー等を用いて除去してやればよい。
【００２２】ゲートアレイ、ＥＣＡ等ではセルと呼ばれ
るＮＡＮＤ、ＮＯＲ、Ｆ／Ｆのような比較的単純で規模
の小さい論理機能を標準化・ライブラリ化しこれを組み
合わせてチップを設計する。特に、敷き詰め形ゲートア
レイではメガセルを搭載している。図１ではＰＭＯＳト
ランジスタ、ＮＭＯＳトランジスタが横方向に隣り合っ
て形成されている。隣り合うドレイン同士はゲート幅分
の間隔を有して分離されており互いに影響を受けないよ
うにされている。
るＮＡＮＤ、ＮＯＲ、Ｆ／Ｆのような比較的単純で規模
の小さい論理機能を標準化・ライブラリ化しこれを組み
合わせてチップを設計する。特に、敷き詰め形ゲートア
レイではメガセルを搭載している。図１ではＰＭＯＳト
ランジスタ、ＮＭＯＳトランジスタが横方向に隣り合っ
て形成されている。隣り合うドレイン同士はゲート幅分
の間隔を有して分離されており互いに影響を受けないよ
うにされている。
【００２３】次に動作について説明する。高融点金属に
よるサリサイド化により通常の１／１０程度まで低抵抗
化されたソース・ドレイン領域２ａ，２ｂは、第１のＡ
ｌ配線の代用とすることが可能なので、コンタクト３
ａ，３ｂ間および３ｃ，３ｄ間のソース・ドレインは層
間絶縁膜６の下部を通るサリサイド層を介して電気的接
線すなわち通電することができる。このように構成すれ
ば、コンタクト３ａ，３ｂ間および３ｃ，３ｄ間には配
線格子１つ分の空間があるのでここに第１のＡｌ配線を
用いた他の信号配線を通すことができる。したがって、
チップレイアウト時にこの空いた配線格子を利用すれ
ば、横方向に配線領域に使用すべき配線を形成すること
ができる。
よるサリサイド化により通常の１／１０程度まで低抵抗
化されたソース・ドレイン領域２ａ，２ｂは、第１のＡ
ｌ配線の代用とすることが可能なので、コンタクト３
ａ，３ｂ間および３ｃ，３ｄ間のソース・ドレインは層
間絶縁膜６の下部を通るサリサイド層を介して電気的接
線すなわち通電することができる。このように構成すれ
ば、コンタクト３ａ，３ｂ間および３ｃ，３ｄ間には配
線格子１つ分の空間があるのでここに第１のＡｌ配線を
用いた他の信号配線を通すことができる。したがって、
チップレイアウト時にこの空いた配線格子を利用すれ
ば、横方向に配線領域に使用すべき配線を形成すること
ができる。
【００２４】以上のように、この実施の形態１によれ
ば、サリサイド化されたソース・ドレイン層を第１のＡ
ｌ配線の一部に流用することができるので、ベーシック
セル内に信号配線等の他の配線を配置することができ
る。したがって、半導体集積回路のチップレイアウトを
容易化する効果がある。
ば、サリサイド化されたソース・ドレイン層を第１のＡ
ｌ配線の一部に流用することができるので、ベーシック
セル内に信号配線等の他の配線を配置することができ
る。したがって、半導体集積回路のチップレイアウトを
容易化する効果がある。
【００２５】実施の形態２．図５は、この実施の形態２
によるセレクタ回路のレイアウト図、図７はこのセレク
タ回路の回路図、図６は従来技術によるレイアウト図で
ある。図において、２１ａ〜２１ｃは第１のＡｌ配線で
ありそれぞれ電源配線、接地配線、２２ａ，２２ｂはサ
リサイド化された配線ソース・ドレイン領域、２４は第
２のＡｌ配線、２５ａ〜２５ｄは導電性の接続素子であ
るビアである。図５の配線レイアウト手法は実施の形態
１に述べた方法と同じで、２３ａと２３ｂ間の電気的接
続がサリサイド形成により合金化されたドレイン領域２
２ａ一部を配線層として利用している。
によるセレクタ回路のレイアウト図、図７はこのセレク
タ回路の回路図、図６は従来技術によるレイアウト図で
ある。図において、２１ａ〜２１ｃは第１のＡｌ配線で
ありそれぞれ電源配線、接地配線、２２ａ，２２ｂはサ
リサイド化された配線ソース・ドレイン領域、２４は第
２のＡｌ配線、２５ａ〜２５ｄは導電性の接続素子であ
るビアである。図５の配線レイアウト手法は実施の形態
１に述べた方法と同じで、２３ａと２３ｂ間の電気的接
続がサリサイド形成により合金化されたドレイン領域２
２ａ一部を配線層として利用している。
【００２６】次に動作について説明する。例えば、図５
のコンタクト２３ａ，２３ｂ間ではサリサイド化により
低抵抗になったソース・ドレイン領域の一部を第１のＡ
ｌ配線に充てておりその空いた空間には別の配線を通す
ことができる。しかもサリサイド層を配線層として用い
る場合にはコンタクトは最小限の２個で済む。
のコンタクト２３ａ，２３ｂ間ではサリサイド化により
低抵抗になったソース・ドレイン領域の一部を第１のＡ
ｌ配線に充てておりその空いた空間には別の配線を通す
ことができる。しかもサリサイド層を配線層として用い
る場合にはコンタクトは最小限の２個で済む。
【００２７】一方、従来技術では、ソース・ドレイン領
域に接続させるためには高抵抗であるためにいくつもコ
ンタクトを打って抵抗を下げねばならず、第１のＡｌ配
線の占有する面積が拡大してしまうことが避けられず、
しかも図７のレイアウトでも分かるように第１のＡｌ配
線と第２のＡｌ配線を接続するビア２５ａ〜２５ｄと、
第２のＡｌ配線２４ａ，２４ｂを使用しなければならな
い場合が多い。この実施の形態２のレイアウトではサリ
サイド層の活用によりコンタクトを最小限にとどめると
ともに第２のＡｌ配線を省略することができ、チップレ
イアウト時の信号配線でマクロセル上を配線することが
できる縦方向の配線格子を確保することができるので半
導体集積回路のチップ面積を小さくできる。
域に接続させるためには高抵抗であるためにいくつもコ
ンタクトを打って抵抗を下げねばならず、第１のＡｌ配
線の占有する面積が拡大してしまうことが避けられず、
しかも図７のレイアウトでも分かるように第１のＡｌ配
線と第２のＡｌ配線を接続するビア２５ａ〜２５ｄと、
第２のＡｌ配線２４ａ，２４ｂを使用しなければならな
い場合が多い。この実施の形態２のレイアウトではサリ
サイド層の活用によりコンタクトを最小限にとどめると
ともに第２のＡｌ配線を省略することができ、チップレ
イアウト時の信号配線でマクロセル上を配線することが
できる縦方向の配線格子を確保することができるので半
導体集積回路のチップ面積を小さくできる。
【００２８】以上のように、この実施の形態２によれ
ば、サリサイド化されたトランジスタ構造のベーシック
セルを用いてマクロセルのレイアウトを実施し、特にト
ランジスタのドレイン領域を配線層として利用すること
で、マクロセル内に信号配線を配線できる配線格子を作
ることができる。しかもこの配線格子を複数のマクロセ
ルで構成する半導体集積回路のチップレイアウトの配線
領域として利用でき、配置配線を効率よく行うことがで
き、半導体集積回路のチップ面積を小さくすることがで
きる効果がある。もちろん、マクロセルのレイアウトの
容易化の効果があるのは言うまでもない。
ば、サリサイド化されたトランジスタ構造のベーシック
セルを用いてマクロセルのレイアウトを実施し、特にト
ランジスタのドレイン領域を配線層として利用すること
で、マクロセル内に信号配線を配線できる配線格子を作
ることができる。しかもこの配線格子を複数のマクロセ
ルで構成する半導体集積回路のチップレイアウトの配線
領域として利用でき、配置配線を効率よく行うことがで
き、半導体集積回路のチップ面積を小さくすることがで
きる効果がある。もちろん、マクロセルのレイアウトの
容易化の効果があるのは言うまでもない。
【００２９】実施の形態３．図８は、この実施の形態３
による２入力ＮＡＮＤ回路のレイアウト、図９はその回
路図である。図において、３１ａ〜３１ｃは第１のＡｌ
配線、３２ａ，３３ｂはサリサイド化されたドレイン領
域、３３ａ（ｙ１），３３ｂ（ｙ２）はコンタクト、３
４は第２のＡｌ配線、３６ａ〜３６ｆはサリサイド化さ
れたドレインの各々に含まれる配線格子、Ａ，Ｂは入力
端子、Ｙは出力端子を示す。
による２入力ＮＡＮＤ回路のレイアウト、図９はその回
路図である。図において、３１ａ〜３１ｃは第１のＡｌ
配線、３２ａ，３３ｂはサリサイド化されたドレイン領
域、３３ａ（ｙ１），３３ｂ（ｙ２）はコンタクト、３
４は第２のＡｌ配線、３６ａ〜３６ｆはサリサイド化さ
れたドレインの各々に含まれる配線格子、Ａ，Ｂは入力
端子、Ｙは出力端子を示す。
【００３０】次に動作について説明する。この実施の形
態３によれば、２入力ＮＡＮＤ回路の出力端子Ｙのピン
の定義に関するレイアウトは、サリサイド化により低抵
抗化されたドレイン領域を配線層として利用するため
に、先ずコンタクト３３ａ（ｙ１）と３３ｂ（ｙ２）を
介して出力端子Ｙである第１のＡｌ配線をサリサイド化
されたドレイン領域３２ａ，３２ｂに接続し、次にマク
ロセル間の配線に用いる第２のＡｌ配線のピンをコンタ
クト３６ａ〜３６ｆのいずれか１つに定義する。このよ
うにして、２入力ＮＡＮＤ回路等の論理回路を有するマ
クロセルの入出力ピンの定義を行えば、入出力ピンの信
号配線接続の可能な領域が増加する。また、空き領域に
他の信号配線を通すなどしてレイアウト自由度が高ま
る。すなわち、マクロセル間の信号配線が容易になり、
チップレイアウト時間の短縮、チップ面積の縮小化等に
寄与する。
態３によれば、２入力ＮＡＮＤ回路の出力端子Ｙのピン
の定義に関するレイアウトは、サリサイド化により低抵
抗化されたドレイン領域を配線層として利用するため
に、先ずコンタクト３３ａ（ｙ１）と３３ｂ（ｙ２）を
介して出力端子Ｙである第１のＡｌ配線をサリサイド化
されたドレイン領域３２ａ，３２ｂに接続し、次にマク
ロセル間の配線に用いる第２のＡｌ配線のピンをコンタ
クト３６ａ〜３６ｆのいずれか１つに定義する。このよ
うにして、２入力ＮＡＮＤ回路等の論理回路を有するマ
クロセルの入出力ピンの定義を行えば、入出力ピンの信
号配線接続の可能な領域が増加する。また、空き領域に
他の信号配線を通すなどしてレイアウト自由度が高ま
る。すなわち、マクロセル間の信号配線が容易になり、
チップレイアウト時間の短縮、チップ面積の縮小化等に
寄与する。
【００３１】図８を例にとり説明すると、配線格子３６
ａを第２のＡｌ配線のピンに定義しコンタクト３３ａ
（ｙ１）と３３ｂ（ｙ２）を出力端子Ｙに設定すること
により、配線格子点３６ｂ，３６ｃと３６ｄ〜３６ｆに
はこの出力端子用の第１または第２のＡｌ配線を通す必
要がなく、他の信号配線などのレイアウトに利用できる
ものである。一方、従来技術のピンの定義によれば、第
２のＡｌ配線はコンタクト３３ａ（ｙ１），３３ｂ（ｙ
２）のいずれかと接続しなければならないので、図８を
例にとると配線格子３６ａ〜３６ｃ、３６ｄ〜３６ｆの
いずれか一方の配線格子群は少なくとも出力端子Ｙ用の
第１または第２のＡｌ配線のレイアウトの影響を受けそ
の自由度に制約を与えている。
ａを第２のＡｌ配線のピンに定義しコンタクト３３ａ
（ｙ１）と３３ｂ（ｙ２）を出力端子Ｙに設定すること
により、配線格子点３６ｂ，３６ｃと３６ｄ〜３６ｆに
はこの出力端子用の第１または第２のＡｌ配線を通す必
要がなく、他の信号配線などのレイアウトに利用できる
ものである。一方、従来技術のピンの定義によれば、第
２のＡｌ配線はコンタクト３３ａ（ｙ１），３３ｂ（ｙ
２）のいずれかと接続しなければならないので、図８を
例にとると配線格子３６ａ〜３６ｃ、３６ｄ〜３６ｆの
いずれか一方の配線格子群は少なくとも出力端子Ｙ用の
第１または第２のＡｌ配線のレイアウトの影響を受けそ
の自由度に制約を与えている。
【００３２】以上のように、この実施の形態３によれ
ば、マクロセルのピンの定義をサリサイド化されたドレ
イン領域にも与えることで、マクロセル間の信号配線の
接続が容易になり、チップレイアウト時間の短縮、集積
回路のチップ面積を縮小できる効果がある。
ば、マクロセルのピンの定義をサリサイド化されたドレ
イン領域にも与えることで、マクロセル間の信号配線の
接続が容易になり、チップレイアウト時間の短縮、集積
回路のチップ面積を縮小できる効果がある。
【００３３】実施の形態４．図１０は、この実施の形態
４のゲートアレイ、ＥＣＡ等のトランジスタ・配線構成
を示すレイアウト図、図１１は図１０のＩＩ−ＩＩ線に
沿った断面図、図１２は従来技術によるゲートアレイ、
ＥＣＡ等のトランジスタ・配線構成を示すレイアウト
図、図１３は図１２のＩＩＩ−ＩＩＩ線に沿った断面図
である。図において、８１ａは電源配線、８１ｂは接地
配線でありこの場合にはアルミニウム等の金属配線で形
成され、８２ａ，８２ｂはサリサイド化されたソース領
域、８２ｃはウェル領域のサリサイド化による電源配
線、８２ｄはウェル領域のサリサイド化による接地配
線、８３はコンタクト、８４ａ，８４ｂは第１のＡｌ配
線である。
４のゲートアレイ、ＥＣＡ等のトランジスタ・配線構成
を示すレイアウト図、図１１は図１０のＩＩ−ＩＩ線に
沿った断面図、図１２は従来技術によるゲートアレイ、
ＥＣＡ等のトランジスタ・配線構成を示すレイアウト
図、図１３は図１２のＩＩＩ−ＩＩＩ線に沿った断面図
である。図において、８１ａは電源配線、８１ｂは接地
配線でありこの場合にはアルミニウム等の金属配線で形
成され、８２ａ，８２ｂはサリサイド化されたソース領
域、８２ｃはウェル領域のサリサイド化による電源配
線、８２ｄはウェル領域のサリサイド化による接地配
線、８３はコンタクト、８４ａ，８４ｂは第１のＡｌ配
線である。
【００３４】通常、図１２に示されるように従来のゲー
トアレイではＰＭＯＳトランジスタとＮＭＯＳトランジ
スタが隣り合って構成し、ＰＭＯＳトランジスタの片側
には、第１Ａｌ配線で構成される電源配線８１ａあり、
ＮＭＯＳトランジスタの片側には接地配線８１ｂがあ
る。この電源配線８１ａにはチップの電源にチップ両端
で接続されており、接地配線８１ｂも同様にしてチップ
の接地にチップ両端で接続されている。このＰＭＯＳト
ランジスタのソース領域を電源に接続する場合、電源配
線８１ａから第１のＡｌ配線８４ｂを通してコンタクト
８３でＰＭＯＳトランジスタのソース領域に接続する。
一方、ＮＭＯＳトランジスタのソース領域を接地する場
合、接地配線８１ｂから第１のＡｌ配線８４ａを通して
コンタクト８３でＮＭＯＳトランジスタのソース領域に
接続する。
トアレイではＰＭＯＳトランジスタとＮＭＯＳトランジ
スタが隣り合って構成し、ＰＭＯＳトランジスタの片側
には、第１Ａｌ配線で構成される電源配線８１ａあり、
ＮＭＯＳトランジスタの片側には接地配線８１ｂがあ
る。この電源配線８１ａにはチップの電源にチップ両端
で接続されており、接地配線８１ｂも同様にしてチップ
の接地にチップ両端で接続されている。このＰＭＯＳト
ランジスタのソース領域を電源に接続する場合、電源配
線８１ａから第１のＡｌ配線８４ｂを通してコンタクト
８３でＰＭＯＳトランジスタのソース領域に接続する。
一方、ＮＭＯＳトランジスタのソース領域を接地する場
合、接地配線８１ｂから第１のＡｌ配線８４ａを通して
コンタクト８３でＮＭＯＳトランジスタのソース領域に
接続する。
【００３５】一方、図１０，図１１に示すように、この
実施の形態４では電源に接続するｎ＋ウェル領域８２ｃ
と、接地に接続するｐ＋ウェル領域８２ｄと、ＮＭＯＳ
トランジスタ８２ａおよびＰＭＯＳトランジスタのソー
ス領域８２ｂのシリコン表面上をサリサイド化して合金
化する。さらに、従来例である図１２のような第１のＡ
ｌ配線による電源・接地配線は使用せず、代わりにウェ
ル領域をサリサイド化して作られた合金化部分８２ｃ，
８２ｄをそれぞれ電源配線・接地配線として代用する。
このとき、従来例の図１２の電源配線８１ａとｎ＋ウェ
ル領域とを結ぶコンタクト群８３、接地配線８１ｂとｐ
＋ウェル領域とを結ぶｐ＋ウェル領域とを結ぶコンタク
ト群８３は不要である。これは図１２の電源配線８１
ａ、接地配線８１ｂに相当するウェル領域をサリサイド
化による電源配線８２ｃ、接地配線８２ｄはウェル領域
に直接接触しているためである。
実施の形態４では電源に接続するｎ＋ウェル領域８２ｃ
と、接地に接続するｐ＋ウェル領域８２ｄと、ＮＭＯＳ
トランジスタ８２ａおよびＰＭＯＳトランジスタのソー
ス領域８２ｂのシリコン表面上をサリサイド化して合金
化する。さらに、従来例である図１２のような第１のＡ
ｌ配線による電源・接地配線は使用せず、代わりにウェ
ル領域をサリサイド化して作られた合金化部分８２ｃ，
８２ｄをそれぞれ電源配線・接地配線として代用する。
このとき、従来例の図１２の電源配線８１ａとｎ＋ウェ
ル領域とを結ぶコンタクト群８３、接地配線８１ｂとｐ
＋ウェル領域とを結ぶｐ＋ウェル領域とを結ぶコンタク
ト群８３は不要である。これは図１２の電源配線８１
ａ、接地配線８１ｂに相当するウェル領域をサリサイド
化による電源配線８２ｃ、接地配線８２ｄはウェル領域
に直接接触しているためである。
【００３６】図１０，図１１のＰＭＯＳトランジスタの
ソース領域に電源電位ＶＤＤを供給する場合、ウェル領
域をサリサイド化して作った電源配線８２ｃからコンタ
クト８３、第１のＡｌ配線８１ｂを通してＰＭＯＳトラ
ンジスタのソース領域に接続する。一方、ＮＭＯＳトラ
ンジスタトランジスタのソース領域に接地電位ＧＮＤを
供給する場合、ウェル領域をサリサイド化して作った接
地配線８２ｄからコンタクト８３、第１のＡｌ配線８１
ａを通してＮＭＯＳトランジスタのソース領域に接続さ
れる。
ソース領域に電源電位ＶＤＤを供給する場合、ウェル領
域をサリサイド化して作った電源配線８２ｃからコンタ
クト８３、第１のＡｌ配線８１ｂを通してＰＭＯＳトラ
ンジスタのソース領域に接続する。一方、ＮＭＯＳトラ
ンジスタトランジスタのソース領域に接地電位ＧＮＤを
供給する場合、ウェル領域をサリサイド化して作った接
地配線８２ｄからコンタクト８３、第１のＡｌ配線８１
ａを通してＮＭＯＳトランジスタのソース領域に接続さ
れる。
【００３７】次に動作について説明する。この実施の形
態４の配線構造によれば、サリサイド化した電源配線、
接地配線を用いるために、第１のＡｌ配線で電源・接地
配線を引かなくても良いので、この領域を第１のＡｌ配
線や第２のＡｌ配線で引かれたセル間の接続用の配線を
引く領域に使用することができる。したがって、これま
でセル間を接続する配線領域としては、第２のＡｌ配線
でしか配線できなかった領域を第１のＡｌ配線、第２の
Ａｌ配線を配置した配線領域として使うことによりチッ
プサイズを小さくできる。
態４の配線構造によれば、サリサイド化した電源配線、
接地配線を用いるために、第１のＡｌ配線で電源・接地
配線を引かなくても良いので、この領域を第１のＡｌ配
線や第２のＡｌ配線で引かれたセル間の接続用の配線を
引く領域に使用することができる。したがって、これま
でセル間を接続する配線領域としては、第２のＡｌ配線
でしか配線できなかった領域を第１のＡｌ配線、第２の
Ａｌ配線を配置した配線領域として使うことによりチッ
プサイズを小さくできる。
【００３８】加えて、従来例のように、第１のＡｌ配線
で電源・接地配線を引いた場合には、ウェル領域と第１
のＡｌ配線間に図１２の８３の様に、間隔をあけてコン
タクト１４を数多く打たなければならない。これは、コ
ンタクト８３が少なければウェル領域と第１のＡｌ配線
間の抵抗が大きくなるからである。しかしながら、ウェ
ル領域をサリサイド化した場合、ウェル領域は直接表面
上が合金化されて接続しているのでコンタクトで接続す
る必要がない。このため電源・接地配線を第１のＡｌ配
線で配線する製造工程、コンタクトを電源・接地配線に
打つ製造工程を削減することができる。
で電源・接地配線を引いた場合には、ウェル領域と第１
のＡｌ配線間に図１２の８３の様に、間隔をあけてコン
タクト１４を数多く打たなければならない。これは、コ
ンタクト８３が少なければウェル領域と第１のＡｌ配線
間の抵抗が大きくなるからである。しかしながら、ウェ
ル領域をサリサイド化した場合、ウェル領域は直接表面
上が合金化されて接続しているのでコンタクトで接続す
る必要がない。このため電源・接地配線を第１のＡｌ配
線で配線する製造工程、コンタクトを電源・接地配線に
打つ製造工程を削減することができる。
【００３９】さらに、第１のＡｌ配線で電源・接地配線
を引いた場合、アルミニウムがエレクトロ・マイグレー
ションの発生により、動作中に切断してしまう可能性が
あるが、サリサイド化した電源配線、接地配線を用いれ
ば、このような切断する可能性が減少でき信頼性が向上
する。
を引いた場合、アルミニウムがエレクトロ・マイグレー
ションの発生により、動作中に切断してしまう可能性が
あるが、サリサイド化した電源配線、接地配線を用いれ
ば、このような切断する可能性が減少でき信頼性が向上
する。
【００４０】以上のように、この実施の形態４によれ
ば、セル間を接続する配線領域としては、第２のＡｌ配
線でしか配線できなかった領域を第１のＡｌ配線、第２
のＡｌ配線を配置した配線領域として使うことができる
ので集積度が向上しチップサイズを小さくできる効果が
ある。加えて、ウェル領域をサリサイド化により合金化
した場合には直接に接続しているのでコンタクトで接続
する必要がなく、したがって、電源・接地配線を第１の
Ａｌ配線で配線する製造工程、コンタクトを電源・接地
配線に打つ製造工程を削減することができる効果があ
る。更に、サリサイド化した電源配線、接地配線を用い
れば、アルミニウムのエレクトロ・マイグレーションに
よる切断の可能性が減少し信頼性が向上する効果があ
る。
ば、セル間を接続する配線領域としては、第２のＡｌ配
線でしか配線できなかった領域を第１のＡｌ配線、第２
のＡｌ配線を配置した配線領域として使うことができる
ので集積度が向上しチップサイズを小さくできる効果が
ある。加えて、ウェル領域をサリサイド化により合金化
した場合には直接に接続しているのでコンタクトで接続
する必要がなく、したがって、電源・接地配線を第１の
Ａｌ配線で配線する製造工程、コンタクトを電源・接地
配線に打つ製造工程を削減することができる効果があ
る。更に、サリサイド化した電源配線、接地配線を用い
れば、アルミニウムのエレクトロ・マイグレーションに
よる切断の可能性が減少し信頼性が向上する効果があ
る。
【００４１】実施の形態５．図１４は、この実施の形態
５を示すレイアウト図であり、図において、９１ａはＰ
ＭＯＳトランジスタのウェルをサリサイド化した電源配
線、９１ｂはＮＭＯＳトランジスタのウェルをサリサイ
ド化した接地配線、９２ａはＰＭＯＳトランジスタのソ
ース領域をサリサイド化した領域、９２ｂはＮＭＯＳト
ランジスタのソース領域をサリサイド化した領域、９３
ａ，９３ｂはＰＭＯＳトランジスタ、９４ａ〜９４ｅ，
９５ａ〜９５ｊは信号配線であり、９５ｇ，９５ｈは電
源に接続し９５ｉ，９５ｊは接地に接続する。
５を示すレイアウト図であり、図において、９１ａはＰ
ＭＯＳトランジスタのウェルをサリサイド化した電源配
線、９１ｂはＮＭＯＳトランジスタのウェルをサリサイ
ド化した接地配線、９２ａはＰＭＯＳトランジスタのソ
ース領域をサリサイド化した領域、９２ｂはＮＭＯＳト
ランジスタのソース領域をサリサイド化した領域、９３
ａ，９３ｂはＰＭＯＳトランジスタ、９４ａ〜９４ｅ，
９５ａ〜９５ｊは信号配線であり、９５ｇ，９５ｈは電
源に接続し９５ｉ，９５ｊは接地に接続する。
【００４２】一般にゲートアレイのＳＯＧ（Ｓｅａ ｏ
ｆ ｇａｔｅ）ではあらかじめトランジスタをチップ全
面に敷き詰めてマスタチップを作成しておき、レイアウ
ト時にセル領域、配線領域を定義して使用される。この
場合、配線領域のトランジスタは使用されず、この領域
は第１のＡｌ配線、第２のＡｌ配線による配線領域とし
てのみ使用される。
ｆ ｇａｔｅ）ではあらかじめトランジスタをチップ全
面に敷き詰めてマスタチップを作成しておき、レイアウ
ト時にセル領域、配線領域を定義して使用される。この
場合、配線領域のトランジスタは使用されず、この領域
は第１のＡｌ配線、第２のＡｌ配線による配線領域とし
てのみ使用される。
【００４３】サリサイド化をマスタチップ製造時に、チ
ップ内の全てのトランジスタのソース・ドレイン領域に
行うことにより、セル領域のみでなく、配線領域の使用
していないトランジスタのソース・ドレイン領域もサリ
サイド化される。
ップ内の全てのトランジスタのソース・ドレイン領域に
行うことにより、セル領域のみでなく、配線領域の使用
していないトランジスタのソース・ドレイン領域もサリ
サイド化される。
【００４４】領域ａの部分でこのサリサイド化したソー
ス・ドレイン領域を用いてセル間配線９４ｂとセル間配
線９４ｃを接続する場合、配線領域のＰＭＯＳトランジ
スタのゲート９３ａ、９３ｂを配線９５ｇを介して電源
配線９１ａに接続する。さらに、信号配線９４ｂをゲー
ト９３ｂを持つトランジスタのソース（ドレイン）領域
（領域ａ）にコンタクトを用いて接続する。トランジス
タのソース（ドレイン）領域（領域ａ）はサリサイド化
されて合金化されているので、セル間配線９４ｂとセル
間配線９４ｃは領域ａにて接続できる。
ス・ドレイン領域を用いてセル間配線９４ｂとセル間配
線９４ｃを接続する場合、配線領域のＰＭＯＳトランジ
スタのゲート９３ａ、９３ｂを配線９５ｇを介して電源
配線９１ａに接続する。さらに、信号配線９４ｂをゲー
ト９３ｂを持つトランジスタのソース（ドレイン）領域
（領域ａ）にコンタクトを用いて接続する。トランジス
タのソース（ドレイン）領域（領域ａ）はサリサイド化
されて合金化されているので、セル間配線９４ｂとセル
間配線９４ｃは領域ａにて接続できる。
【００４５】領域ｂの部分でこのサリサイド化したソー
ス・ドレイン領域を用いてセル間配線９４ｄとセル間配
線９４ｅを接続する場合、配線領域のＮＭＯＳトランジ
スタのゲート９３ｃ，９３ｄを信号配線９５ｉ，９５ｊ
を介して接地配線９１ｂに接続する。さらに信号配線９
４ｄをゲート９３ｃを持つトランジスタのソース（ドレ
イン）領域（領域ｂ）にコンタクトを用いて接続する。
また信号配線９４ｅをゲート９３ｄを持つトランジスタ
のソース（ドレイン）領域（領域ｂ）にコンタクトを用
いて接続する。トランジスタのソース（ドレイン）領域
（領域ｂ）はサリサイド化されて合金化されているの
で、セル間配線９４ｄとセル間配線９４ｅは領域ｂにて
接続できる。
ス・ドレイン領域を用いてセル間配線９４ｄとセル間配
線９４ｅを接続する場合、配線領域のＮＭＯＳトランジ
スタのゲート９３ｃ，９３ｄを信号配線９５ｉ，９５ｊ
を介して接地配線９１ｂに接続する。さらに信号配線９
４ｄをゲート９３ｃを持つトランジスタのソース（ドレ
イン）領域（領域ｂ）にコンタクトを用いて接続する。
また信号配線９４ｅをゲート９３ｄを持つトランジスタ
のソース（ドレイン）領域（領域ｂ）にコンタクトを用
いて接続する。トランジスタのソース（ドレイン）領域
（領域ｂ）はサリサイド化されて合金化されているの
で、セル間配線９４ｄとセル間配線９４ｅは領域ｂにて
接続できる。
【００４６】次に動作について説明する。ゲートアレイ
のトランジスタは図１４に示す様にＰＭＯＳトランジス
タ、ＮＭＯＳトランジスタ、ＮＭＯＳトランジスタ、Ｐ
ＭＯＳトランジスタの順に構成されている。また、セル
領域のＰＭＯＳトランジスタの近くには電源配線９１ａ
が必ず構成されており、ＮＭＯＳトランジスタの近くに
は必ず接地配線９１ｂが構成されている。すなわち、電
源配線の両隣には必ずＰＭＯＳトランジスタが構成され
ることになり、接地配線の両側は必ずＮＭＯＳトランジ
スタが構成されている。
のトランジスタは図１４に示す様にＰＭＯＳトランジス
タ、ＮＭＯＳトランジスタ、ＮＭＯＳトランジスタ、Ｐ
ＭＯＳトランジスタの順に構成されている。また、セル
領域のＰＭＯＳトランジスタの近くには電源配線９１ａ
が必ず構成されており、ＮＭＯＳトランジスタの近くに
は必ず接地配線９１ｂが構成されている。すなわち、電
源配線の両隣には必ずＰＭＯＳトランジスタが構成され
ることになり、接地配線の両側は必ずＮＭＯＳトランジ
スタが構成されている。
【００４７】先ず領域ａの部分について説明する。領域
ａのトランジスタは、配線領域にあり、普段使用されて
いない。ここでＰＭＯＳトランジスタのゲート９３ａと
９３ｂを電源配線９１ａに配線９５ｇ，９５ｈを用いて
接続することにより、ＰＭＯＳトランジスタのゲート９
３ａと９３ｂは“Ｌ”の電位をとるので、領域ｃと領域
ａは電気的に開になる。同様に、領域ａと領域ｄは電気
的に開となる。従って、領域ａの電気信号の電位の影響
は領域ａ以外にはない。
ａのトランジスタは、配線領域にあり、普段使用されて
いない。ここでＰＭＯＳトランジスタのゲート９３ａと
９３ｂを電源配線９１ａに配線９５ｇ，９５ｈを用いて
接続することにより、ＰＭＯＳトランジスタのゲート９
３ａと９３ｂは“Ｌ”の電位をとるので、領域ｃと領域
ａは電気的に開になる。同様に、領域ａと領域ｄは電気
的に開となる。従って、領域ａの電気信号の電位の影響
は領域ａ以外にはない。
【００４８】この実施の形態５のトランジスタ構造を用
いた場合、トランジスタのドレイン・ソース領域は、サ
リサイド化して合金化しているので、領域ａの部分は第
３の配線層として使用できる。図１４の例では、同層の
別配線の信号配線９６ａと第１のＡｌ配線９５ｂがある
ため、これまでの従来技術では接続できないが、上記に
示されたトランジスタ構造を適用することにより領域ａ
で配線９４ａと配線９４ｃが電気的に接続できる。
いた場合、トランジスタのドレイン・ソース領域は、サ
リサイド化して合金化しているので、領域ａの部分は第
３の配線層として使用できる。図１４の例では、同層の
別配線の信号配線９６ａと第１のＡｌ配線９５ｂがある
ため、これまでの従来技術では接続できないが、上記に
示されたトランジスタ構造を適用することにより領域ａ
で配線９４ａと配線９４ｃが電気的に接続できる。
【００４９】次に、領域ｂの部分について説明する。領
域ｂのトランジスタは、配線領域にあり、普段使用され
ていない。ここでＮＭＯＳトランジスタのゲート９３ｃ
と９３ｄを接地配線９１ｂに信号配線９５ｉ，９５ｊを
用いて接続することにより、ＮＭＯＳトランジスタのゲ
ート９３ｃと９３ｄは“Ｈ”の電位をとるため、領域ｅ
と領域ｂは電気的に開になる。同様に、領域ｂと領域ｆ
は電気的に開となる。したがって、領域ｂの電気信号の
電位の影響は領域ｂ以外にはない。
域ｂのトランジスタは、配線領域にあり、普段使用され
ていない。ここでＮＭＯＳトランジスタのゲート９３ｃ
と９３ｄを接地配線９１ｂに信号配線９５ｉ，９５ｊを
用いて接続することにより、ＮＭＯＳトランジスタのゲ
ート９３ｃと９３ｄは“Ｈ”の電位をとるため、領域ｅ
と領域ｂは電気的に開になる。同様に、領域ｂと領域ｆ
は電気的に開となる。したがって、領域ｂの電気信号の
電位の影響は領域ｂ以外にはない。
【００５０】この実施の形態５のトランジスタ構造を用
いた場合、トランジスタのドレイン・ソース領域は、サ
リサイド化して合金化しているので、領域ｂの部分は第
３の配線層として使用できる。配線９４ｄと配線９４ｅ
を領域ｂで接続する場合、第２のＡｌ配線で接続する
が、図１４の例では、同層の別配線の配線９６ｂと第１
のＡｌ配線の信号配線９５ｅがあるため、これまでの従
来技術では接続できないが、上記に示された構造を適用
することにより領域ｂで配線９４ｄと配線９４ｅが電気
的に接続できる。
いた場合、トランジスタのドレイン・ソース領域は、サ
リサイド化して合金化しているので、領域ｂの部分は第
３の配線層として使用できる。配線９４ｄと配線９４ｅ
を領域ｂで接続する場合、第２のＡｌ配線で接続する
が、図１４の例では、同層の別配線の配線９６ｂと第１
のＡｌ配線の信号配線９５ｅがあるため、これまでの従
来技術では接続できないが、上記に示された構造を適用
することにより領域ｂで配線９４ｄと配線９４ｅが電気
的に接続できる。
【００５１】以上のように、この実施の形態５によれ
ば、このような構成にすることにより、第２のＡｌ配線
による信号配線９６ａ（９６ｂ）がある場合でも、領域
ａ（領域ｂ）において配線９４ｂ（９４ｄ）と配線９４
ｃ（９４ｅ）を接続することができる。したがって、こ
れまで他の領域を使って配線せざるを得なかったために
チップサイズが大きくなっていたが、これまで使用して
いなかったトランジスタのサリサイド化したソース（ド
レイン）領域を配線層として使うことにより、チップサ
イズを小さくすることができる効果がある。
ば、このような構成にすることにより、第２のＡｌ配線
による信号配線９６ａ（９６ｂ）がある場合でも、領域
ａ（領域ｂ）において配線９４ｂ（９４ｄ）と配線９４
ｃ（９４ｅ）を接続することができる。したがって、こ
れまで他の領域を使って配線せざるを得なかったために
チップサイズが大きくなっていたが、これまで使用して
いなかったトランジスタのサリサイド化したソース（ド
レイン）領域を配線層として使うことにより、チップサ
イズを小さくすることができる効果がある。
【００５２】実施の形態６．図１５は、この実施の形態
６によるレイアウト図、図１６は従来技術によるレイア
ウト図、図１７はその回路図である。図において、１０
２ａ，１０２ｂはサリサイド化されたソース領域、１０
２ｃ，１０２ｄはウェル領域のサリサイド化された配線
層であり、それぞれ電源電位ＶＤＤ、接地電位ＧＮＤを
供給し、１０１ａ〜１０１ｃは第１のＡｌ配線、１０６
ａ〜１０６ｃはサリサイド化されたソース領域である。
６によるレイアウト図、図１６は従来技術によるレイア
ウト図、図１７はその回路図である。図において、１０
２ａ，１０２ｂはサリサイド化されたソース領域、１０
２ｃ，１０２ｄはウェル領域のサリサイド化された配線
層であり、それぞれ電源電位ＶＤＤ、接地電位ＧＮＤを
供給し、１０１ａ〜１０１ｃは第１のＡｌ配線、１０６
ａ〜１０６ｃはサリサイド化されたソース領域である。
【００５３】図１６の従来例のレイアウトによる配線構
造では、電源配線１０２ｃからＰＭＯＳトランジスタの
ソース領域に電源を供給するため第１のＡｌ配線１０１
ａ〜１０１ｃを用いて配線している。第１のＡｌ配線１
０１ａ〜１０１ｃは接近しているため、セル内部に空き
領域は発生しない。一方、この実施の形態６である図１
５のレイアウトによる配線構造では、電源配線１０２ｃ
は第１のＡｌ配線１０１ｄを通してＰＭＯＳトランジス
タのソース領域１０６ａにコンタクトを介して接続して
ある。このため、ＰＭＯＳトランジスタのソース領域１
０６ａには電源電位が供給される。
造では、電源配線１０２ｃからＰＭＯＳトランジスタの
ソース領域に電源を供給するため第１のＡｌ配線１０１
ａ〜１０１ｃを用いて配線している。第１のＡｌ配線１
０１ａ〜１０１ｃは接近しているため、セル内部に空き
領域は発生しない。一方、この実施の形態６である図１
５のレイアウトによる配線構造では、電源配線１０２ｃ
は第１のＡｌ配線１０１ｄを通してＰＭＯＳトランジス
タのソース領域１０６ａにコンタクトを介して接続して
ある。このため、ＰＭＯＳトランジスタのソース領域１
０６ａには電源電位が供給される。
【００５４】このソース領域１０６ａはサリサイド化し
て低抵抗にしているため、金属配線の代用とすることが
できる。従って、第１のＡｌ配線１０１ａ，１０１ｂ
は、合金化されたトランジスタのソース領域１０６ａを
介して接続される。また、第１のＡｌ配線１０１ｂはＰ
ＭＯＳトランジスタのソース領域１０６ｂ，１０６ｃに
おいてコンタクトホールによって部分的に接続されてい
るが、ソース領域１０６ｂ，１０６ｃもそれぞれサリサ
イド化して合金化しているためこのソース領域１０６
ｂ，１０６ｃそれぞれ全面に電源が接続されていること
なる。したがってＰＭＯＳトランジスタのソース領域１
０６ｂ，１０６ｃに電源電位を供給することができる。
て低抵抗にしているため、金属配線の代用とすることが
できる。従って、第１のＡｌ配線１０１ａ，１０１ｂ
は、合金化されたトランジスタのソース領域１０６ａを
介して接続される。また、第１のＡｌ配線１０１ｂはＰ
ＭＯＳトランジスタのソース領域１０６ｂ，１０６ｃに
おいてコンタクトホールによって部分的に接続されてい
るが、ソース領域１０６ｂ，１０６ｃもそれぞれサリサ
イド化して合金化しているためこのソース領域１０６
ｂ，１０６ｃそれぞれ全面に電源が接続されていること
なる。したがってＰＭＯＳトランジスタのソース領域１
０６ｂ，１０６ｃに電源電位を供給することができる。
【００５５】さらに、次にこの実施の形態６の他の好適
な態様について述べる。図１８はこの好適な態様による
レイアウト図であり、図１９は従来技術によるレイアウ
ト図であり、図において、１１１はＮＭＯＳトランジス
タのウェルをサリサイド化した接地配線、１１３，１１
４は接地電位を供給する配線、１１２，１１５〜１１７
は信号配線、１１８は接続点、Ａ，ＢはＮＭＯＳトラン
ジスタである。
な態様について述べる。図１８はこの好適な態様による
レイアウト図であり、図１９は従来技術によるレイアウ
ト図であり、図において、１１１はＮＭＯＳトランジス
タのウェルをサリサイド化した接地配線、１１３，１１
４は接地電位を供給する配線、１１２，１１５〜１１７
は信号配線、１１８は接続点、Ａ，ＢはＮＭＯＳトラン
ジスタである。
【００５６】先ず、図１９の従来技術のレイアウトによ
れば、配線１１３によってＮＭＯＳトランジスタＡのゲ
ート電位を接地レベルに落とし、ＮＭＯＳトランジスタ
Ａのソース領域とドレイン領域を電気的に開の状態にし
ている。また、配線１１４はＮＭＯＳトランジスタのソ
ース領域を接地するための配線で配線１１５はＮＭＯＳ
トランジスタのドレイン領域に接続する配線である。さ
らに、配線１１２はＥＮＭＯＳトランジスタＢのゲート
に接続する配線であるが、同層の配線１１６があるため
接続点１１８に接続できず、接続点１１８に迂回して配
線せざるを得ない。この結果、セル内の配線領域を使っ
てしまうため、さらにセルを横切る配線を通したい場合
に同層の配線を使って配線することができない。
れば、配線１１３によってＮＭＯＳトランジスタＡのゲ
ート電位を接地レベルに落とし、ＮＭＯＳトランジスタ
Ａのソース領域とドレイン領域を電気的に開の状態にし
ている。また、配線１１４はＮＭＯＳトランジスタのソ
ース領域を接地するための配線で配線１１５はＮＭＯＳ
トランジスタのドレイン領域に接続する配線である。さ
らに、配線１１２はＥＮＭＯＳトランジスタＢのゲート
に接続する配線であるが、同層の配線１１６があるため
接続点１１８に接続できず、接続点１１８に迂回して配
線せざるを得ない。この結果、セル内の配線領域を使っ
てしまうため、さらにセルを横切る配線を通したい場合
に同層の配線を使って配線することができない。
【００５７】一方、図１８のこの好適な態様のレイアウ
トによれば、配線１１４と隣接したＮＭＯＳトランジス
タＢのサリサイド化されて合金化されたソース領域をコ
ンタクトホールで結合し、配線１１３とＮＭＯＳトラン
ジスタＢのサリサイド化されて合金化されたソース領域
をコンタクトホールで結合すると、ＮＭＯＳトランジス
タＢの合金化されたソース領域を介して配線１１４と配
線１１３は電気的に結合される。これと同時に、ＮＭＯ
ＳトランジスタＢのソース領域を接地することできる。
配線１１３はトランジスタＡのゲートに接続しているか
ら、ＮＭＯＳトランジスタＡのゲートを接地させること
ができる。このため、従来技術でレイアウトした図１９
の配線１１３の部分は必要無くなるので、図１８の配線
１１２は直線状に配線することができ、この結果、従来
例では配線することができなかったセル内を横切る配線
１１７をさらに引くことが可能になる。
トによれば、配線１１４と隣接したＮＭＯＳトランジス
タＢのサリサイド化されて合金化されたソース領域をコ
ンタクトホールで結合し、配線１１３とＮＭＯＳトラン
ジスタＢのサリサイド化されて合金化されたソース領域
をコンタクトホールで結合すると、ＮＭＯＳトランジス
タＢの合金化されたソース領域を介して配線１１４と配
線１１３は電気的に結合される。これと同時に、ＮＭＯ
ＳトランジスタＢのソース領域を接地することできる。
配線１１３はトランジスタＡのゲートに接続しているか
ら、ＮＭＯＳトランジスタＡのゲートを接地させること
ができる。このため、従来技術でレイアウトした図１９
の配線１１３の部分は必要無くなるので、図１８の配線
１１２は直線状に配線することができ、この結果、従来
例では配線することができなかったセル内を横切る配線
１１７をさらに引くことが可能になる。
【００５８】従来例の電源配線は図１６に示すように電
源１０２ｃから直接取っていたが、この実施の形態６お
よび好適な態様によれば、上記のような構成にすること
により電源は図１５の領域１０６ａのサリサイド化した
トランジスタのソース領域の部分から取ることができる
ようになる。したがって、図１５に示すように、セルの
内部領域にセル間を接続する配線を通す領域を増やすこ
とができる。このため、これまで使えなかった領域を配
線に使用することができるようになり、チップサイズを
縮小することができる効果がある。
源１０２ｃから直接取っていたが、この実施の形態６お
よび好適な態様によれば、上記のような構成にすること
により電源は図１５の領域１０６ａのサリサイド化した
トランジスタのソース領域の部分から取ることができる
ようになる。したがって、図１５に示すように、セルの
内部領域にセル間を接続する配線を通す領域を増やすこ
とができる。このため、これまで使えなかった領域を配
線に使用することができるようになり、チップサイズを
縮小することができる効果がある。
【００５９】また、セルの内部のみを考えても、電源配
線１０１ｂ，１０１ｃ等がなくなるので、上記記述した
領域をセル内部の信号配線の配置に使用することもで
き、したがってセル内の配線の自由度が増しセルサイズ
を小さくすることができる効果がある。加えて、ゲート
アレイでは回路はセルの集合体であるため、セルサイズ
が小さくなればチップサイズを縮小することができる効
果がある。
線１０１ｂ，１０１ｃ等がなくなるので、上記記述した
領域をセル内部の信号配線の配置に使用することもで
き、したがってセル内の配線の自由度が増しセルサイズ
を小さくすることができる効果がある。加えて、ゲート
アレイでは回路はセルの集合体であるため、セルサイズ
が小さくなればチップサイズを縮小することができる効
果がある。
【００６０】さらに、従来技術を使った場合、図１６に
おいて配線１０１ａ〜１０１ｃが接続するソース領域に
電源を供給する場合、配線１０１ａ〜配線１０１ｃを使
うが、この実施の形態６によれば、図１５の配線１０１
ｄと配線１０１ｅの２つの配線のみで、前記ソース領域
に電源を供給することができる。したがって配線数を削
減することができることから、セルサイズを小さくする
ことができ、このためチップサイズを縮小することがで
きる効果がある。
おいて配線１０１ａ〜１０１ｃが接続するソース領域に
電源を供給する場合、配線１０１ａ〜配線１０１ｃを使
うが、この実施の形態６によれば、図１５の配線１０１
ｄと配線１０１ｅの２つの配線のみで、前記ソース領域
に電源を供給することができる。したがって配線数を削
減することができることから、セルサイズを小さくする
ことができ、このためチップサイズを縮小することがで
きる効果がある。
【００６１】
【発明の効果】以上のように、請求項１記載の発明によ
れば、第１および第２電界効果トランジスタ群の各トラ
ンジスタのソース・ドレイン領域にはシリサイドによる
配線層が形成されこの配線層に任意の間隔をもってコン
タクトを形成して導電性配線と接続するように構成した
ので、このコンタクト間の空き領域には新たな導電性配
線を配置することができる。したがって、チップレイア
ウトにおいてこの未使用領域を配線領域として設定でき
るので、ここに信号配線等を通すことができるように配
置・配線を効率よく行うことができ半導体集積回路装置
のチップ面積を縮小できる効果がある。
れば、第１および第２電界効果トランジスタ群の各トラ
ンジスタのソース・ドレイン領域にはシリサイドによる
配線層が形成されこの配線層に任意の間隔をもってコン
タクトを形成して導電性配線と接続するように構成した
ので、このコンタクト間の空き領域には新たな導電性配
線を配置することができる。したがって、チップレイア
ウトにおいてこの未使用領域を配線領域として設定でき
るので、ここに信号配線等を通すことができるように配
置・配線を効率よく行うことができ半導体集積回路装置
のチップ面積を縮小できる効果がある。
【００６２】請求項２記載の発明によれば、複数の配線
格子は第１および第２電界効果トランジスタが配列方向
に垂直な方向に配置されており、配線層の一部にシリサ
イド層を選択した場合には２つの配線格子を使用するよ
うに構成したので、このシリサイド層を利用した配線層
領域の上方には他の信号配線を配置することができる。
したがって、前記のようにトランジスタ配列方向に拡が
ったこの空き領域を複数のマクロセルで構成した半導体
集積回路のチップレイアウトのために利用すれば前記請
求項１記載の発明と同様の効果がある。
格子は第１および第２電界効果トランジスタが配列方向
に垂直な方向に配置されており、配線層の一部にシリサ
イド層を選択した場合には２つの配線格子を使用するよ
うに構成したので、このシリサイド層を利用した配線層
領域の上方には他の信号配線を配置することができる。
したがって、前記のようにトランジスタ配列方向に拡が
ったこの空き領域を複数のマクロセルで構成した半導体
集積回路のチップレイアウトのために利用すれば前記請
求項１記載の発明と同様の効果がある。
【００６３】請求項３記載の発明によれば、第１および
第２トランジスタのソース・ドレインに形成されたシリ
サイド層を介して、第１導電性配線および第２導電性配
線が接続するように構成したので、接続の自由度が増大
しマクロセル等の入出力ピンの定義が容易になりチップ
レイアウト時間の短縮および集積回路のチップ面積を縮
小できる効果がある。
第２トランジスタのソース・ドレインに形成されたシリ
サイド層を介して、第１導電性配線および第２導電性配
線が接続するように構成したので、接続の自由度が増大
しマクロセル等の入出力ピンの定義が容易になりチップ
レイアウト時間の短縮および集積回路のチップ面積を縮
小できる効果がある。
【００６４】請求項４記載の発明によれば、ウェル領域
と接する第１および第２電源配線、第１および第２電界
効果トランジスタ群のソース・ドレインに形成されたシ
リサイド層が第１および第２導電性配線と接続するよう
に構成したので、これらの導電性配線にて直接行うべき
接続をシリサイド層を介してできるために、この代用領
域に別の信号配線を配置することができレイアウトが容
易化、チップサイズの縮小化に寄与する効果がある。し
かもシリサイド層はシリコン表面と「べた」接触するた
めに金属等のコンタクトを介した場合に比べて低抵抗で
済み、したがってコンタクトの数は少なくてよいという
効果がある。更に、アルミニウム等の金属の占有面積が
小さくなるのでエレクトロ・マイグレーション現象によ
る断線が起きにくくなる効果がある。
と接する第１および第２電源配線、第１および第２電界
効果トランジスタ群のソース・ドレインに形成されたシ
リサイド層が第１および第２導電性配線と接続するよう
に構成したので、これらの導電性配線にて直接行うべき
接続をシリサイド層を介してできるために、この代用領
域に別の信号配線を配置することができレイアウトが容
易化、チップサイズの縮小化に寄与する効果がある。し
かもシリサイド層はシリコン表面と「べた」接触するた
めに金属等のコンタクトを介した場合に比べて低抵抗で
済み、したがってコンタクトの数は少なくてよいという
効果がある。更に、アルミニウム等の金属の占有面積が
小さくなるのでエレクトロ・マイグレーション現象によ
る断線が起きにくくなる効果がある。
【００６５】請求項５記載の発明によれば、第１トラン
ジスタのソース・ドレインにはシリサイドが形成されて
おり、これと隣り合う第２および第３トランジスタのソ
ース・ドレインは電源電位になっているので、第１トラ
ンジスタのシリサイドの電位との関係では電気的に開に
するように構成できる。したがって、第２導電性配線の
シリサイド部分を通る電気信号は第２および第３トラン
ジスタの影響を受けない。したがって、このような構造
をとれば、シリサイド部分の上方に形成された未使用空
間には他の第３導電性配線等を配置することができ、チ
ップサイズの縮小化に寄与する効果がある。
ジスタのソース・ドレインにはシリサイドが形成されて
おり、これと隣り合う第２および第３トランジスタのソ
ース・ドレインは電源電位になっているので、第１トラ
ンジスタのシリサイドの電位との関係では電気的に開に
するように構成できる。したがって、第２導電性配線の
シリサイド部分を通る電気信号は第２および第３トラン
ジスタの影響を受けない。したがって、このような構造
をとれば、シリサイド部分の上方に形成された未使用空
間には他の第３導電性配線等を配置することができ、チ
ップサイズの縮小化に寄与する効果がある。
【００６６】請求項６記載の発明によれば、ウェル領域
と接する第１および第２電源配線並びに第１および第２
電界効果トランジスタ群のソース・ドレインにはシリサ
イド層が形成され、このシリサイド層は導電性配線と接
続して配線層を成しているように構成したので、電源配
線がウェルとサリサイド化してアルミニウム等の金属配
線層を使用せずに済むので、この空き領域を有効に使用
することで配線レイアウトの自由度を高めることがで
き、チップサイズを縮小できる効果がある。
と接する第１および第２電源配線並びに第１および第２
電界効果トランジスタ群のソース・ドレインにはシリサ
イド層が形成され、このシリサイド層は導電性配線と接
続して配線層を成しているように構成したので、電源配
線がウェルとサリサイド化してアルミニウム等の金属配
線層を使用せずに済むので、この空き領域を有効に使用
することで配線レイアウトの自由度を高めることがで
き、チップサイズを縮小できる効果がある。
【００６７】請求項７記載の発明によれば、シリサイド
層を高融点金属形成後の熱処理により形成するように構
成したので抵抗を場合に応じて可変にすることができ配
線層として有効利用ができる効果がある。
層を高融点金属形成後の熱処理により形成するように構
成したので抵抗を場合に応じて可変にすることができ配
線層として有効利用ができる効果がある。
【図１】 この発明の実施の形態１を説明するためのレ
イアウト図である。
イアウト図である。
【図２】 図１のＩ−Ｉ線に沿った断面図である。
【図３】 図１のレイアウトの回路図である。
【図４】 従来技術によるレイアウト図である。
【図５】 この発明の実施の形態２を説明するためのレ
イアウト図である。
イアウト図である。
【図６】 従来技術によるレイアウト図である。
【図７】 図５のレイアウトの回路図である。
【図８】 この発明の実施の形態３を説明するためのレ
イアウト図である。
イアウト図である。
【図９】 図８のレイアウトの回路図である。
【図１０】 この発明の実施の形態４を説明するための
レイアウト図である。
レイアウト図である。
【図１１】 図１０のＩＩ−ＩＩ線に沿った断面図であ
る。
る。
【図１２】 従来技術によるレイアウト図である。
【図１３】 図１２のＩＩＩ−ＩＩＩ線に沿った断面で
ある。
ある。
【図１４】 この発明の実施の形態５を説明するための
レイアウト図である。
レイアウト図である。
【図１５】 この発明の実施の形態６を説明するための
レイアウト図である。
レイアウト図である。
【図１６】 従来技術によるレイアウト図である。
【図１７】 図１６のレイアウトの回路図である。
【図１８】 この発明の実施の形態６の他の好適な態様
を説明するためのレイアウト図である。
を説明するためのレイアウト図である。
【図１９】 従来技術によるレイアウト図である。
【図２０】 従来の敷き詰め形ゲートアレイのマスタチ
ップイメージを示す構成図である。
ップイメージを示す構成図である。
【図２１】 従来の論理回路を構成するためのベーシッ
クセル図である。
クセル図である。
【図２２】 図２１のベーシックセルの回路図である。
【符号の説明】 １ａ，１ｄ，２１ａ〜２１ｃ，３１ａ〜３１ｃ，８１
ａ，８１ｂ 第１Ａｌ配線（導電性配線、第１導電性配
線）、１ｂ 第１のＡｌ配線（第２導電性配線）、１ｃ
第１のＡｌ配線（第３導電性配線）、２ａ，２ｂ，２
２ａ，２２ｂ，３２ａ，３２ｂ，８２ａ，８２ｂ，９２
ａ，９２ｂ，１０２ａ，１０２ｂ，１０６ａ〜１０６ｃ
サリサイド化されたソース・ドレイン領域（シリサイ
ド層）、９３ａ，９３ｂ ＰＭＯＳトランジスタのゲー
ト、９３ｃ，９３ｄ ＮＭＯＳトランジスタのゲート、
８２ｃ，１０２ｃ サリサイド化された電源配線（第１
電源配線）、８２ｄ，１０２ｄ サリサイド化された接
地配線（第２電源配線）、９４ａ〜９４ｅ，９５ａ〜９
５ｆ，１１２，１１５〜１１７ 信号配線、９５ｇ，９
５ｈ，１０１ａ，１０１ｂ，１０１ｃ 電源配線（第１
電源配線）、９５ｉ，９５ｊ 接地配線（第２電源配
線）、２４ａ，２４ｂ，３４ 第２Ａｌ配線（第４導電
性配線）、２５ａ〜２５ｄ ビア、３ａ，３ｂ，３ｄ，
２３ａ，２３ｂ，３３ａ，３３ｂ，８３ コンタクト、
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆ 配
線格子、４ 第１のＡｌ配線を用いた他の信号配線、５
フィールド酸化膜、６ 層間絶縁膜、Ａ，Ｂ，Ｃ，Ｓ
入力端子、Ｙ 出力端子。
ａ，８１ｂ 第１Ａｌ配線（導電性配線、第１導電性配
線）、１ｂ 第１のＡｌ配線（第２導電性配線）、１ｃ
第１のＡｌ配線（第３導電性配線）、２ａ，２ｂ，２
２ａ，２２ｂ，３２ａ，３２ｂ，８２ａ，８２ｂ，９２
ａ，９２ｂ，１０２ａ，１０２ｂ，１０６ａ〜１０６ｃ
サリサイド化されたソース・ドレイン領域（シリサイ
ド層）、９３ａ，９３ｂ ＰＭＯＳトランジスタのゲー
ト、９３ｃ，９３ｄ ＮＭＯＳトランジスタのゲート、
８２ｃ，１０２ｃ サリサイド化された電源配線（第１
電源配線）、８２ｄ，１０２ｄ サリサイド化された接
地配線（第２電源配線）、９４ａ〜９４ｅ，９５ａ〜９
５ｆ，１１２，１１５〜１１７ 信号配線、９５ｇ，９
５ｈ，１０１ａ，１０１ｂ，１０１ｃ 電源配線（第１
電源配線）、９５ｉ，９５ｊ 接地配線（第２電源配
線）、２４ａ，２４ｂ，３４ 第２Ａｌ配線（第４導電
性配線）、２５ａ〜２５ｄ ビア、３ａ，３ｂ，３ｄ，
２３ａ，２３ｂ，３３ａ，３３ｂ，８３ コンタクト、
３６ａ，３６ｂ，３６ｃ，３６ｄ，３６ｅ，３６ｆ 配
線格子、４ 第１のＡｌ配線を用いた他の信号配線、５
フィールド酸化膜、６ 層間絶縁膜、Ａ，Ｂ，Ｃ，Ｓ
入力端子、Ｙ 出力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 周一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内
Claims (7)
- 【請求項１】 シリコン基板表面において、一方向に配
列され第１電位を供給する第１電源配線と接続した第１
電界効果トランジスタ群と、これに並んで配列され上記
第１電位よりも低い第２電位を供給する第２電源配線と
接続した第２電界効果トランジスタ群と、これらのトラ
ンジスタを相互に接続する導電性配線を備えた半導体集
積回路装置において、上記第１および第２電界効果トラ
ンジスタ群の少なくとも一方のトランジスタ群の各トラ
ンジスタのソース・ドレイン領域にはシリサイド層が形
成されこれが上記導電性配線と接続し配線層を成し、こ
の配線層の上方には上記導電性配線による信号配線を配
置できることを特徴とする半導体集積回路装置。 - 【請求項２】 各トランジスタのソース・ドレイン領域
には複数の配線格子が含まれ、これらが第１および第２
電界効果トランジスタの配列方向に垂直な方向に配置さ
れており、シリサイド層が配線層として選択された場合
には上記配線格子のうちの少なくとも２つがコンタクト
として使用されることを特徴とする請求項１記載の半導
体集積回路装置。 - 【請求項３】 シリコン基板表面において、一方向に配
列され第１電位を供給する第１電源配線と接続した第１
電界効果トランジスタ群と、これに並んで配列され上記
第１電位よりも低い第２電位を供給する第２電源配線と
接続した第２電界効果トランジスタ群と、上記第１電界
効果トランジスタ群のうちから選択された第１トランジ
スタと上記第２電界効果トランジスタ群のうちから選択
された第２トランジスタとを相互に接続する第１導電性
配線と、第１および第２トランジスタのソース・ドレイ
ンのうちの少なくとも一部に形成されたシリサイド層
と、上記シリサイド層と接続する第２導電性配線とを備
えた半導体集積回路装置。 - 【請求項４】 シリコン基板表面において、第１電源と
接続する第１電源配線と、一方向に配列されている第１
電界効果トランジスタ群と、上記第１電源配線と上記第
１電界効果トランジスタ群のうちから選択された第１ト
ランジスタとを相互に接続する第１導電性配線と、上記
第１電源よりも低電位を供給する第２電源と接続する第
２電源配線と、上記第１電界効果トランジスタと並行し
て配列されている第２電界効果トランジスタ群と、上記
第２電源配線と上記第２電界効果トランジスタ群のうち
から選択された第２トランジスタとを相互に接続する第
２導電性配線とを備えた半導体集積回路において、ウェ
ル領域と接する上記第１および第２電源配線並びに第１
および第２電界効果トランジスタ群のソース・ドレイン
の少なくとも一部にはシリサイド層が形成され、このシ
リサイド層は上記導電性配線と接続して配線層を成して
いることを特徴とする半導体集積回路装置。 - 【請求項５】 シリコン基板表面において、電源と接続
する第１導電性配線と、一方向に配列されている電界効
果トランジスタ群と、上記電界効果トランジスタ群のう
ちから選択されソース・ドレインの少なくとも一部には
シリサイドが形成された第１トランジスタと、上記第１
トランジスタに隣り合いソース・ドレインが上記第１導
電性配線と接続された第２および第３トランジスタと、
上記シリサイドの一部を配線層に用いた第２導電性配線
と、上記配線層の上方に形成された第３導電性配線とを
備えた半導体集積回路装置。 - 【請求項６】 シリコン基板表面において、第１電源と
接続する第１電源配線と、一方向に配列されている第１
電界効果トランジスタ群と、上記第１電源配線と上記第
１電界効果トランジスタ群のうちから選択された第１ト
ランジスタとを相互に接続する第１導電性配線と、上記
第１電源よりも低電位を供給する第２電源と接続する第
２電源配線と、上記第１電界効果トランジスタと並行し
て配列されている第２電界効果トランジスタ群と、上記
第２電源配線と上記第２電界効果トランジスタ群のうち
から選択された第２トランジスタとを相互に接続する第
２導電性配線とを備えた半導体集積回路において、ウェ
ル領域と接する上記第１および第２電源配線並びに第１
および第２電界効果トランジスタ群のソース・ドレイン
にはシリサイド層が形成され、このシリサイド層は上記
導電性配線と接続して配線層を成していることを特徴と
する半導体集積回路装置。 - 【請求項７】 シリサイド層は高融点金属形成後の熱処
理により低抵抗化されることを特徴とする請求項１から
請求項６のうちのいずれか１項記載の半導体集積回路装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9137327A JPH10335613A (ja) | 1997-05-27 | 1997-05-27 | 半導体集積回路装置 |
| US08/961,142 US5994726A (en) | 1997-05-27 | 1997-10-30 | Field effect transistor array including refractory metal silicide interconnection layer |
| TW086117181A TW398077B (en) | 1997-05-27 | 1997-11-18 | Semiconductor integrated circuit device |
| DE19752014A DE19752014C2 (de) | 1997-05-27 | 1997-11-24 | Integrierte Halbleiterschaltungsanordnung, insbesondere Gate-Array |
| KR1019980002361A KR100306335B1 (ko) | 1997-05-27 | 1998-01-26 | 반도체집적회로장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9137327A JPH10335613A (ja) | 1997-05-27 | 1997-05-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335613A true JPH10335613A (ja) | 1998-12-18 |
Family
ID=15196089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9137327A Pending JPH10335613A (ja) | 1997-05-27 | 1997-05-27 | 半導体集積回路装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5994726A (ja) |
| JP (1) | JPH10335613A (ja) |
| KR (1) | KR100306335B1 (ja) |
| DE (1) | DE19752014C2 (ja) |
| TW (1) | TW398077B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7875909B2 (en) | 2005-12-21 | 2011-01-25 | Oki Semiconductor Co., Ltd. | Gate array |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1140736A (ja) * | 1997-07-16 | 1999-02-12 | Nec Ic Microcomput Syst Ltd | 半導体装置 |
| JP3209972B2 (ja) * | 1999-01-14 | 2001-09-17 | 沖電気工業株式会社 | 半導体集積回路装置 |
| US6329670B1 (en) * | 1999-04-06 | 2001-12-11 | Micron Technology, Inc. | Conductive material for integrated circuit fabrication |
| DE10126566C1 (de) * | 2001-05-31 | 2002-12-05 | Infineon Technologies Ag | Integrierte Schaltung |
| JP5230593B2 (ja) * | 2009-12-25 | 2013-07-10 | パナソニック株式会社 | 半導体装置及びその設計方法 |
| FR2968128B1 (fr) * | 2010-11-26 | 2013-01-04 | St Microelectronics Sa | Cellule precaracterisee pour circuit intégré |
| US9786663B2 (en) | 2013-08-23 | 2017-10-10 | Qualcomm Incorporated | Layout construction for addressing electromigration |
| US9972624B2 (en) | 2013-08-23 | 2018-05-15 | Qualcomm Incorporated | Layout construction for addressing electromigration |
| KR102178732B1 (ko) * | 2013-12-20 | 2020-11-13 | 삼성전자주식회사 | 반도체 소자 |
| US9748246B2 (en) | 2014-11-06 | 2017-08-29 | Samsung Electronics Co., Ltd. | Semiconductor integrated circuits having contacts spaced apart from active regions |
| US9583493B2 (en) | 2015-04-08 | 2017-02-28 | Samsung Electronics Co., Ltd. | Integrated circuit and semiconductor device |
| KR102342851B1 (ko) | 2015-08-17 | 2021-12-23 | 삼성전자주식회사 | 반도체 칩, 테스트 시스템 및 반도체 칩의 테스트 방법 |
| US9953977B1 (en) | 2017-04-13 | 2018-04-24 | International Business Machines Corporation | FinFET semiconductor device |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58111347A (ja) * | 1981-12-24 | 1983-07-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS6341048A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 標準セル方式大規模集積回路 |
| JPS6364337A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体集積回路装置 |
| JPH02288361A (ja) * | 1989-04-28 | 1990-11-28 | Seiko Epson Corp | 半導体装置 |
| US4923822A (en) * | 1989-05-22 | 1990-05-08 | Hewlett-Packard Company | Method of fabricating a semiconductor device by capping a conductive layer with a nitride layer |
| JP2720104B2 (ja) * | 1990-09-04 | 1998-02-25 | 三菱電機株式会社 | 半導体集積回路装置のメモリセル回路 |
| JPH04237165A (ja) * | 1991-01-21 | 1992-08-25 | Olympus Optical Co Ltd | Ｃｍｏｓゲートアレイ及びその製造方法 |
| JP2853445B2 (ja) * | 1992-04-28 | 1999-02-03 | 日本電気株式会社 | 半導体集積回路 |
| JPH06140607A (ja) * | 1992-10-28 | 1994-05-20 | Mitsubishi Electric Corp | 半導体集積回路 |
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-
1997
- 1997-05-27 JP JP9137327A patent/JPH10335613A/ja active Pending
- 1997-10-30 US US08/961,142 patent/US5994726A/en not_active Expired - Lifetime
- 1997-11-18 TW TW086117181A patent/TW398077B/zh not_active IP Right Cessation
- 1997-11-24 DE DE19752014A patent/DE19752014C2/de not_active Expired - Lifetime
-
1998
- 1998-01-26 KR KR1019980002361A patent/KR100306335B1/ko not_active IP Right Cessation
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Also Published As
| Publication number | Publication date |
|---|---|
| DE19752014C2 (de) | 2002-08-29 |
| DE19752014A1 (de) | 1998-12-03 |
| KR100306335B1 (ko) | 2001-11-15 |
| TW398077B (en) | 2000-07-11 |
| KR19980086487A (ko) | 1998-12-05 |
| US5994726A (en) | 1999-11-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040607 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070424 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070828 |