JPS58111347A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に関し、特にＩＣ（集積回路）、Ｌ
ＳＩ（大規模集積回路）における回路ブロック間の相互
接続構造に関するものである。
ＳＩ（大規模集積回路）における回路ブロック間の相互
接続構造に関するものである。
近年のＬＳＩの高集積度化は、マイクロコンピュータを
始めとするランダムロジックＬＳＩ等において多大の設
計期間を要している０この設計期間の短縮を図るための
方式が提案されている。
始めとするランダムロジックＬＳＩ等において多大の設
計期間を要している０この設計期間の短縮を図るための
方式が提案されている。
本発明はビルディングブロック方式を用いた構造に関連
し、数トランジスタから十数トランジスタで構成される
ゲートレベルのパターン（セル）０ら大きな回路ブロッ
クを構成する場合に、容易に大規模な回路を構成するこ
とが出来るように電源部、接地部、配線等を構成し、か
つ高速動作を可能にすること、安定な動作（０ＭＯ８Ｌ
ＳＩの場合のラッチアップ動作の軽減）を可能にするこ
とを目的とする。
し、数トランジスタから十数トランジスタで構成される
ゲートレベルのパターン（セル）０ら大きな回路ブロッ
クを構成する場合に、容易に大規模な回路を構成するこ
とが出来るように電源部、接地部、配線等を構成し、か
つ高速動作を可能にすること、安定な動作（０ＭＯ８Ｌ
ＳＩの場合のラッチアップ動作の軽減）を可能にするこ
とを目的とする。
第１図に大規模集積回路における従来の０ＭＯ８（相補
型ＭＯ８）回路のセルのパターン図の一例を論理図と共
に示す。第１図において、（ａ）は平面概略パターン図
、（ｂｌは等価回路図、＋ｃ＋は具体回路−である。上
部の領域がｐチャンネルトランジスタ領域、下部の領域
がｎチャンネルトランジスタ領域であり、一点鎖線で囲
った領域１が（Ｃｔｌの回路の形成さｎた回路セルであ
る。第１図において、２はムＥ配線（点々を施した部分
）、３は多結晶シリコンゲート（白部）、４，６．７は
拡散領域（斜線部）、６はコンタクト（黒部）である。
型ＭＯ８）回路のセルのパターン図の一例を論理図と共
に示す。第１図において、（ａ）は平面概略パターン図
、（ｂｌは等価回路図、＋ｃ＋は具体回路−である。上
部の領域がｐチャンネルトランジスタ領域、下部の領域
がｎチャンネルトランジスタ領域であり、一点鎖線で囲
った領域１が（Ｃｔｌの回路の形成さｎた回路セルであ
る。第１図において、２はムＥ配線（点々を施した部分
）、３は多結晶シリコンゲート（白部）、４，６．７は
拡散領域（斜線部）、６はコンタクト（黒部）である。
ｐチャンネルトランジスタの上部および下部の拡散領域
６．ｎチャンネルトランジスタの上部および下部の拡散
領域７は各々電源電位および接地電位に固足して使用す
る。
６．ｎチャンネルトランジスタの上部および下部の拡散
領域７は各々電源電位および接地電位に固足して使用す
る。
第１図の回路は同（ｂｌに示すごとく、４人力のＡＮＤ
−ＯＲ複合ゲート回路であって、４個のＰチャンネルＭ
Ｏ８）ランジスタ、４個のＮチャンネルＭＯ８）ランジ
スタを用いて（Ｃ）のごとく構成され、実際の集積回路
では（ａｌのごとき配置構造となる。すなわち、上方の
Ｐで示す領域にＰチャンネルＭＯ８）ランジスタがまと
めて配置され、下方のｎで示す領域にｎチャンネルＭＯ
８）ランジスタがまとめて配置される。そして１通常シ
リコンゲートＭＯ８ＬＳＩは、各トランジスタのソース
、トレイン拡散領域は多結晶シリコンゲート電極の両側
にセルファラインプロセスで形成されるため、ゲート電
極部以外の多結晶シリコンよりなる配線は拡散領域を横
切って導出することはできない。すなわち、第１図の（
ＩＬ）でみると、電源、接地ラインとなっている端部の
拡散領域６，７を横切ってｐ＋”で示す領域間で図面の
縦方向に多結晶シリコンよりなる配線を形成することは
できない。また、現在のシリコンゲー）ＭＯ８ＬＳＩの
配線の基本構造は、半導体基板上に絶縁膜を介して多結
晶シリコン配線が形成され、このシリコン配線上に絶縁
膜を介してムｌ（アルミ）よりなる２層目の配線が形成
されるものである。したがって、第１図ではセル内およ
びｐ、ｎで示す領域間が上層の配線であるムＥ配線２で
配線されているため、第１図のセルから横方向にムＥ配
線２を横切って別のムＥ配線を形成することはできない
〇したがって、第１図では図面横方向にセルから導出す
る配線は多結晶シリコ／を用いねばならないことになる
。
−ＯＲ複合ゲート回路であって、４個のＰチャンネルＭ
Ｏ８）ランジスタ、４個のＮチャンネルＭＯ８）ランジ
スタを用いて（Ｃ）のごとく構成され、実際の集積回路
では（ａｌのごとき配置構造となる。すなわち、上方の
Ｐで示す領域にＰチャンネルＭＯ８）ランジスタがまと
めて配置され、下方のｎで示す領域にｎチャンネルＭＯ
８）ランジスタがまとめて配置される。そして１通常シ
リコンゲートＭＯ８ＬＳＩは、各トランジスタのソース
、トレイン拡散領域は多結晶シリコンゲート電極の両側
にセルファラインプロセスで形成されるため、ゲート電
極部以外の多結晶シリコンよりなる配線は拡散領域を横
切って導出することはできない。すなわち、第１図の（
ＩＬ）でみると、電源、接地ラインとなっている端部の
拡散領域６，７を横切ってｐ＋”で示す領域間で図面の
縦方向に多結晶シリコンよりなる配線を形成することは
できない。また、現在のシリコンゲー）ＭＯ８ＬＳＩの
配線の基本構造は、半導体基板上に絶縁膜を介して多結
晶シリコン配線が形成され、このシリコン配線上に絶縁
膜を介してムｌ（アルミ）よりなる２層目の配線が形成
されるものである。したがって、第１図ではセル内およ
びｐ、ｎで示す領域間が上層の配線であるムＥ配線２で
配線されているため、第１図のセルから横方向にムＥ配
線２を横切って別のムＥ配線を形成することはできない
〇したがって、第１図では図面横方向にセルから導出す
る配線は多結晶シリコ／を用いねばならないことになる
。
第１図の論理回路セルを縦方向、横方向に゛多数組合せ
これらを相互接続して論理回路をビルディングブロック
方式により形成すると第２図のようになる。
これらを相互接続して論理回路をビルディングブロック
方式により形成すると第２図のようになる。
第２図において、Ｌ１〜Ｌｎ、Ｌｍ−Ｌｍ＋ｎはそれぞ
ｎ第１図に示す回路構成ならびに配置構成を有する論理
回路セルを示し、複数のセルＬ１〜Ｌｎにて１つの論理
回路ブロックエが形成され、複数のセルＬＩｌ＝Ｌｍ＋
ｎ にて他の論理回路ブロック■が形成さ几ている。
ｎ第１図に示す回路構成ならびに配置構成を有する論理
回路セルを示し、複数のセルＬ１〜Ｌｎにて１つの論理
回路ブロックエが形成され、複数のセルＬＩｌ＝Ｌｍ＋
ｎ にて他の論理回路ブロック■が形成さ几ている。
前述した説明から明らかなように、各セル内においては
それぞれムＥ配線＃Ａ１で内部のｐ領域とｎ領域相互接
続され、ブロックＩ、Ｉの電気的接続は、ブロック外に
配置さｆ′したムｌ配線ＪＡ２ ｋ用いこのｌＡ２に多
結晶シリコンよりなる配線ＩＢ１ｅ ＩＢ□を接続して
達成される。すなわち、たとえばセルＬ、から多結晶シ
リコン配線７！ｓ１にて横方向にｌＡ２まで導出され一
方セルＬｍ＋、からはｅｓ２にてｌＡ２まで導出されｂ
１ｌＢ１ ＋７！Ａ２ ｔ ｌＢ２を介してセルＬ２
とＬｌ、ｌ＋、とが接続さ扛ることになる。１８５
は他の多結晶シリコン配線、ら、は他のアルミ配線であ
る。
それぞれムＥ配線＃Ａ１で内部のｐ領域とｎ領域相互接
続され、ブロックＩ、Ｉの電気的接続は、ブロック外に
配置さｆ′したムｌ配線ＪＡ２ ｋ用いこのｌＡ２に多
結晶シリコンよりなる配線ＩＢ１ｅ ＩＢ□を接続して
達成される。すなわち、たとえばセルＬ、から多結晶シ
リコン配線７！ｓ１にて横方向にｌＡ２まで導出され一
方セルＬｍ＋、からはｅｓ２にてｌＡ２まで導出されｂ
１ｌＢ１ ＋７！Ａ２ ｔ ｌＢ２を介してセルＬ２
とＬｌ、ｌ＋、とが接続さ扛ることになる。１８５
は他の多結晶シリコン配線、ら、は他のアルミ配線であ
る。
このように、第２図から明らかなごとくブロックＩ、Ｉ
Ｉの接続に際し、ム１ｈｅＨと多結晶シリコン配線を用
いるため信号伝達に時間がかかり高速動作が困難となる
。すなわち、実際のマイクロプロセッサ−等の論理集積
回路ではたとえばブロック間の接続に用いる横方向のパ
スライン等の多結晶シリコン配線はチップ内で数十μｍ
から１ ｍｍ位の長さに達するものがあり、数Ｍｌｌｚ
以上の品数にて高速動作を行う必要のある高速の論理回
路の動作が不可能になる。
Ｉの接続に際し、ム１ｈｅＨと多結晶シリコン配線を用
いるため信号伝達に時間がかかり高速動作が困難となる
。すなわち、実際のマイクロプロセッサ−等の論理集積
回路ではたとえばブロック間の接続に用いる横方向のパ
スライン等の多結晶シリコン配線はチップ内で数十μｍ
から１ ｍｍ位の長さに達するものがあり、数Ｍｌｌｚ
以上の品数にて高速動作を行う必要のある高速の論理回
路の動作が不可能になる。
従来、集積回路の規模があまり大きくない場合は、相補
型の回路セルを縦横に多数積み重ねて配置する必要がな
く、第１図（ＩＩＬ）に示すように動作の安定化のため
にｐ、ｎ領域の周辺にガートバンド等の拡散領域を形成
する構造が用いられていた〇すなわち、あまり大規模で
ない集積回路でば、何段も論理ブロックを積み重ねる必
要がなく、第１図のごとき回路セルを複数個横方向に配
置するのでよく第１図の構造で何ら配線にも問題が生じ
なかった０ しかるに、マイクロコンピュータを代表とするランダム
ロジック等の大規模集積回路では、所定の論理回路ブロ
ックを８段あるいは１６段等と多く積層しこれらを相互
接続する必要が生じ、前述の問題が生ることになる。
型の回路セルを縦横に多数積み重ねて配置する必要がな
く、第１図（ＩＩＬ）に示すように動作の安定化のため
にｐ、ｎ領域の周辺にガートバンド等の拡散領域を形成
する構造が用いられていた〇すなわち、あまり大規模で
ない集積回路でば、何段も論理ブロックを積み重ねる必
要がなく、第１図のごとき回路セルを複数個横方向に配
置するのでよく第１図の構造で何ら配線にも問題が生じ
なかった０ しかるに、マイクロコンピュータを代表とするランダム
ロジック等の大規模集積回路では、所定の論理回路ブロ
ックを８段あるいは１６段等と多く積層しこれらを相互
接続する必要が生じ、前述の問題が生ることになる。
第３図は第２図の回路配置を詳細に示したもので、論理
回路ブロック領域Ｉ、Ｉ［はそれぞれｎ領域部分が対向
して配置され、各ブロック領域間の接続はブロック外の
Ａ４配［Ａ２で行われ、ｌＡ３ ＋７！Ａ４は他のムｌ
配線で適当に拡散領域６，７とコンタクトされている。
回路ブロック領域Ｉ、Ｉ［はそれぞれｎ領域部分が対向
して配置され、各ブロック領域間の接続はブロック外の
Ａ４配［Ａ２で行われ、ｌＡ３ ＋７！Ａ４は他のムｌ
配線で適当に拡散領域６，７とコンタクトされている。
このように、第１図の構成のセリを用いて複雑な論理回
路ブロックを構成すると、セルから導出されるパスライ
ン等は多結晶シリコンにて横方向に導出する必要があり
、信号の伝搬時間が長く高速動作が不可能となった。ま
たパスラインにＡ７！ 配線ｌＡ２を用いたとしてもｅ
ｓｌ、７！ｓ２が長くなるとともにそれらの長短も様々
生じその結果高速動作が難しくなる。通常ムｌは２０ｍ
ｍΩ／口程度で、多結晶シリコンは高濃度に不純物をド
ープした場合でも１０Ω／口 以下とすることは困難で
あり、抵抗に関してはＡ７Ｊ と多結晶シリコンでは数
十倍の差が生じる。このことは、信号伝達時間において
も両者では数倍の差が生じることを意味する〇 第４図はこのような実情に鑑み、横方向の配線にムｅを
用い信号伝播時間を速くした論理回路セルを示す〇 第３図において、第１図と同じ部分を示す部分は同じ番
号を附して重複説明は省略するＯ電源電位および接地電
位は各々ムｌ配＃Ｉ６Ａおよび７ムを介して拡散領域の
所望の場所の電位として設けられている。
路ブロックを構成すると、セルから導出されるパスライ
ン等は多結晶シリコンにて横方向に導出する必要があり
、信号の伝搬時間が長く高速動作が不可能となった。ま
たパスラインにＡ７！ 配線ｌＡ２を用いたとしてもｅ
ｓｌ、７！ｓ２が長くなるとともにそれらの長短も様々
生じその結果高速動作が難しくなる。通常ムｌは２０ｍ
ｍΩ／口程度で、多結晶シリコンは高濃度に不純物をド
ープした場合でも１０Ω／口 以下とすることは困難で
あり、抵抗に関してはＡ７Ｊ と多結晶シリコンでは数
十倍の差が生じる。このことは、信号伝達時間において
も両者では数倍の差が生じることを意味する〇 第４図はこのような実情に鑑み、横方向の配線にムｅを
用い信号伝播時間を速くした論理回路セルを示す〇 第３図において、第１図と同じ部分を示す部分は同じ番
号を附して重複説明は省略するＯ電源電位および接地電
位は各々ムｌ配＃Ｉ６Ａおよび７ムを介して拡散領域の
所望の場所の電位として設けられている。
第４図の考え方のセルを使用して複数個のセルよりなる
論理ブロックを形成すると第６図のようになる。第６図
において、セルＬ、ｍ、Ｌ２．．Ｌ□・・・・・・で論
理ブロックＩを構成し、セルＪｍ＋１＋Ｌ３．ｎ＋２・
・・・・・で論理ブロック■が形成される。第４図は第
１図の例の問題点（信号の伝搬遅延に差が生じ、その結
果、高速動作が困難）に鑑みて改善したもので、ムｌ配
線をたとえば第６図のム４．。
論理ブロックを形成すると第６図のようになる。第６図
において、セルＬ、ｍ、Ｌ２．．Ｌ□・・・・・・で論
理ブロックＩを構成し、セルＪｍ＋１＋Ｌ３．ｎ＋２・
・・・・・で論理ブロック■が形成される。第４図は第
１図の例の問題点（信号の伝搬遅延に差が生じ、その結
果、高速動作が困難）に鑑みて改善したもので、ムｌ配
線をたとえば第６図のム４．。
＃Ａ１ｚ ＋ ＪＡ１５に示すようにブロック内で横方
向に配線したため、縦方向にはムｌ配線を設置すること
ができない。しかるに、ｐチャンネル領域およびｎチャ
ンネル領域の上部および下部に電源電位あるいは接地電
位を規定する拡散層がないために、多結晶シリコン配線
７！５１．＃ １ｇ１２１１ｓ、５１１Ｂ、４で上下方
向（縦方向）にセル内およびセル外に連続して構成する
ことが出来る。このように、ブロック間を上下方向に多
結晶シリコン配線で構成出来、横方向をムｊ配線で構成
出来る。従って、第１図の従来問題点である信号の伝搬
遅延に差が生じ、その結果高速動作が困難という点は横
方向の五Ｅ配線に関しては軽減される。
向に配線したため、縦方向にはムｌ配線を設置すること
ができない。しかるに、ｐチャンネル領域およびｎチャ
ンネル領域の上部および下部に電源電位あるいは接地電
位を規定する拡散層がないために、多結晶シリコン配線
７！５１．＃ １ｇ１２１１ｓ、５１１Ｂ、４で上下方
向（縦方向）にセル内およびセル外に連続して構成する
ことが出来る。このように、ブロック間を上下方向に多
結晶シリコン配線で構成出来、横方向をムｊ配線で構成
出来る。従って、第１図の従来問題点である信号の伝搬
遅延に差が生じ、その結果高速動作が困難という点は横
方向の五Ｅ配線に関しては軽減される。
しかし、この例では以下に示す問題点がある。
（１）゛縦方向が多結晶シリコン配＋ＷａｌＢ１１＋
ｌｌＢ、２ｒ１Ｂ、５ ｔ １８１４ 等で構成され
るために、論理ブロックがＩ、Ｍ・・・・・・と増加す
ると多結晶シリコン配線が長くなり、多結晶シリコン配
線を通じて行われる信号の伝搬遅延が無視出来なくなる
。
ｌｌＢ、２ｒ１Ｂ、５ ｔ １８１４ 等で構成され
るために、論理ブロックがＩ、Ｍ・・・・・・と増加す
ると多結晶シリコン配線が長くなり、多結晶シリコン配
線を通じて行われる信号の伝搬遅延が無視出来なくなる
。
たとえば回路ブロックエ、■・・・・・・が８段程度に
積層されると多結晶シリコン配線が１ ｍｍ以上となり
、信号伝播が遅くなり極めて不都合である。
積層されると多結晶シリコン配線が１ ｍｍ以上となり
、信号伝播が遅くなり極めて不都合である。
（２）ｐチャンネル領域およびｎチャンネル領域の上部
あるいは下部に電源電位あるいは接地電位を規定する拡
散層が多結晶シリコン配線層の存在により形成出来ない
ため、ｎ型半導体基板に形成されるｐウェルの周囲にガ
ードバシト領域を設けることが出来ず、ラッチアップが
生ずる可能性がある。
あるいは下部に電源電位あるいは接地電位を規定する拡
散層が多結晶シリコン配線層の存在により形成出来ない
ため、ｎ型半導体基板に形成されるｐウェルの周囲にガ
ードバシト領域を設けることが出来ず、ラッチアップが
生ずる可能性がある。
本発明は上記の問題点に鑑み、これらを除去し、容易に
ビルディングブロック方式の設計を行うことが出来るよ
うに、電源部、接地部および配線を構成すること、高速
動作を可能にすること、安定な内作（０ＭＯ８ＬＳＩの
場合のラッチアップ動作の軽減）を可能にすることを特
徴とする。
ビルディングブロック方式の設計を行うことが出来るよ
うに、電源部、接地部および配線を構成すること、高速
動作を可能にすること、安定な内作（０ＭＯ８ＬＳＩの
場合のラッチアップ動作の軽減）を可能にすることを特
徴とする。
以下に、本発明の詳細な説明する。
第６図は本発明の一実施例にかかる論理回路セルを示す
図である。第６図は第１商と同じ論理を示すセルの半導
体基板上における平面パターン図であり、第６図におい
て第１図と同じ部分を示す部分は同じ番号を附して重複
説明は省略する。
図である。第６図は第１商と同じ論理を示すセルの半導
体基板上における平面パターン図であり、第６図におい
て第１図と同じ部分を示す部分は同じ番号を附して重複
説明は省略する。
第６図において、１０．１１は各々電源線、接地線を示
すムＥ配線であり、その他のセル内の主なムｌ配線は第
１図の場合と同様に直角方向に設けられている。これら
の電源線１０．接地線１１およびこれらに附属するコン
タクトなセル内に含めても含めなくても良い。セルの両
外側に位置する拡散領域は第１図の場合とは異なって、
セルの一辺を占有せず、６’ 、 ７’に示すごとく部
分的に形成されており、このセルの周辺部分から多結晶
シリコン配線により上下方向に入出力線を導き出すこと
を可能にしている。例えば、Ｂの入力線は多結晶シリコ
ン１２．１３により上下方向に導出される。なお、セル
外への配線の形成方法として、Ｃの入力線に示すように
ＡＩ配線１４にコンタクト部１６にて多結晶シリコン配
線１６を接続し、配線１６にてセル外へ導出することも
できる。
すムＥ配線であり、その他のセル内の主なムｌ配線は第
１図の場合と同様に直角方向に設けられている。これら
の電源線１０．接地線１１およびこれらに附属するコン
タクトなセル内に含めても含めなくても良い。セルの両
外側に位置する拡散領域は第１図の場合とは異なって、
セルの一辺を占有せず、６’ 、 ７’に示すごとく部
分的に形成されており、このセルの周辺部分から多結晶
シリコン配線により上下方向に入出力線を導き出すこと
を可能にしている。例えば、Ｂの入力線は多結晶シリコ
ン１２．１３により上下方向に導出される。なお、セル
外への配線の形成方法として、Ｃの入力線に示すように
ＡＩ配線１４にコンタクト部１６にて多結晶シリコン配
線１６を接続し、配線１６にてセル外へ導出することも
できる。
第６図のセル構造においては、セル内における上下方向
の配線は半導体基板とは絶縁膜を介してムＥ配線を用い
ることができるとともに、セル外へのと下方向の配線の
導出に関しては五Ｅ配線と絶縁膜を介して絶縁された多
結晶シリコンで形成している。さらにこの構造はセル外
すなわち論理ブロック領域間においてｊ／Ｊ配線を横方
向に形成しかつこれらと導出された多結晶シリコンを接
続できる構成であることがわかる。
の配線は半導体基板とは絶縁膜を介してムＥ配線を用い
ることができるとともに、セル外へのと下方向の配線の
導出に関しては五Ｅ配線と絶縁膜を介して絶縁された多
結晶シリコンで形成している。さらにこの構造はセル外
すなわち論理ブロック領域間においてｊ／Ｊ配線を横方
向に形成しかつこれらと導出された多結晶シリコンを接
続できる構成であることがわかる。
第６図の考え方のセルを使用して複数個のセルよりなる
論理ブロックを半導体基板に形成すると第７図のように
なる。第７図において、論理回路セル２０，２１．２２
・・・・・・で論理ブロックエを構成し、セル２３．２
４．２５・・・・・・で論理ブロック…が形成される。
論理ブロックを半導体基板に形成すると第７図のように
なる。第７図において、論理回路セル２０，２１．２２
・・・・・・で論理ブロックエを構成し、セル２３．２
４．２５・・・・・・で論理ブロック…が形成される。
論理ブロックＩおよび…は互いに対向して形成し、さら
に各々のブロックのセルのｎチャンネルトランジスタ領
域が背中合わせに形成される。従って、接地線１１Ａ、
１１Ｂもプロックエ、■相互に対向して配置形成される
ようになる。第７図ではｎチャンネルトランジスタ領域
が背中合わせに形成される部分を示しているが全く同様
にＩ、１１と他のブロック間ではｐチャンネルトランジ
スタ領域が対向されることになる。
に各々のブロックのセルのｎチャンネルトランジスタ領
域が背中合わせに形成される。従って、接地線１１Ａ、
１１Ｂもプロックエ、■相互に対向して配置形成される
ようになる。第７図ではｎチャンネルトランジスタ領域
が背中合わせに形成される部分を示しているが全く同様
にＩ、１１と他のブロック間ではｐチャンネルトランジ
スタ領域が対向されることになる。
第７図に示すビルディングブロック方式による論理ブロ
ックの形成に際して、セル間の相互接続配線は、ｐｓ
”各々のトランジスタ領域間で多結晶シリコン配線２６
，２７．２８で行うこともできるし、セルから多結晶シ
リコン配線２９．３０により導出してム４配線３１にコ
ンタクトし配線２９．３０．３１により相互接続するこ
ともできる。３２．３３はブロックＩ、ＩＩ間の半導体
基板上に横方向に配置されたムＥ配線で信号転達のパス
ライン等、相互接続用として用いられる。なおたとえば
ブロックエ内においてセル間を相互接続するときのよう
に距離が比較的短い場合には、セル間を多結晶シリコン
で配線２６．．２７等で相互接続し、バスなどのように
相互接続する距離が比較的長い場合は、短い多結晶シリ
コン配置ｆ！Ｊ２９゜３０にでセル外に導出し多結晶シ
リコン２９．３０を五ｌ配線３１により相互接続すれば
、全体的に信号の伝搬遅延を小さくすることが出来る。
ックの形成に際して、セル間の相互接続配線は、ｐｓ
”各々のトランジスタ領域間で多結晶シリコン配線２６
，２７．２８で行うこともできるし、セルから多結晶シ
リコン配線２９．３０により導出してム４配線３１にコ
ンタクトし配線２９．３０．３１により相互接続するこ
ともできる。３２．３３はブロックＩ、ＩＩ間の半導体
基板上に横方向に配置されたムＥ配線で信号転達のパス
ライン等、相互接続用として用いられる。なおたとえば
ブロックエ内においてセル間を相互接続するときのよう
に距離が比較的短い場合には、セル間を多結晶シリコン
で配線２６．．２７等で相互接続し、バスなどのように
相互接続する距離が比較的長い場合は、短い多結晶シリ
コン配置ｆ！Ｊ２９゜３０にでセル外に導出し多結晶シ
リコン２９．３０を五ｌ配線３１により相互接続すれば
、全体的に信号の伝搬遅延を小さくすることが出来る。
３２は他のムＥ配線で図示していない領域につながるた
とえばパスラインである。また、ｐｔ”各々のトランジ
スタ領域間での多結晶シリコン配線の本数をあらかじめ
定めｐ、ｎ各々のトランジスタ領域間隔を決定しておき
、この間で収容出来ない相互接続線をセル外で五ｌ配線
で行なうようにすれば、同じ論理のセルに関しては基本
的に一ケのセルですむことになり、セル数が従来に比較
して減少する利点がある。
とえばパスラインである。また、ｐｔ”各々のトランジ
スタ領域間での多結晶シリコン配線の本数をあらかじめ
定めｐ、ｎ各々のトランジスタ領域間隔を決定しておき
、この間で収容出来ない相互接続線をセル外で五ｌ配線
で行なうようにすれば、同じ論理のセルに関しては基本
的に一ケのセルですむことになり、セル数が従来に比較
して減少する利点がある。
まに、セル内での電源電位あるいは接地電位を保証する
必要のある拡散領域３４，３６，３６゜３７に対しては
、例えば接地線１１Ａ、１１Ｂがら、ムｌ配線３８，３
９によりセル内に導入し相互接続を行なえば良い。この
構成では、接地線。
必要のある拡散領域３４，３６，３６゜３７に対しては
、例えば接地線１１Ａ、１１Ｂがら、ムｌ配線３８，３
９によりセル内に導入し相互接続を行なえば良い。この
構成では、接地線。
電源線は、各論理ブロックＩ、…に対して独立し。
て形成出来るために、論理ブロックの形成が容易である
。
。
次に、論理ブロック間の上下方向の相互接続を述べる。
例えば、論理ブロックＩ内のセル２２からの多結晶シリ
コン配線４０および論理ブロック川内のセル２３からの
多結晶シリコン配線４１がムｌ配線３３により相互接続
される。この場合、セル２２と２３が相対的に離れてい
ても、相互接続されるムＥ配線３３の距離が相対的に長
くなるだけであるので、信号の伝搬遅延に対しては大き
な影響を与えず短い伝搬時間を得ることができる。
コン配線４０および論理ブロック川内のセル２３からの
多結晶シリコン配線４１がムｌ配線３３により相互接続
される。この場合、セル２２と２３が相対的に離れてい
ても、相互接続されるムＥ配線３３の距離が相対的に長
くなるだけであるので、信号の伝搬遅延に対しては大き
な影響を与えず短い伝搬時間を得ることができる。
また、第７図から明らかなようにブロックＩ、用間全体
には拡散領域が横方向に形成されないため、ブロックＩ
、■間で対向したセル同志を相互接続する場合は多結晶
シリコン配線４２を用いることができる。すなわち、ム
ｌ配線３１，３２．３３を横切るシリコン配線４２にて
たとえばセル２１と２４の相互接続を行うこともできる
。そして、各セル内の縦方向の配線は４３〜４８で示す
ごとき五Ｅ配線を用いることができる。４９は他の多結
晶シリコン配線である。したがって論理回路ブロックが
多数縦方向に積層された場合でもセル内はＡＪ配線とし
ブロック間のみを多結晶シリコンとすればよく、多結晶
シリコン配線を用いねばならないのはブロック間のみで
あり縦方向の相互接続配線が長くなっても抵抗の大幅な
増加を生じることがな、く、縦方向の伝搬遅延の増大を
防ぐことができる。第４図の場合は前述したように縦方
向はすべて多結晶シリコンの配線となり縦方向の配線が
長くなると信号遅延が問題となった〇また、相補型ＭＯ
８集積回路においては通常ｎ型シリコン基板にｐウェル
領域を形成しこの中にｎチャンネルトランジスタを形成
する構造が用いられる。このときラッチアップを防止す
るためにｐウェル領域の周辺にガートバンド拡散領域を
形成することが望ましい。ところで、第７図のごとくブ
ロックＩ、Ｉｆはｎチャンネル領域が対向しており、こ
れらのｎチャンネル領域を共通のｐウェル内に形成し矢
印６０．５１の位置に矢印方向に横方向にガートバンド
領域を形成することができる。すなわち、第７図におけ
るセル内の拡散領域３６．３６’ｉガートバンド領域と
して形成することができるので、ラッチアップ対策も何
ら不都合なく施すことができ、安定な動作を維持するこ
とができる。
には拡散領域が横方向に形成されないため、ブロックＩ
、■間で対向したセル同志を相互接続する場合は多結晶
シリコン配線４２を用いることができる。すなわち、ム
ｌ配線３１，３２．３３を横切るシリコン配線４２にて
たとえばセル２１と２４の相互接続を行うこともできる
。そして、各セル内の縦方向の配線は４３〜４８で示す
ごとき五Ｅ配線を用いることができる。４９は他の多結
晶シリコン配線である。したがって論理回路ブロックが
多数縦方向に積層された場合でもセル内はＡＪ配線とし
ブロック間のみを多結晶シリコンとすればよく、多結晶
シリコン配線を用いねばならないのはブロック間のみで
あり縦方向の相互接続配線が長くなっても抵抗の大幅な
増加を生じることがな、く、縦方向の伝搬遅延の増大を
防ぐことができる。第４図の場合は前述したように縦方
向はすべて多結晶シリコンの配線となり縦方向の配線が
長くなると信号遅延が問題となった〇また、相補型ＭＯ
８集積回路においては通常ｎ型シリコン基板にｐウェル
領域を形成しこの中にｎチャンネルトランジスタを形成
する構造が用いられる。このときラッチアップを防止す
るためにｐウェル領域の周辺にガートバンド拡散領域を
形成することが望ましい。ところで、第７図のごとくブ
ロックＩ、Ｉｆはｎチャンネル領域が対向しており、こ
れらのｎチャンネル領域を共通のｐウェル内に形成し矢
印６０．５１の位置に矢印方向に横方向にガートバンド
領域を形成することができる。すなわち、第７図におけ
るセル内の拡散領域３６．３６’ｉガートバンド領域と
して形成することができるので、ラッチアップ対策も何
ら不都合なく施すことができ、安定な動作を維持するこ
とができる。
以上、第１図、第２図、第３図（■）、第４図。
第６図（■）と本発明の実施例の第６図、第７図（Ｏ）
の構造の利害得失をまとめると次表のようになる。
の構造の利害得失をまとめると次表のようになる。
すなわち、■の場合はブロック内の横方向ならびにブロ
ック間の縦方向の相互接続において比較的長い多結晶シ
リコン配線を用いる必要があり伝搬遅延が問題となり、
■の場合は縦方向がすべて多結晶シリコンとなる問題が
ある。−万〇は、縦方向の短い部分も多結晶シリコンと
すればよく、輩、横両方とも速い信号伝搬を行うことが
できる。
ック間の縦方向の相互接続において比較的長い多結晶シ
リコン配線を用いる必要があり伝搬遅延が問題となり、
■の場合は縦方向がすべて多結晶シリコンとなる問題が
ある。−万〇は、縦方向の短い部分も多結晶シリコンと
すればよく、輩、横両方とも速い信号伝搬を行うことが
できる。
マイクロコンピュータ等の大規模ＬＳＩにおける演算部
分等ではたとえば８ビツトのＬＳＩであれば論理回路ブ
ロックが８段積層されこれら′ｆ：縦横に接続する必要
がありしかも近年高速動作が要求されるためできるだけ
低抵抗な配線にて相互接続する必要があり、本発明の構
成はかがる場合に極めて有効である。
分等ではたとえば８ビツトのＬＳＩであれば論理回路ブ
ロックが８段積層されこれら′ｆ：縦横に接続する必要
がありしかも近年高速動作が要求されるためできるだけ
低抵抗な配線にて相互接続する必要があり、本発明の構
成はかがる場合に極めて有効である。
次に、１チツプマイクロコンピユータの論理演算および
レジスタ部に第６図、第７図の考えを用いて構成した様
子を第８図に示す。この場合８ビツト構成であり、８段
の論理回路ブロック領域Ｉ〜■が積層されている。そし
て第８図の部分は半導体チップ全体の晃程度の大きな面
積をしめ、縦方向の全体寸法が１．６ｍｍ、横方向は２
．６ｍｍである。
レジスタ部に第６図、第７図の考えを用いて構成した様
子を第８図に示す。この場合８ビツト構成であり、８段
の論理回路ブロック領域Ｉ〜■が積層されている。そし
て第８図の部分は半導体チップ全体の晃程度の大きな面
積をしめ、縦方向の全体寸法が１．６ｍｍ、横方向は２
．６ｍｍである。
３１１３２．３３はブロック間で横方向に配置されたパ
スライン等のムｌ配源で６０はブロック■。
スライン等のムｌ配源で６０はブロック■。
■間の他のムｌ配線である。このように％２．６ｎ＋ｍ
もの長さで配線を形成してもム！であれば極めて低抵抗
であるため４チツプ内を長い距離にわたって信号を伝搬
するパスラインとして最適であり、１０Ｍｆｌｚ以上の
高速動作も充分可能となる。捷だ、縦方向は、ブロック
間のみに多結晶シリコン配線、６１〜６８等を用いれば
よく、セル内では縦方向にムｌ配線（破線で示す部分）
を使用できる０しだがって、たとえば制御ラインとして
のブロックエから■にわだる１、６１１１ｍもの長さの
縦方向配線を形成しても１部分１．２１Ｂｍ、多結晶シ
リコン部分は０．４１１１ｍ程度となり、多結晶シリコ
ンの伝搬遅延はＡ／ の４倍あるがこの第８図では縦方
向の伝搬遅延も犬きくならない。また、１６ビツトのマ
イクロコンピュータではブロックが１６段も積層てれる
ことになり、さらに本発明が有利となる。
もの長さで配線を形成してもム！であれば極めて低抵抗
であるため４チツプ内を長い距離にわたって信号を伝搬
するパスラインとして最適であり、１０Ｍｆｌｚ以上の
高速動作も充分可能となる。捷だ、縦方向は、ブロック
間のみに多結晶シリコン配線、６１〜６８等を用いれば
よく、セル内では縦方向にムｌ配線（破線で示す部分）
を使用できる０しだがって、たとえば制御ラインとして
のブロックエから■にわだる１、６１１１ｍもの長さの
縦方向配線を形成しても１部分１．２１Ｂｍ、多結晶シ
リコン部分は０．４１１１ｍ程度となり、多結晶シリコ
ンの伝搬遅延はＡ／ の４倍あるがこの第８図では縦方
向の伝搬遅延も犬きくならない。また、１６ビツトのマ
イクロコンピュータではブロックが１６段も積層てれる
ことになり、さらに本発明が有利となる。
以上のように、本発明は高密度で高速動作を必要とする
大規模集積回路の設計の容易式、高性能化にとって大き
く寄与するものである。
大規模集積回路の設計の容易式、高性能化にとって大き
く寄与するものである。
第１図ｆａ）は従来の論理セルの概略平面パターン図、
同（ｂｌ 、 （Ｃ１は（８Ｌ）の回路ブロック図、具
体回路図。 第２図は第１図のセルを用いて論理ブロックを形成した
場合の概略図、第３図は第２図の部分詳細図、第４図は
従来の他の論理セルの概略平面ノ（ターン図、第６図は
第４図を用いた論理ブロックの装部平面図、第６図は本
発明の一実施例にかかる論理回路セルの概略平面／くタ
ー／図、第７図は第６図を用いた論理回路の部分平面図
、第８図は第６図を用いた論理回路の概略平面配置図で
ある。 Ｉ〜■・・・・・・論理回路ブロック、２・・・・・・
ムβ配線、４．６．７・・・・・・拡散領域、１０，１
１．１１Ａ。 １１Ｂ、３．１．３２，３３，３Ｂ、３９，４３゜４４
１４６．４６，４７，４８，６０・・・・・・Ｍ配線、
３，１２，１３，１６，２６，２７．２Ｂ。
同（ｂｌ 、 （Ｃ１は（８Ｌ）の回路ブロック図、具
体回路図。 第２図は第１図のセルを用いて論理ブロックを形成した
場合の概略図、第３図は第２図の部分詳細図、第４図は
従来の他の論理セルの概略平面ノ（ターン図、第６図は
第４図を用いた論理ブロックの装部平面図、第６図は本
発明の一実施例にかかる論理回路セルの概略平面／くタ
ー／図、第７図は第６図を用いた論理回路の部分平面図
、第８図は第６図を用いた論理回路の概略平面配置図で
ある。 Ｉ〜■・・・・・・論理回路ブロック、２・・・・・・
ムβ配線、４．６．７・・・・・・拡散領域、１０，１
１．１１Ａ。 １１Ｂ、３．１．３２，３３，３Ｂ、３９，４３゜４４
１４６．４６，４７，４８，６０・・・・・・Ｍ配線、
３，１２，１３，１６，２６，２７．２Ｂ。
Claims (1)
- 【特許請求の範囲】 （１）第１．第２の論理回路ブロック領域が一方の方向
に並置され、こｎらのブロック領域はｂｐ”相補型半導
体素子領域からなる論理回路セルを他方の方向に複数個
配置して構成さｎ、前記素子領域は、半導体基板に他方
の方向に配置形成され電源および接地線となる複数の拡
散領域を有し、前記セル内の素子領域間は、前記拡散層
と絶縁され前記拡散領域を横切る第１の配線にて接続さ
れ、前記第１．第２の回路ブロック領域間の前記半導体
基板上に前記第１の配線が前記他方の方向に設置さｎ、
前記第１の配線より高抵抗率で前記第１の配線と絶縁さ
れた第２の配線を前記半導体基板上に一方の方向に配置
し、前記第２の配線を前記論理回路セルから前記他方の
方向に導出するとともに、前記第２の配線を前記論理回
路セルから前記第１の配線を横切って前記一方の方向に
導出することを特徴とする半導体装置。 （２）第１の配線がアルミニウムよりなり、第２の配線
がｐｎ相補型半導体素子のゲート電極と同じ多結晶シリ
コンよりなることを特徴とする特許請求の範囲第１項に
記載の半導体装置。 （３）拡散層は、それぞＡｐｎ相補型半導体素子領域の
対向する端部側に形成されていることを特徴とする特許
請求の範囲第１項に記載の半導体装置。 （４）他方の方向に導出さｆ′した第２の配線にて論理
回路セル間を相互接続し、一方の方向に導出された第２
の配線と第１の配線を選択的に接続することを特徴とす
る特許請求の範囲第１項に記載の半導体装置。 （６）第１．第２の論理回路ブロック領域はそ扛ぞれ一
方の導電型半導体菓子領域が対向して配置ちれているこ
とを特徴とする特許請求の範囲第１項に記載の半導体装
置。 （６）一方の導電型素子領域の周辺にガートノ＜ンド領
域が形成されていることを特徴とする特許請求の範囲第
６項に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215229A JPS58111347A (ja) | 1981-12-24 | 1981-12-24 | 半導体装置 |
| US06/799,556 US4750026A (en) | 1981-12-24 | 1985-11-19 | C MOS IC and method of making the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56215229A JPS58111347A (ja) | 1981-12-24 | 1981-12-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111347A true JPS58111347A (ja) | 1983-07-02 |
| JPH0127578B2 JPH0127578B2 (ja) | 1989-05-30 |
Family
ID=16668840
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56215229A Granted JPS58111347A (ja) | 1981-12-24 | 1981-12-24 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4750026A (ja) |
| JP (1) | JPS58111347A (ja) |
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| JPS5925381B2 (ja) * | 1977-12-30 | 1984-06-16 | 富士通株式会社 | 半導体集積回路装置 |
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| JPS5791553A (en) * | 1980-11-29 | 1982-06-07 | Toshiba Corp | Semiconductor device |
-
1981
- 1981-12-24 JP JP56215229A patent/JPS58111347A/ja active Granted
-
1985
- 1985-11-19 US US06/799,556 patent/US4750026A/en not_active Expired - Fee Related
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| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS55120148A (en) * | 1979-03-09 | 1980-09-16 | Sanyo Electric Co Ltd | Semiconductor integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153743A (ja) * | 1984-08-23 | 1986-03-17 | Fujitsu Ltd | 半導体装置 |
| US5753891A (en) * | 1994-08-31 | 1998-05-19 | Tokyo Electron Limited | Treatment apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0127578B2 (ja) | 1989-05-30 |
| US4750026A (en) | 1988-06-07 |
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