DE19752014A1 - Integrierte Halbleiterschaltungsanordnung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine integrierte Halbleiterschaltungsanordnung wie beispielsweise ein Gate-Array oder ECA (Embedded Cell Array, eingebettete Zellenan­ ordnung). Insbesondere ist die Erfindung auf ein Layout für eine Makrozelle gerichtet, die sowohl als in der integrierten Halbleiterschaltung verwendete Logikschaltung, wie beispiels­ weise eine UND-Schaltung oder eine Flip-Flop-Schaltung, als auch als Peripherieschaltung dient.

In letzter Zeit sind selbstausrichtende Silicide wie bei­ spielsweise TiSi₂ und CoSi₂, d. h. durch Legieren einer Sili­ ziumoberflächenschicht mit hitzebeständigen Metallen wie bei­ spielsweise Titan (Ti) und Kobalt (Co) erhaltene Salicide, als Halbleitertechnik zum Verbessern der Transistorkennwerte bei der Prozeßtechnik bekannt geworden. Im allgemeinen ver­ ringert sich der Widerstandswert von Source-Drain- oder Wan­ nenbereichen eines durch Bilden einer Salicidschicht legier­ ten Feldeffekttransistors auf etwa ein Zehntel des bei der Herstellung ohne Verwendung der Salicidiertechnik erzielten Widerstandswerts. Weitere technische Verbesserungen zur Opti­ mierung der Merkmale der Salicide werden erwartet.

Fig. 20 zeigt ein Konfigurationsdiagramm eines Komponenten-Matrizenbilds (master chip image) eines bekannten eingebette­ ten Gate-Arrays. In der Zeichnung kennzeichnen die Bezugszei­ chen 121 und 124 jeweils eine Gruppe von PMOS-Transistoren, die Bezugszeichen 122 und 123 jeweils eine Gruppe von NMOS-Transistoren und das Bezugszeichen 125 eine Peripherieschal­ tung (E/A-Schnittstelle). Obwohl auch Gate-Arrays vom Festka­ naltyp (channel fixed type), vom zusammengesetzten Typ (composite type) und vom QTAT-Typ bekannt sind, wird im vor­ liegenden Fall angesichts des Integrationsgrads und der Kenn­ werte der Anordnung ein eingebettetes Gate-Array beschrieben.

Fig. 21 zeigt eine Grundzelle eines Zellenbereichs gemäß Fig. 20 zum Bilden einer Logikschaltung mittels eines Gate-Arrays oder ECA. In der Zeichnung kennzeichnet das Bezugszeichen 122 eine Gruppe von PMOS-Transistoren, das Bezugszeichen 123 eine Gruppe von NMOS-Transistoren, die Bezugszeichen 124, 125 und 126 einen Gate-, einen Source-Drain- bzw. einen Wannenbereich (well region) des PMOS-Transistors, die Bezugszeichen 127, 128 und 129 einen Gate-, einen Source-Drain- bzw. einen Wan­ nenbereich (well region) des NMOS-Transistors, die Bezugszei­ chen 10a(1) bis 10a(n) ein laterales Verdrahtungsgitter und die Bezugszeichen 11a(1) bis 11a(n) ein longitudinales Ver­ drahtungsgitter. Das Layout einer Makrozelle wird unter Ver­ wendung von gruppierten Grundzellen hergestellt, wobei für die Makrozelle eine Plazierung und Verdrahtung zur Bildung einer integrierten Halbleiterschaltung mit einer logischen Funktion erfolgt.

Fig. 4 zeigt ein Layoutdiagramm einer UND-Schaltung mit drei Eingängen, die durch ein bekanntes Gate-Array oder ECA gebil­ det wird und beispielsweise in der JP-A-7/7141 offenbart ist. In der Zeichnung kennzeichnet das Bezugszeichen 1a eine Span­ nungsversorgungsleitung (VDD), das Bezugszeichen 1b eine Mas­ seleitung (GND), das Bezugszeichen 3 einen Kontakt, das Be­ zugszeichen 1c eine erste Aluminium-(AL)-Leitung, die Bezugs­ zeichen A, B und C Eingangsanschlüsse der UND-Schaltung mit drei Eingängen, und Y einen Ausgangsanschluß dieser.

Bekannterweise werden die Gate-, Source-Drain- und Wannenbe­ reiche in einem Makrozellenlayout gemäß Fig. 4 unter Verwen­ dung der Kontakte 3 und der ersten Aluminiumverdrahtung 1c elektrisch verbunden, wodurch eine logische Funktion ent­ steht. In diesem Fall wird eine größtmögliche Zahl an Kontak­ ten auf dem Source-Drain- und Wannenbereich des Transistors angeordnet und unter Verwendung der ersten Aluminiumverdrah­ tung 1c elektrisch verbunden, um den parasitären Widerstand dieser Bereiche zu verringern. In einigen Fällen werden eine zweite Aluminiumverdrahtung und Durchgangsöffnungen als An­ schlußelemente zum elektrischen Verbinden der Makrozelle in longitudinaler Richtung verwendet.

Durch Plazieren und Verdrahten solcher Logikschaltungen wie beispielsweise UND- und Flip-Flop-Schaltungen nach dem Layout in vorstehender Weise wird eine integrierte Halbleiterschal­ tungsanordnung erhalten. In diesem Fall werden E/A-Anschlußstifte der Makrozellen so miteinander verbunden, daß die erste Aluminiumverdrahtung 1c für die laterale Verdrah­ tung und die zweite Aluminiumverdrahtung für die longitudina­ le Verdrahtung verwendet und über Durchgangsöffnungen oder Kontakte miteinander elektrisch verbunden werden.

Fig. 12 zeigt ein Konfigurationsdiagramm einer bekannten Ver­ bindung zwischen Transistoren eines Gate-Arrays oder ECA und Spannungsversorgungs- und Masseleitungen, und Fig. 13 zeigt eine Schnittansicht entlang der Linie III-III in Fig. 12. In den Zeichnungen kennzeichnen die Bezugszeichen 84a und 84b erste Aluminiumleitungen, das Bezugszeichen 83 einen Kontakt und die Bezugszeichen 81a und 81b eine Spannungsversorgungs­ leitung bzw. eine Masseleitung, bei denen es sich bekannter­ weise um Metalleitungen, d. h. Aluminiumleitungen, handelt.

In einem CMOS-Gate-Array sind im allgemeinen ein PMOS-Transistor und ein NMOS-Transistor nebeneinander angeordnet, wobei auf einer Seite des PMOS-Transistors die durch die er­ ste Aluminiumverdrahtung gebildete Spannungsversorgungslei­ tung 81a angeordnet ist, während die Masseleitung 81b auf ei­ ner Seite des NMOS-Transistors angeordnet ist. Die Spannungs­ versorgungsleitung 81a ist an beiden Chipenden mit einer Spannungsversorgung des Chips verbunden, und auch die Masse­ leitung 81b ist an beiden Chipenden mit der Masse des Chips verbunden.

Zum Verbinden des Sourcebereichs des PMOS-Transistors mit der Spannungsversorgung ist die Spannungsversorgungsleitung 81a über die erste Aluminiumleitung 84a unter Verwendung einer Vielzahl von Kontakten 83 mit dem Sourcebereich des PMOS-Transistors verbunden. Andererseits ist die Masseleitung 81b über die erste Aluminiumleitung 84b unter Verwendung der Kon­ takte 83 mit dem Sourcebereich des NMOS-Transistors verbun­ den, um den Sourcebereich des NMOS-Transistors mit Masse zu verbinden.

Entsprechend dem bekannten Layout einer integrierten Halblei­ terschaltung wie beispielsweise ein Gate-Array oder ECA wird das Layout des lateralen Verdrahtungsgitters beispielsweise im Falle der in den Fig. 3 oder 4 gezeigten, vorstehend erwähnten UND-Schaltung mit drei Eingängen ausschließlich un­ ter Verwendung der ersten Aluminiumverdrahtung hergestellt. Bei der ersten Al-Verdrahtung 1c ist das laterale Verdrah­ tungsgitter daher nicht als Verdrahtungsbereich verwendbar. Weiterhin bestand bisher eine Einschränkung dahingehend, daß eine Verdrahtungsschicht wie beispielsweise die von der er­ sten Al-Verdrahtung 1c abweichende zweite Al-Verdrahtung als longitudinale Signalverdrahtung verwendet werden mußte, da die erste Al-Verdrahtung 1c als Masseverdrahtung auf der Ma­ krozelle aufwärts und abwärts verlegt wurde. Bei dem Layout einer integrierten Halbleiterschaltungsanordnung sind sowohl der Makrozellenbereich als auch der Verdrahtungsbereich unab­ hängig erforderlich, so daß der Verdrahtungsbereich insbeson­ dere bei komplexen integrierten Schaltungen groß wird, was zu einer vergrößerten Fläche des Halbleiterchips führt.

Andererseits wird das Layout für die Spannungsversorgungsver­ drahtung und die Masseverdrahtung gemäß den Fig. 12 und 13 unter Verwendung der ersten Al-Verdrahtung 1c hergestellt, wogegen für deren Verbindung mit dem Wannenbereich eine Viel­ zahl von Kontakten 83 zum Verringern deren Widerstands erfor­ derlich ist. Weiterhin kann das die erste Al-Verdrahtung 1c bildende Aluminium durch Elektromigration beeinflußt werden und während des Betriebs der Anordnung brechen.

Es ist daher Aufgabe der vorliegenden Erfindung eine inte­ grierte Halbleiterschaltungsanordnung bereitzustellen, in der ein salicidierter Source-Drain-Bereich und Wannenbereich als Teil einer Verdrahtungsschicht verwendet wird und bei der da­ durch das Layout einer Makrozelle und einer Peripherieschal­ tung vereinfacht wird.

Diese Aufgabe wird gelöst durch eine integrierte Halbleiter­ schaltungsanordnung umfassend auf einer Siliziumsubstratober­ fläche eine erste Feldeffekttransistorgruppe, die in einer ersten Richtung angeordnet ist und mit einer ersten Span­ nungsversorgungsverdrahtung zum Zuführen eines ersten Poten­ tials verbunden ist, eine zweite Feldeffekttransistorgruppe, die parallel zu der ersten Feldeffekttransistorgruppe ange­ ordnet ist und mit einer zweiten Spannungsversorgungsverdrah­ tung zum Zuführen eines gegenüber dem ersten Potential gerin­ geren zweiten Potentials verbunden ist, und eine elektrisch leitende Verdrahtung zum Verbinden der Transistoren, wobei in den Source-Drain-Bereichen eines jeden Transistors in zumin­ dest einer der ersten und zweiten Feldeffekttransistorgruppe eine Silicidschicht gebildet ist, deren Widerstand durch eine Wärmebehandlung nach der Bildung eines hitzebeständigen Me­ talls verringert wurde, wobei die Silicidschicht eine mit der elektrisch leitenden Verdrahtung verbundene Verdrahtungs­ schicht bildet.

Oberhalb dieser Verdrahtungsschicht kann eine die elektrisch leitende Verdrahtung verwendende Signalleitung verlaufen.

Dementsprechend ist bei der ersten und zweiten Feldeffekt­ transistorgruppe eine Verdrahtungsschicht unter Verwendung von Silicid in den Source-Drain-Bereichen eines jeden Transi­ stors gebildet, wobei auf der Verdrahtungsschicht Kontakte in beliebigen Intervallen gebildet und mit der elektrisch lei­ tenden Verdrahtung verbunden sind. Daher kann eine neue elek­ trisch leitende Verdrahtung in einem zwischen benachbarten Kontakten befindlichen leeren Bereich verlegt werden, so daß ein solcher nicht verwendeter Bereich beim Chiplayout als Verdrahtungsbereich festgelegt werden kann. D.h., die Plazie­ rung und Verdrahtung kann so effizient erfolgen, daß bei­ spielsweise eine Signalleitung durch den Verdrahtungsbereich hindurch geführt werden kann. Dadurch kann die Chipfläche der integrierten Halbleiterschaltungsanordnung wirksam verringert werden.

Gemäß einer ersten vorteilhaften Weiterbildung wird eine in­ tegrierte Halbleiterschaltungsanordnung bereitgestellt, wobei eine Vielzahl von Verdrahtungsgitterpunkten in den Source- Drain-Bereichen eines jeden der Transistoren enthalten und senkrecht zu der Anordnungsrichtung der ersten und zweiten Feldeffekttransistorgruppe angeordnet sind, wobei zumindest zwei der Verdrahtungsgitterpunkten als Kontakte verwendet werden, wenn eine Silicidschicht als Verdrahtungsschicht ge­ wählt wird.

Gemäß der ersten Weiterbildung kann eine weitere Signalver­ drahtung über der die Silicidschicht verwendenden Verdrah­ tungsschichtfläche verlegt werden, da die Anordnung so aufge­ baut ist, daß eine Vielzahl von Verdrahtungsgitterpunkten senkrecht zu der Anordnungsrichtung der ersten und zweiten Feldeffekttransistorgruppe angeordnet sind und daß zwei der Verdrahtungsgitterpunkte beim Auswählen einer Silicidschicht als Teil der Verdrahtungsschicht verwendet werden. Daher kann durch die vorstehend erwähnte Verwendung der sich in der An­ ordnungsrichtung der Transistoren erstreckenden leeren Fläche dieselbe Wirkung wie vorstehend beschrieben für das Chiplay­ out der aus einer Vielzahl von Makrozellen aufgebauten inte­ grierten Halbleiterschaltung erzielt werden.

Gemäß einer zweiten vorteilhaften Weiterbildung der Erfindung wird eine integrierte Halbleiterschaltungsanordnung bereitge­ stellt, wobei die elektrisch leitende Verdrahtungsschicht ei­ ne erste elektrisch leitende Verdrahtung aufweist, die einen ersten aus der ersten Feldeffekttransistorgruppe ausgewählten Transistor mit einem zweiten aus der zweiten Feldeffekttran­ sistorgruppe ausgewählten Transistor verbindet, und eine mit der Silicidschicht verbundene zweite elektrisch leitenden Verdrahtung.

Gemäß der zweiten Weiterbildung sind die Anschlußmöglichkei­ ten erweitert, die Definition eines E/A-Bezugspunkt einer Ma­ krozelle vereinfacht, und die Chiplayoutdauer und die Chipfläche der integrierten Schaltung können verringert wer­ den, da die erste und zweite elektrisch leidende Verdrahtung in zumindest einem Teil der Source-Drain-Bereiche der ersten und zweiten Transistorgruppe über die Silicidschicht mitein­ ander verbunden sind.

Gemäß einer dritten Weiterbildung der vorliegenden Erfindung wird eine integrierte Halbleiterschaltungsanordnung bereitge­ stellt, wobei die elektrisch leitende Verdrahtung eine erste elektrisch leitende Verdrahtung aufweist, die die erste Span­ nungsversorgungsverdrahtung mit einem aus der ersten Feldef­ fekttransistorgruppe gewählten ersten Transistor verbindet, und eine zweite elektrisch leitende Verdrahtung, die die zweite Spannungsversorgungsverdrahtung mit einem aus der zweiten Feldeffekttransistorgruppe gewählten zweiten Transi­ stor verbindet, wobei die erste und zweite Spannungsversor­ gungsverdrahtung mit einer ersten bzw. zweiten Spannungsver­ sorgung verbunden sind, und wobei eine Silicidschicht in zu­ mindest einem Teil der mit einem Wannenbereich in Kontakt be­ findlichen ersten und zweiten Spannungsversorgungsverdrahtung gebildet ist, wobei die Silicidschicht zur Bildung einer Ver­ drahtungsschicht mit der ersten und/oder zweiten elektrisch leitenden Verdrahtung verbunden ist.

Gemäß der dritten Weiterbildung ist die in der mit dem Wan­ nenbereich in Kontakt befindlichen ersten und zweiten Span­ nungsversorgungsverdrahtung und auch in den Source-Drain-Bereichen der ersten und zweiten Feldeffekttransistorgruppe gebildete Silicidschicht mit der ersten und zweiten elek­ trisch leitenden Verdrahtung verbunden. Somit kann die unmit­ telbar durch diese elektrisch leitenden Verdrahtungen durch­ zuführende Verbindung über die Silicidschicht erfolgen, so daß eine weitere Signalverdrahtung in diesem Austauschbereich verlegt werden kann. Dies trägt zur Vereinfachung des Layouts und zur Verringerung der Chipgröße bei. Zu dem ist der Wider­ stand im Vergleich zum Fall des Kontaktierens über metalli­ sche Kontakte verringert, da sich die Silicidschicht in einem "Masse"-Kontakt mit der Siliziumoberfläche befindet, so daß die verwendete Anzahl von Kontakten verringert sein kann. Weiterhin ist die von einem Metall wie beispielsweise Alumi­ nium eingenommene Fläche verringert, so daß ein durch das Elektromigrationsphänomen hervorgerufenes Brechen der Ver­ drahtung erschwert auftritt.

Weiterhin wird die Aufgabe gelöst durch eine erste alternati­ ve integrierte Halbleiterschaltungsanordnung umfassend auf einer Siliziumsubstratoberfläche eine erste elektrisch lei­ tende Verdrahtung, die mit einer Spannungsversorgung verbun­ den ist, eine Feldeffekttransistorgruppe, die in einer Rich­ tung angeordnet ist, einen aus der Feldeffekttransistorgruppe ausgewählten ersten Transistor mit einer in zumindest einem Teil seiner Source-Drain-Bereiche gebildeten Silicidschicht, wobei der Widerstand der Silicidschicht durch Wärmebehandlung nach der Bildung eines hitzebeständigen Metalls verringert wurde, zweite und dritte Transistoren, die zu dem ersten Transistor benachbart sind und deren Source-Drain-Bereiche mit der ersten elektrisch leitenden Verdrahtung verbunden sind, eine zweite elektrisch leitende Verdrahtung, bei der ein Teil der Silicidschicht als Verdrahtungsschicht verwendet wird, und eine dritte elektrisch leitende Verdrahtung, die über der Verdrahtungsschicht gebildet ist.

Gemäß der ersten alternativen Anordnung ist eine Sili­ cidschicht in den Source-Drain-Bereichen des ersten Transi­ stors gebildet, wobei sich die Source-Drain-Bereiche der zu diesem benachbarten zweiten und dritten Transistoren auf Spannungsversorgungspotential befinden, die in Abhängigkeit des Potentials der Silicidschicht des ersten Transistors elektrisch geöffnet werden können. Somit wird ein durch den Silicidschichtabschnitt der zweiten elektrisch leitenden Ver­ drahtung fließendes elektrisches Signal durch die zweiten und dritten Transistoren nicht beeinflußt. Bei diesem Aufbau kann eine weitere dritte elektrisch leitende Verdrahtung in einem oberhalb des Silicidschichtbereich gebildeten nicht verwende­ ten Raum verlegt werden, was zu einer Verringerung der Chipgröße beiträgt.

Weiterhin wird die vorgenannte Aufgabe gelöst durch eine zweite alternative integrierte Halbleiterschaltungsanordnung umfassend auf einer Siliziumsubstratoberfläche eine erste Spannungsversorgungsverdrahtung, die mit einer ersten Span­ nungsversorgung verbunden ist, eine erste Feldeffekttransi­ storgruppe, die in einer Richtung angeordnet ist, eine erste elektrisch leitende Verdrahtung, die die erste Spannungsver­ sorgungsverdrahtung mit einem aus der ersten Feldeffekttran­ sistorgruppe gewählten ersten Transistor verbindet, eine zweite Spannungsversorgungsverdrahtung, die mit einer zweiten Spannungsversorgung zum Zuführen eines gegenüber dem durch die erste Spannungsversorgung zugeführten Potential geringe­ ren Potentials verbunden ist, eine zweite Feldeffekttransi­ storgruppe, die parallel zu der ersten Feldeffekttransistor­ gruppe angeordnet ist, und eine zweite elektrisch leitende Verdrahtung, die die zweite Spannungsversorgungsverdrahtung mit einem aus der zweiten Feldeffektransistorgruppe gewählten zweiten Transistor verbindet, wobei eine Silicidschicht in den mit einem Wannenbereich in Kontakt befindlichen ersten und zweiten Spannungsversorgungsverdrahtungen und ebenso in den Source-Drain-Bereichen der ersten und zweiten Feldeffekt­ transistorgruppe gebildet ist, wobei der Widerstand der Sili­ cidschicht durch Wärmebehandlung nach der Bildung eines hit­ zebeständigen Metalls verringert wurde, und wobei die Sili­ cidschicht zur Bildung einer Verdrahtungsschicht mit der er­ sten und/oder zweiten elektrisch leitenden Verdrahtung ver­ bunden ist.

Gemäß der zweiten alternativen Anordnung sind die Spannungs­ versorgungsverdrahtungen mit dem Wannenbereich salicidiert, da eine Silicidschicht in den mit dem Wannenbereich in Kon­ takt befindlichen ersten und zweiten Spannungsversorgungsver­ drahtungen und auch in den Source-Drain-Bereichen der ersten und zweiten Feldeffekttransistorgruppe gebildet und mit dem elektrisch leitenden Verdrahtungen verbunden ist, so daß auf eine metallische Verdrahtungsschicht wie beispielsweise die Aluminiumverdrahtungsschicht verzichtet werden kann. Durch wirksames Ausnutzen dieses leeren Bereichs können die Mög­ lichkeiten des Verdrahtungslayouts verbessert und die Chipgröße verringert werden.

Als vorteilhafte Weiterbildung sind auch Kombinationen der vorgenannten erfindungsgemäßen Anordnungen denkbar.

Erfindungsgemäß wird die Silicidschicht nach der Bildung ei­ nes hitzebeständigen Metalls durch Wärmebehandlung gebildet, so daß deren Widerstand gemäß den Erfordernissen verändert werden kann, wodurch eine wirksame Nutzung dieser als Ver­ drahtungsschicht ermöglicht wird.

Die Erfindung wird nachstehend anhand von Ausführungsbeispie­ len unter Bezugnahme auf die Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Layoutdiagramm zum Erläutern des ersten erfin­ dungsgemäßen Ausführungsbeispiels,

Fig. 2 eine Schnittansicht entlang der Linie I-I in Fig. 1,

Fig. 3 einen Schaltplan des in Fig. 1 gezeigten Layouts,

Fig. 4 ein Layoutdiagramm gemäß dem Stand der Technik,

Fig. 5 ein Layoutdiagramm zum Erläutern des zweiten erfin­ dungsgemäßen Ausführungsbeispiels,

Fig. 6 ein Layoutdiagramm gemäß dem Stand der Technik,

Fig. 7 einen Schaltplan des in Fig. 5 gezeigten Layouts,

Fig. 8 ein Layoutdiagramm zum Erläutern des dritten erfin­ dungsgemäßen Ausführungsbeispiels,

Fig. 9 einen Schaltplan des in Fig. 8 gezeigten Layouts,

Fig. 10 ein Layoutdiagramm zum Erläutern eines vierten erfin­ dungsgemäßen Ausführungsbeispiels,

Fig. 11 ein Schnittdiagramm entlang der Linie II-II in Fig. 10,

Fig. 12 ein Layoutdiagramm gemäß dem Stand der Technik,

Fig. 13 eine Schnittansicht entlang der Linie III-III in Fig. 12,

Fig. 14 ein Layoutdiagramm zum Erläutern eines fünften erfin­ dungsgemäßen Ausführungsbeispiels,

Fig. 15 ein Layoutdiagramm zum Erläutern eines sechsten er­ findungsgemäßen Ausführungsbeispiels,

Fig. 16 ein Layoutdiagramm gemäß dem Stand der Technik,

Fig. 17 einen Schaltplan des in Fig. 16 gezeigten Layouts,

Fig. 18 ein Layoutdiagramm zum Erläutern einer bevorzugten Abwandlung des sechsten Ausführungsbeispiels,

Fig. 19 ein Layoutdiagramm gemäß dem Stand der Technik,

Fig. 20 ein Konfigurationsdiagramm eines Komponenten-Matrizenbilds eines bekannten eingebetteten Gate-Arrays,

Fig. 21 ein Grundzellendiagramm zum Bilden einer bekannten Logikschaltung, und

Fig. 22 einen Schaltplan der in Fig. 21 gezeigten Grundzelle.

Ausführungsbeispiel 1

Fig. 1 zeigt ein Layoutdiagramm einer UND-Schaltung mit drei Eingängen unter Verwendung einer Grundzelle mit salicidierter Transistorstruktur, Fig. 2 eine Schnittansicht entlang der Linie I-I in dem Schaltungslayout gemäß Fig. 1, Fig. 3 einen dazugehörigen Schaltplan und Fig. 4 ein Layoutdiagramm gemäß dem Stand der Technik. In den Zeichnungen kennzeichnen die Bezugszeichen 1a und 1b eine Spannungsversorgungsleitung bzw. eine Masseleitung, bei denen es sich um erste Al-Leitungen handelt, die Bezugszeichen 2a und 2b salicidierte Source- Drain-Bereiche, die Bezugszeichen 3a bis 3d Kontakte, das Be­ zugszeichen 4 eine weitere die erste Al-Verdrahtung verwen­ dende Signalleitung, das Bezugszeichen 5 einen Feldoxidfilm, das Bezugszeichen 6 einen Zwischenschichtisolierfilm, die Be­ zugszeichen A, B und C Eingangsanschlüsse und Y einen Aus­ gangsanschluß. In jedem der Source-Drain-Bereiche sind eine Vielzahl von Verdrahtungsgitterpunkten enthalten. In Fig. 1 sind vier solcher Verdrahtungsgitterpunkte in longitudinaler Richtung angeordnet (siehe Fig. 8).

Die hier verwendete Bezeichnung "Salicid" kennzeichnet ein als selbstausrichtender Typ gebildetes hitzebeständiges Me­ tallsilicid, dessen Widerstand beispielsweise durch Wärmebe­ handlung verringert wurde. Im einzelnen kann das Salicid durch Bilden einer Schicht eines hitzebeständigen Metalls wie beispielsweise Kobalt, Titan, Molybdän oder Wolfram auf einer Aktivierungsfläche eines Siliziumsubstrats, durch anschlie­ ßendes Zulassen einer Reaktion beispielsweise durch Wärmebe­ handlung zum Bilden einer Legierung wie beispielsweise Sili­ cid mit verringertem Widerstand, und durch darauffolgendes Entfernen von nicht reagierenden und nicht erforderlichen Ab­ schnitten mittels Fotolithografie oder jeder anderen geeigne­ ten Einrichtung erhalten werden.

In einem Gate-Array oder ECA sind logische Funktionen, die Zellen genannt werden, relativ einfach sind und geringe Ab­ messungen aufweisen, wie beispielsweise NAND, NOR und F/F, standardisiert und in eine Programmbibliothek eingegeben, um danach zum Entwerfen eines Chips kombiniert zu werden. Insbe­ sondere in einem Gate-Array vom Gesamtausbreitungstyp (all over-spread typ gate array) befinden sich Millionen von Zel­ len. In Fig. 1 sind PMOS-Transistoren und NMOS-Transistoren in lateraler Richtung benachbart angeordnet. Benachbarte Drainbereiche sind voneinander durch einen der Gatebreite entsprechenden Zwischenraum getrennt, so daß sie sich nicht gegenseitig beeinflussen.

Es folgt eine Beschreibung der Funktionsweise.

Da die erste Al-Verdrahtung durch die Source-Drain-Bereiche 2a und 2b, deren Widerstand durch Salicidierung unter Verwen­ dung eines hitzebeständigen Metalls auf ungefähr ein Zehntel des normalen Widerstands verringert wurde, ersetzt werden kann, können die Source-Drain-Bereiche zwischen den Kontakten 3a und 3b und ebenso zwischen den Kontakten 3c und 3d über die unterhalb des Zwischenschichtisolierfilms 6 verlaufende Salicidschicht elektrisch verbunden oder geführt werden. Ge­ mäß diesem Aufbau ist ein Raum für einen Verdrahtungsgitter­ punkt zwischen den Kontakten 3a und 3b und ebenso zwischen den Kontakten 3c und 3d gebildet, so daß eine die erste Al-Verdrahtung verwendende Signalleitung durch diesen Raum ge­ führt werden kann. Es ist daher beim Chiplayout möglich, eine als Verdrahtungsbereich in lateraler Richtung zu verwendende Verdrahtungsleitung zu bilden, wenn dieser leere Verdrah­ tungsgitterpunkt verwendet wird.

Gemäß der vorstehenden Beschreibung des Ausführungsbeispiels 1 können salicidierte Source-Drain-Schichten als Teil einer ersten Al-Verdrahtung verwendet werden, so daß es möglich ist, eine weitere Verdrahtungsleitung wie beispielsweise eine Signalleitung innerhalb der Grundzelle anzuordnen. Dies führt zu einer wirksamen Vereinfachung des Chiplayouts der inte­ grierten Halbleiterschaltung.

Ausführungsbeispiel 2

Fig. 5 zeigt ein Layoutdiagramm einer Auswahlschaltung gemäß dem zweiten Ausführungsbeispiel, Fig. 7 einen Schaltplan der Auswahlschaltung und Fig. 6 ein Layoutdiagramm gemäß dem Stand der Technik. In den Zeichnungen kennzeichnen die Be­ zugszeichen 21a bis 21c erste Al-Leitungen, die als Span­ nungsversorgungs- und Masseleitungen dienen, die Bezugszei­ chen 22a und 22b salicidierte Source-Drain-Bereiche, das Be­ zugszeichen 24 eine zweite Al-Leitung und die Bezugszeichen 25a bis 25d Durchgänge als elektrisch leitende Verbindungse­ lemente. Das in Fig. 5 dargestellte Verdrahtungslayoutverfah­ ren entspricht dem im ersten Ausführungsbeispiel beschriebe­ nen. Bei der elektrischen Verbindung zwischen Kontakten 23a und 23b wird ein Teil des Drainbereichs 22a, der durch Sili­ cidbildung legiert wurde, als Verdrahtungsschicht verwendet.

Es folgt eine Beschreibung der Funktionsweise der Schaltung.

Zwischen den Kontakten 23a und 23b in Fig. 5 wird beispiels­ weise ein Teil der Source-Drain-Bereiche, deren Widerstand durch Salicidierung verringert wurde, für die erste Al-Verdrahtung eingesetzt, so daß eine weitere Verdrahtungslei­ tung durch den sich ergebenden leeren Raum geführt werden kann. Zudem beträgt die Anzahl erforderlicher Kontakte im Falle der Verwendung der Salicidschicht als Verdrahtungs­ schicht minimal zwei.

Gemäß dem Stand der Technik muß für die Verbindung der Sour­ ce-Drain-Bereiche ein hoher Widerstand durch Verwendung vie­ ler Kontakte verringert werden, wobei eine daraus resultie­ rende Ausdehnung der von der ersten Al-Verdrahtung eingenom­ menen Fläche unvermeidbar ist. Zudem ist es gemäß dem Layout in Fig. 6 in vielen Fällen erforderlich, die Durchgänge 25a bis 25d zum Verbinden der ersten Al-Verdrahtung mit der zwei­ ten Al-Verdrahtung und ebenso zweite Al-Leitungen 24a und 24b zu verwenden. Gemäß dem Layout dieses zweiten Ausführungsbei­ spiels wird eine Salicidschicht verwendet, wodurch die ver­ wendete Anzahl an Kontakten auf ein Minimum verringert wird und auf die Verwendung der zweiten Al-Verdrahtung verzichtet werden kann. Darüber hinaus ist es möglich, longitudinale Verdrahtungsgitterpunkte sicherzustellen, die eine Signallei­ tungsverdrahtung auf einer Makrozelle beim Chiplayout ermög­ lichen, so daß ein Verringern der Chipfläche der integrierten Halbleiterschaltung möglich ist.

Gemäß der vorstehenden Beschreibung dieses zweiten Ausfüh­ rungsbeispiels erfolgt das Layout einer Makrozelle unter Ver­ wendung einer Grundzelle mit einem Aufbau aus salicidierten Transistoren, wobei es insbesondere durch Verwenden des Drainbereichs der Transistoren als Verdrahtungsschicht mög­ lich ist, Verdrahtungsgitterpunkte zu bilden, die das Verle­ gen einer Signalleitung in einer Makrozelle erlauben. Darüber hinaus können die Verdrahtungsgitterpunkte als Verdrahtungs­ flächen beim Chiplayout einer aus vielen Makrozellen beste­ henden integrierten Halbleiterschaltung verwendet werden. So­ mit kann auch die Chipfläche der integrierten Halbleiter­ schaltung verringert werden. Es ist ersichtlich, daß der Auf­ bau dieses Ausführungsbeispiels zur wirksamen Vereinfachung des Layouts einer Makrozelle beiträgt.

Ausführungsbeispiel 3

Fig. 8 zeigt ein Layoutdiagramm einer NAND-Schaltung gemäß einem dritten Ausführungsbeispiel, und Fig. 9 einen Schalt­ plan dieser. In den Zeichnungen kennzeichnen die Bezugszei­ chen 31a bis 31c erste Al-Leitungen, die Bezugszeichen 32a und 32b salicidierte Drainbereiche, die Bezugszeichen 33a(y1) und 33b(y2) Kontakte, das Bezugszeichen 34 eine zweite Al-Leitung, die Bezugszeichen 36a bis 36f in den salicidierten Drainbereichen enthaltene Verdrahtungsgitterpunkte, die Be­ zugszeichen A und B Eingangsanschlüsse und das Bezugszeichen Y einen Ausgangsanschluß.

Es folgt eine Beschreibung der Funktionsweise dieser Schal­ tung.

Gemäß diesem dritten Ausführungsbeispiel wird bei einem auf die Festlegung des Anschlußpunkts des Ausgangsanschlußes Y in der NAND-Schaltung mit zwei Eingängen bezogenen Layout zuerst die erste Al-Leitung als Ausgangsanschluß Y über die Kontakte 33a(y1) und 33b(y2) mit den salicidierten Drainbereichen 32a und 32b verbunden, um dadurch die Drainbereiche, deren Wider­ stand durch Salicidierung verringert wurde, als Verdrahtungs­ schichten zu verwenden, und danach wird der Anschlußpunkt der für die Verdrahtung zwischen Makrozellen verwendeten zweiten Al-Leitung durch einen der Kontakte 36a bis 36f definiert. Erfolgt die Festlegung des E/A-Anschlußpunktes einer Makro­ zelle mit einer solchen Logikschaltung wie beispielsweise ei­ ne NAND-Schaltung mit zwei Eingängen auf diese Weise, so ver­ größert sich die Fläche zum Anschließen von Signalleitungen an den E/A-Anschlußpunkt. Darüber hinaus werden die Layout­ möglichkeiten beispielsweise durch Verlegen einer weiteren Signalleitung in einer leeren Fläche erweitert. D.h., die Si­ gnalverdrahtung zwischen Makrozellen wird erleichtert, was zu einer Verringerung der Chiplayoutdauer und der Chipfläche beiträgt.

Es folgt eine beispielhafte Bezugnahme auf Fig. 8. Wird der Verdrahtungsgitterpunkt 36a als ein Anschlußpunkt auf der zweiten Al-Verdrahtung definiert und die Kontakte 33a(a1) und 33b(y2) werden als Ausgangsanschluß Y festgelegt, so ist es nicht erforderlich, die erste oder zweite Al-Verdrahtung für diesen Ausgangsanschluß durch die Verdrahtungsgitterpunkte 36b, 36c und 36d bis 36f zu verlegen, wodurch die Verwendung einer weiteren Signalverdrahtung in dem Layout ermöglicht wird. Dagegen ist es gemäß der Festlegung des Anschlußpunktes in dem Stand der Technik erforderlich, die zweite Al-Verdrahtung entweder mit dem Kontakt 33a(y1) oder 33b(y2) zu verbinden. Daher werden in dem Beispiel gemäß Fig. 8 entweder die Verdrahtungsgitterpunkte 36a bis 36c oder 36d bis 36f zu­ mindest durch das Layout der ersten oder zweiten Al-Verdrahtung für den Ausgangsanschluß Y beeinflußt und in ih­ ren Möglichkeiten eingeschränkt.

Gemäß der vorstehenden Beschreibung dieses dritten Ausfüh­ rungsbeispiels ist die Herstellung einer Signalleitungsver­ bindung zwischen Makrozellen durch Festlegen des salicidier­ ten Drainbereichs auch als Makrozellenanschlußpunkt verein­ facht, mit dem Ergebnis einer verkürzten Chiplayoutdauer und einer verringerten Chipfläche der integrierten Schaltung.

Ausführungsbeispiel 4

Fig. 10 zeigt ein Layoutdiagramm einer Transistorverdrah­ tungskonfiguration in einem Gate-Array oder ECA, Fig. 11 eine Schnittansicht entlang der Linie II-II in Fig. 10, Fig. 12 ein Layoutdiagramm einer Transistorverdrahtungskonfiguration in einem Gate-Array oder ECA gemäß dem Stand der Technik, und Fig. 13 eine Schnittansicht entlang der Linie III-III in Fig. 12. In den Zeichnungen kennzeichnet das Bezugszeichen 81a ei­ ne Spannungsversorgungsleitung und das Bezugszeichen 81b eine Masseleitung, die aus einem Metall wie beispielsweise Alumi­ nium hergestellt sind, die Bezugszeichen 82a und 82b salici­ dierte Sourcebereiche, das Bezugszeichen 82c eine Spannungs­ versorgungsleitung, die durch Salicidierung des Wannenbe­ reichs gebildet ist, das Bezugszeichen 82d eine durch Salici­ dierung des Wannenbereichs gebildete Masseleitung, das Be­ zugszeichen 83 einen Kontakt, und die Bezugszeichen 84a und 84b erste Al-Leitungen.

Bei dem in Fig. 12 gezeigten bekannten Gate-Array sind PMOS-Transistoren und NMOS-Transistoren bekannterweise nebeneinan­ der angeordnet, wobei sich die durch die erste Al-Verdrahtung gebildete Spannungsversorgungsleitung 81a auf einer Seite des PMOS-Transistors befindet, während sich die Masseleitung 81b auf einer Seite des NMOS-Transistors befindet. Die Spannungs­ versorgungsleitung 81a ist an beiden Chipenden mit der Span­ nungsversorgung des Chips verbunden. In gleicher Weise ist die Masseleitung 81b an beiden Chipenden mit der Masse des Chips verbunden. Beim Verbinden des Sourcebereichs des PMOS-Transistors mit der Spannungsversorgung wird die Verbindung unter Verwendung der Kontakte 83 von der Spannungsversor­ gungsleitung 81a zu dem Sourcebereich des PMOS-Transistors über die erste Al-Leitung 84a hergestellt. Andererseits wird die Verbindung des Sourcebereichs des NMOS-Transistors mit Masse unter Verwendung der Kontakte 83 von der Masseleitung 81b zu dem Sourcebereich des NMOS-Transistors über die erste Al-Leitung 84b hergestellt.

Bei diesem vierten Ausführungsbeispiel werden die Silizium­ oberflächen des mit der Spannungsversorgung verbundenen n+-Wannenbereichs 82c, des mit Masse verbundenen p+-Wannenbereichs 82d, des Sourcebereichs 82a des NMOS-Transistors und des Sourcebereichs 82b des PMOS-Transistors gemäß den Fig. 10 und 11 durch Salicidierung legiert. Wei­ terhin werden die durch Salicidierung der Wannenbereiche ge­ bildeten legierten Abschnitte 82c und 82d als Spannungsver­ sorgungs- bzw. Masseleitungen verwendet, ohne daß eine Span­ nungsversorgungsleitung und eine Masseleitung unter Verwen­ dung der ersten Al-Verdrahtung gemäß der ein bekanntes Bei­ spiel zeigenden Fig. 12 erforderlich sind. In diesem Fall sind die in Fig. 12 gezeigten Kontakte 83 zum Verbinden der Spannungsversorgungsleitung 81a mit dem n+-Wannenbereich und die Kontakte 83 zum Verbinden der Masseleitung 81b mit dem P+-Wannenbereich nicht erforderlich. Dies ist dadurch begrün­ det, daß sich die der in Fig. 12 gezeigten Spannungsversor­ gungsleitung 81a und Masseleitung 81b entsprechende salici­ dierte Spannungsversorgungsleitung 82c und Masseleitung 82d in direktem Kontakt mit den Wannenbereichen befinden.

Beim Zuführen des Spannungsversorgungspotentials VDD zu dem Sourcebereich des PMOS-Transistors in den Fig. 10 und 11, wird die durch Salicidierung des Wannenbereichs gebildete Spannungsversorgungsleitung 82c über die ersten Al-Leitung 81b mit dem Sourcebereich des PMOS-Transistors Verbunden. An­ dererseits wird die durch Salicidierung des Wannenbereichs gebildete Masseverdrahtung 82d beim Zuführen des Massepoten­ tials GND zu dem Sourcebereich des NMOS-Transistors über den Kontakt 83 und die erste Al-Leitung 81a mit dem Sourcebereich des NMOS-Transistors verbunden.

Es folgt eine Beschreibung der Funktionsweise dieses Ausfüh­ rungsbeispiels.

Gemäß dem Verdrahtungsaufbau des Ausführungsbeispiels 4 ist es aufgrund der Tatsache, daß eine salicidierte Spannungsver­ sorgungsleitung und Masseleitung verwendet werden, d. h. das das Verlegen einer Spannungsversorgungsleitung und Masselei­ tung unter Verwendung der ersten Al-Verdrahtung nicht erfor­ derlich ist, möglich, diese Fläche als Fläche zum Verlegen einer Verbindungsverdrahtung zwischen Zellen unter Verwendung der ersten Al-Verdrahtung und der zweiten Al-Verdrahtung zu verwenden. Somit kann die Zellenzwischenverbindungsverdrah­ tungsfläche, bei der bisher lediglich die Verwendung der zweiten Al-Verdrahtung möglich war, als Verdrahtungsfläche unter Verwendung sowohl der ersten als auch der zweiten Al-Leitung verwendet werden, wodurch die Chipgröße verringert werden kann.

Darüber hinaus ist beim Verlegen der Spannungsversorgungslei­ tung und Masseleitung unter Verwendung der ersten Al-Verdrahtung gemäß dem Stand der Technik das Anordnen einer großen Zahl beabstandeter Kontakte zwischen dem Wannenbereich und der ersten Al-Verdrahtung erforderlich, wie in Fig. 12 dargestellt ist. Dies liegt darin begründet, daß eine geringe Zahl von Kontakten 83 zu einer Erhöhung des Widerstand zwi­ schen dem Wannenbereich und der ersten Al-Verdrahtung führen würde. Ist der Wannenbereich jedoch salicidiert, so ist die Verwendung von Kontakten für die Verbindung nicht erforder­ lich, da die Oberfläche des Wannenbereichs unmittelbar le­ giert und verbunden ist. Folglich kann auf den Prozeß zum Bilden der Spannungsversorgungs- und Masseleitungen unter Verwendung der ersten Al-Verdrahtung und auf den Prozeß zum Bilden der Kontakte auf beiden Leitungen verzichtet werden.

Weiterhin ist es im Falle des Verlegens der Spannungsversor­ gungsleitung und Masseleitung unter Verwendung der ersten Al-Verdrahtung möglich, daß die Aluminiumleitung während des Be­ triebs aufgrund des Auftretens einer Elektromigration bricht. Werden allerdings eine salicidierte Spannungsversorgungslei­ tung und Masseleitung verwendet, so kann die Wahrscheinlich­ keit des Brechens verringert und die Zuverlässigkeit erhöht werden.

Somit ist gemäß dem vierten Ausführungsbeispiel der Integra­ tionsgrad verbessert und die Chipgröße kann verringert wer­ den, da die Zellenzwischenverdrahtungsfläche, die bisher le­ diglich die Verwendung der zweiten Al-Verdrahtung zugelassen hatte, als Verdrahtungsfläche mit sowohl darin befindlicher erster als auch zweiter Al-Leitung verwendet werden kann. Zu­ dem führt diese direkte Verbindung bei dem durch Salicidie­ rung legierten Wannenbereich zu einer Vermeidung von An­ schlußkontakten. Daher kann auf den Prozeß des Bildens einer Spannungsversorgungsleitung und Masseleitung unter Verwendung der ersten Al-Verdrahtung und auf den Prozeß des Bildens von Kontakten auf der Spannungsversorgungs- und Masseleitung ver­ zichtet werden. Darüber hinaus führt die Verwendung der sali­ cidierten Spannungsversorgungsleitung und Masseleitung zu ei­ ner wirksamen Verringerung der durch Elektromigration verur­ sachten Bruchwahrscheinlichkeit des Aluminiums und damit zu einer verbesserten Zuverlässigkeit.

Ausführungsbeispiel 5

Fig. 14 zeigt ein Layoutdiagramm eines fünften Ausführungs­ beispiels. In der Zeichnung kennzeichnet das Bezugszeichen 91a eine durch Salicidieren des Wannenbereichs des PMOS-Transistors gebildete Spannungsversorgungsleitung, das Be­ zugszeichen 91b eine durch Salicidieren des Wannenbereichs des NMOS-Transistors gebildete Masseleitung, das Bezugszei­ chen 92a einen durch Salicidieren des Sourcebereichs des PMOS-Transistors gebildeten Bereich, das Bezugszeichen 92b einen durch Salicidieren des Sourcebereichs des NMOS-Transistors gebildeten Bereich, die Bezugszeichen 93a und 93b Gatebereiche des PMOS-Transistors, die Bezugszeichen 94a bis 94e und 95a bis 95j Signalleitungen, wobei die Signalleitun­ gen 95g und 95h an eine Spannungsversorgung angeschlossen und die Signalleitungen 95i und 95j mit Masse verbunden sind.

Im allgemeinen sind Transistoren bei einem SOG (sea of gate) in einem Gate-Array vorab über die gesamten Chipoberfläche verteilt, um eine Komponentenmatrize (Masterchip) herzustel­ len, wobei die verwendete Zellenfläche und Verdrahtungsfläche beim Layout festgelegt werden. In diesem Fall werden die Transistoren in der Verdrahtungsfläche nicht verwendet, da diese Fläche lediglich als Verdrahtungsfläche unter Verwen­ dung der ersten und zweiten Al-Leitungen eingesetzt wird.

Durch Salicidieren der Source-Drain-Bereiche aller Transisto­ ren eines Chips beim Bilden der Komponeten-Matrize wird nicht nur der Zellenbereich sondern auch die Source-Drain-Bereiche der in der Verdrahtungsfläche befindlichen und nicht verwen­ deten Transistoren salicidiert.

Zum Verbinden der Zellenzwischenverdrahtungen 94b und 94c un­ ter Verwendung der salicidierten Source-Drain-Bereiche in dem Abschnitt eines Bereichs "a", werden die Gatebereiche 93a und 93b des PMOS-Transistors in der Verdrahtungsfläche über die Leitung 95g mit der Spannungsversorgungsleitung 91a verbun­ den. Weiterhin wird die Signalleitung 94b unter Verwendung von Kontakten mit dem Source-(Drain)-Bereich (Bereich "a") des Transistors mit dem Gate 93b verbunden. Da der Source- (Drain)-Bereich (Bereich "a") des Transistors durch Salici­ dierung legiert wurde, können die Zellenzwischenverdrahtungen 94b und 94c in dem Bereich "a" verbunden werden.

Zum gegenseitigen Verbinden der Zellenzwischenverdrahtungen 94d und 94e unter Verwendung der salicidierten Source-Drain-Bereiche in dem Abschnitt des Bereichs "b" werden die Gatebe­ reiche 93c und 93d des NMOS-Transistors in dem Verdrahtungs­ bereich über die Signalleitungen 95i und 95j mit der Masse­ leitung 91b verbunden. Weiterhin wird die Signalleitung 94d unter Verwendung von Kontakten mit dem Source-(Drain)-Bereich (Bereich "b") des Transistors mit dem Gate 93d verbunden. In gleicher Weise wird die Signalleitung 94e unter Verwendung von Kontakten mit dem Source-(Drain)-Bereich (Bereich "b") des Transistors mit dem Gate 93d verbunden. Da der Source- (Drain)-Bereich (Bereich "b") des Transistors durch Salici­ dierung legiert wurde, können die Zellenzwischenverdrahtungen 94d und 94e in dem Bereich "b" angeschlossen werden.

Es folgt eine Beschreibung der Funktionsweise dieses Ausfüh­ rungsbeispiels.

Gemäß Fig. 14 sind die Transistoren des Gate-Arrays aufeinan­ derfolgend in der Reihenfolge PMOS, NMOS, NMOS und PMOS-Transistoren gebildet. In der Zellenfläche wird sicherge­ stellt, daß die Spannungsversorgungsleitung 91a in der Nähe des PMOS-Transistors und die Masseleitung 91b in der Nähe des NMOS-Transistors gebildet wird. D.h., es wird sichergestellt, daß der PMOS-Transistor auf beiden Seiten der Spannungsver­ sorgungsleitung und der NMOS-Transistor auf beiden Seiten der Masseleitung gebildet wird.

Zuerst folgt eine Beschreibung des Abschnitts des Bereichs "a". Der Transistors im Bereich "a" ist in der Verdrahtungs­ fläche angeordnet und wird bekannterweise nicht verwendet. Werden die Gatebereiche 93a und 93b des PMOS-Transistors un­ ter Verwendung der Leitungen 95g und 95h mit der Spannungs­ versorgungsleitung 91a verbunden, so nehmen die Gatebereiche 93a und 93b ein Potential "L" ein, so daß die Bereiche "c" und "a" elektrisch öffnen. In gleicher Weise werden die Be­ reiche "a" und "d" elektrisch geöffnet. Somit findet keine elektrische Beeinflussung eines anderen Bereichs durch ein im Bereich "a" befindliches elektrisches Signal statt.

Wird der Transistoraufbau dieses Ausführungsbeispiels 5 ver­ wendet, so kann der Abschnitt des Bereichs "a" als die dritte Verdrahtungsschicht verwendet werden, da die Source-Drain-Bereiche der Transistoren durch Salicidierung legiert wurden. Bei dem Beispiel gemäß Fig. 14 können die Signalleitungen 94a und 94c aber nicht gemäß dem Stand der Technik verbunden wer­ den, da eine weitere Signalleitung 96a derselben Schicht und die erste Al-Leitung 95b vorhanden sind. Die Anwendung des vorstehend beschriebenen Transistoraufbaus ermöglicht jedoch eine elektrische Verbindung der Leitungen 94a und 94c im Be­ reich "a".

Als nächstes folgt eine Beschreibung des Abschnitts des Be­ reichs "b". Der Transistor im Bereich "b" befindet sich in der Verdrahtungsfläche und wird bekannterweise nicht verwen­ det. Wenn die Gatebereiche 93c und 93d der NMOS-Transistoren unter Verwendung der Signalleitungen 95i und 95j mit der Mas­ seleitung 91b verbunden werden, dann nehmen die Gatebereiche 93c und 93d ein Potential "H" ein, so daß die Bereiche "e" und "b" elektrisch geöffnet werden. In gleicher Weise werden die Bereiche "b" und "f" elektrisch geöffnet. Daher findet keine Potentialbeeinflussung anderer Bereiche durch ein elek­ trisches Signal im Bereich "b" statt.

Im Falle der Verwendung des Transistoraufbaus gemäß diesem fünften Ausführungsbeispiel kann der Abschnitt des Bereichs "b" als die dritte Verdrahtungsschicht verwendet werden, da die Source-Drain-Bereiche der Transistoren durch Salicidie­ rung legiert wurden. Zur Verbindung der Leitungen 94d und 94e im Bereich "b" wird die zweite Al-Verdrahtung verwendet. In dem Beispiel gemäß Fig. 14 können die Leitungen 94d und 94e aber nicht gemäß dem Stand der Technik verbunden werden, da eine weitere Leitung 96b derselben Schicht und die Signallei­ tung 95e der ersten Al-Verdrahtung vorhanden sind. Die Anwen­ dung des vorstehend beschriebenen Transistoraufbaus ermög­ licht jedoch die elektrische Verbindung der Leitungen 94d und 94e im Bereich "b".

Somit können die Leitungen 94b (94d) und 94c (94e) gemäß dem vorgenannten Aufbau des fünften Ausführungsbeispiels selbst beim Vorhandensein der Signalleitung 96a (96b) unter Verwen­ dung der zweiten Al-Verdrahtung im Bereich "a" (Bereich "b") miteinander verbunden werden. Bisher war es erforderlich, die Verdrahtung unter Verwendung eines weiteren Bereichs herzu­ stellen, wodurch die Chipabmessungen vergrößert wurden. Durch Verwenden des salicidierten Source-(Drain)-Bereichs des Tran­ sistors, sofern nicht benötigt, als Verdrahtungsschicht kann die Chipgröße verringert werden.

Ausführungsbeispiel 6

Fig. 15 zeigt ein Layoutdiagramm gemäß einem sechsten Ausfüh­ rungsbeispiel, Fig. 16 ein Layoutdiagramm gemäß dem Stand der Technik, und Fig. 17 einen dazugehörigen Schaltplan. In den Zeichnungen kennzeichnen die Bezugszeichen 102a und 102b sa­ licidierte Sourcebereiche, und die Bezugszeichen 102c und 102d salicidierte Verdrahtungsschichten der Wannenbereiche, denen ein Versorgungsspannungspotential VDD bzw. ein Massepo­ tential GND zugeführt wird. Die Bezugszeichen 102e und 102f kennzeichnen unsalicidierte Sourcebereiche, die Bezugszeichen 101a bis 101b erste Al-Leitungen, und die Bezugszeichen 106a bis 106c salicidierte Sourcebereiche.

Bei dem Verdrahtungsaufbau gemäß einem in Fig. 16 gezeigten Kantenlayout werden die ersten Al-Leitungen 101a bis 101c zum Zuführen elektrischer Leistung von der Spannungsversorgungs­ leitung 102c zu dem Sourcebereich des PMOS-Transistors ver­ wendet. Da die ersten Al-Leitungen 101a bis 101c nahe beiein­ ander angeordnet sind, ergibt sich im Inneren der Zelle keine leere Fläche. Andererseits ist die Spannungsversorgungslei­ tung 102c bei dem Verdrahtungsaufbau entsprechend dem Layout gemäß der dieses sechste Ausführungsbeispiel darstellenden Fig. 15 unter Verwendung von Kontakten über die erste Al-Leitung 101d mit einem Sourcebereich 106a des PMOS-Transistors verbunden. Daher wird dem Sourcebereich 106a das Versorgungsspannungspotential zugeführt.

Da der Widerstand des Sourcebereichs 106a durch Salicidierung verringert wurde, kann er eine metallische Verdrahtung erset­ zen. Somit werden die ersten Al-Leitungen 101d und 101e über den legierten Transistorsourcebereich 106a verbunden. Die er­ ste Al-Leitung 101e wird über Kontaktöffnungen in den Source­ bereichen 106b und 106c des PMOS-Transistors teilweise ver­ bunden, wobei aber aufgrund der Tatsache, daß auch die Sourcebereiche 106b und 106c durch Salicidierung legiert wur­ den, gefolgert werden kann, daß die Spannungsversorgung mit den Gesamtoberflächen der Sourcebereiche 106b und 106c ver­ bunden ist. Somit kann das Versorgungspotential den Sourcebe­ reichen 106b und 106c zugeführt werden. In gleicher Weise kann der Kontakt in dem sechsten Ausführungsbeispiel auch auf der NMOS-Transistorseite mit jedem Sourcebereich lediglich in einem Punkt erfolgen, wie bei den ersten Al-Leitungen 101f und 101g, obwohl in der ein bekanntes Beispiel darstellenden Fig. 16 die Verbindung zu den Sourcebereichen über eine Viel­ zahl von Kontakten erfolgt, wie bei den ersten Al-Leitungen 101k und 101l. Somit kann eine aus der Salicidierung und Ver­ drahtung eines Teils der Sourcebereiche resultierende leere Fläche beispielsweise zum Verlegen weiterer Leitungen verwen­ det werden, wodurch die Entwurfsmöglichkeiten stark erweitert sind.

Es folgt eine Beschreibung einer bevorzugten Abwandlung des sechsten Ausführungsbeispiels.

Fig. 18 zeigt ein Layoutdiagramm gemäß der bevorzugten Ab­ wandlung, und Fig. 19 ein Layoutdiagramm gemäß dem Stand der Technik. In den Zeichnungen kennzeichnet das Bezugszeichen 111 eine durch Salicidierung des Wannenbereichs des NMOS-Transistors gebildete Masseleitung, die Bezugszeichen 113 und 114 Leitungen zum Zuführen eines Massepotentials, die Bezugs­ zeichen 112 und 115 bis 117 Signalleitungen, das Bezugszei­ chen 118 einen Verbindungspunkt, und die Bezugszeichen A und B NMOS-Transistoren.

Zuerst wird das Gatepotential des NMOS-Transistors A entspre­ chend dem in Fig. 19 gezeigten bekannten Layout durch die Leitung 113 auf Massepegel abgesenkt, wodurch die Source- und Drainbereiche des NMOS-Transistors A in einen elektrisch ge­ öffneten Zustand versetzt werden. Die Leitung 114 dient zum Verbinden des Sourcebereichs des NMOS-Transistors mit Masse und die Leitung 115 stellt eine Leitung zum Verbinden des Drainbereichs des NMOS-Transistors dar. Weiterhin stellt die Leitung 112 eine mit dem Gate des NMOS-Transistors B verbun­ dene Leitung dar, wobei es aber aufgrund des Vorhandenseins der Leitung 116 derselben Schicht nicht möglich ist, eine Verbindung mit dem Verbindungspunkt 118 herzustellen, so daß eine Umgehungsleitung zu diesem Punkt unvermeidbar ist. Als Resultat wird die Verdrahtungsfläche in der Zelle aufge­ braucht, so daß eine Verwendung der Verdrahtung derselben Schicht nicht möglich ist, wenn eine Verdrahtung durch die Zelle hindurch erwünscht ist.

Dagegen werden die Leitungen 114 und 113 gemäß dem Layout der in Fig. 18 dargestellten bevorzugten Abwandlung über den le­ gierten Sourcebereich des NMOS-Transistors B miteinander ver­ bunden, falls die Leitung 114 und der salicidierte und le­ gierte Sourcebereich des benachbarten NMOS-Transistors B un­ ter Verwendung einer Kontaktöffnung verbunden sind, und falls die Leitung 113 und der salicidierte und legierte Sourcebe­ reich des NMOS-Transistors B unter Verwendung einer Kon­ taktöffnung miteinander verbunden sind. Gleichzeitig kann der Sourcebereich desselben Transistors mit Masse verbunden wer­ den. Da die Leitung 113 mit dem Gate des NMOS-Transistors A verbunden ist, kann das Gate auf Masse gelegt werden. Folg­ lich ist der Abschnitt der Leitung 113 in dem bekannten Lay­ out gemäß Fig. 19 nicht mehr erforderlich und die Leitung 112 in Fig. 18 kann geradlinig verlegt werden. Als Resultat ist ein Entwurf möglich, bei dem zusätzlich die Zwischenzellen­ überquerungsleitung 117, die bei dem bekannten Layout gemäß Fig. 19 nicht möglich war, verlegt werden kann.

Wie in Fig. 16 dargestellt ist, wird die Spannungsversor­ gungsleitung direkt an die Spannungsversorgung 102c ange­ schlossen, während bei dem vorstehend beschriebenen Aufbau gemäß dem sechsten Ausführungsbeispiel und dessen bevorzugter Abwandlung ein Anschließen der Spannungsversorgungsleitung an den salicidierten Transistorsourcebereich 106a in Fig. 15 möglich ist. Somit kann die Fläche zum Verlegen der Zellen­ zwischenverbindungsverdrahtung in der inneren Fläche der Zel­ le vergrößert werden, wie in Fig. 15 gezeigt ist. Auf diese Weise ist es möglich eine nicht verwendete Fläche zur Ver­ drahtung zu verwenden und damit die Chipgröße zu verringern.

Selbst eine ausschließliche Betrachtung des Inneren der Zelle zeigt, daß die Spannungsversorgungsleitungen 101b und 101c nicht mehr vorhanden sind und das daher die vorgenannte Flä­ che für die Zwischenzellensignalverdrahtung verwendet werden kann. Dadurch können die Möglichkeiten der Zwischenzellenver­ drahtung erweitert und die Zellengröße verringert werden. Darüber hinaus führt eine Verringerung der Zellengröße bei einem Gate-Array zu einer wirksamen Verringerung der Chipgrö­ ße, da die Schaltung eine Ansammlung von Zellen darstellt.

Gemäß dem Stand der Technik sind die Leitungen 101a und 101c erforderlich, falls dem Sourcebereich, an dem die Leitungen 101a bis 101c in Fig. 16 angeschlossen sind, eine Versorgung zugeführt werden soll, wogegen die Versorgung gemäß dem sech­ sten Ausführungsbeispiel lediglich unter Verwendung der bei­ den Leitungen 101d und 101e gemäß Fig. 15 dem Sourcebereich zugeführt werden kann. Somit kann die Anzahl der Verdrah­ tungsleitungen verringert werden, so daß eine Verringerung der Zellengröße und damit der Chipgröße möglich ist.

Zusammenfassend erfolgt eine Verbindung zwischen einem PMOS-Transistor und einem NMOS-Transistor durch eine in den Sour­ ce-Drain-Bereichen dieser Transistoren gebildete Sali­ cidschicht, deren Widerstand verringert wurde, wodurch eine erste Al-Verdrahtung in einer zellinneren Verdrahtung ersetzt werden kann. Die über der Salicidschicht resultierende leere Fläche ermöglicht die Bildung einer darin befindlichen Ver­ drahtungsfläche und führt damit zu einer Erweiterung der Mög­ lichkeiten des Chiplayouts. Zudem können Lateralverdrahtungs-Gitter­ punkte in einer Mikrozelle, die eine Logikschaltung wie beispielsweise ein Gate-Array bildet, als Verdrahtungsfläche verwendet werden.

Claims (7)

1. Integrierte Halbleiterschaltungsanordnung umfassend auf einer Siliziumsubstratoberfläche:

• a) eine erste Feldeffekttransistorgruppe, die in einer er­ sten Richtung angeordnet ist und mit einer ersten Spannungs­ versorgungsverdrahtung zum Zuführen eines ersten Potentials verbunden ist,
• b) eine zweite Feldeffekttransistorgruppe, die parallel zu der ersten Feldeffekttransistorgruppe angeordnet ist und mit einer zweiten Spannungsversorgungsverdrahtung zum Zuführen eines gegenüber dem ersten Potential geringeren zweiten Po­ tentials verbunden ist, und
• c) eine elektrisch leitende Verdrahtung (1a, 1b, 1c) zum Verbinden der Transistoren,
• d) wobei in den Source-Drain-Bereichen eines jeden Transi­ stors in zumindest einer der ersten und zweiten Feldeffekt­ transistorgruppe eine Silicidschicht (2a, 2b; 22a, 22b; 32a, 32b; 82a, 82b, 82c, 82d) gebildet ist, deren Widerstand durch eine Wärmebehandlung nach der Bildung eines hitzebeständigen Metalls verringert wurde, wobei die Silicidschicht eine mit der elektrisch leitenden Verdrahtung (1a, 1b, 1c) verbundene Verdrahtungsschicht bildet.

2. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, wobei eine die elektrisch leitende Verdrahtung verwendende Signalleitung (4) oberhalb dieser Verdrahtungsschicht verlegt werden kann.

3. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, wobei eine Vielzahl von Verdrahtungsgitterpunkten in den Source-Drain-Bereichen eines jeden der Transistoren enthalten und senkrecht zu der Anordnungsrichtung der ersten und zwei­ ten Feldeffekttransistorgruppe angeordnet sind, wobei zumin­ dest zwei der Verdrahtungsgitterpunkten als Kontakte (23a, 23b) verwendet werden, wenn eine Silicidschicht (22a, 22b) als Verdrahtungsschicht gewählt wird.

4. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, wobei die elektrisch leitende Verdrahtungsschicht eine er­ ste elektrisch leitende Verdrahtung (31c) aufweist, die einen ersten aus der ersten Feldeffekttransistorgruppe ausgewählten Transistor mit einem zweiten aus der zweiten Feldeffekttran­ sistorgruppe ausgewählten Transistor verbindet, und eine mit der Silicidschicht (32a, 32b) verbundene zweite elektrisch leitenden Verdrahtung.

5. Integrierte Halbleiterschaltungsanordnung nach Anspruch 1, wobei die elektrisch leitende Verdrahtung eine erste elek­ trisch leitende Verdrahtung (81a) aufweist, die die erste Spannungsversorgungsverdrahtung mit einem aus der ersten Fel­ deffekttransistorgruppe gewählten ersten Transistor verbin­ det, und eine zweite elektrisch leitende Verdrahtung (81b), die die zweite Spannungsversorgungsverdrahtung mit einem aus der zweiten Feldeffekttransistorgruppe gewählten zweiten Transistor verbindet, wobei die erste und zweite Spannungs­ versorgungsverdrahtung mit einer ersten bzw. zweiten Span­ nungsversorgung verbunden sind, und wobei eine Silicidschicht (82a, 82b, 82c, 82d) in zumindest einem Teil der mit einem Wannenbereich in Kontakt befindlichen ersten und zweiten Spannungsversorgungsverdrahtung gebildet ist, wobei die Sili­ cidschicht zur Bildung einer Verdrahtungsschicht mit der er­ sten und/oder zweiten elektrisch leitenden Verdrahtung ver­ bunden ist.

6. Integrierte Halbleiterschaltungsanordnung umfassend auf einer Siliziumsubstratoberfläche:

• a) eine erste elektrisch leitende Verdrahtung (95g, 95h, 95i, 95j), die mit einer Spannungsversorgung verbunden ist,
• b) eine Feldeffekttransistorgruppe, die in einer Richtung angeordnet ist,
• c) einen aus der Feldeffekttransistorgruppe ausgewählten ersten Transistor mit einer in zumindest einem Teil seiner Source-Drain-Bereiche gebildeten Silicidschicht (91a, 91b, 92a, 92b), wobei der Widerstand der Silicidschicht durch Wär­ mebehandlung nach der Bildung eines hitzebeständigen Metalls verringert wurde,
• d) zweite und dritte Transistoren, die zu dem ersten Tran­ sistor benachbart sind und deren Source-Drain-Bereiche mit der ersten elektrisch leitenden Verdrahtung (95g, 95h, 95i, 95j) verbunden sind,
• e) eine zweite elektrisch leitende Verdrahtung (94b, 94c, 94d, 94e), bei der ein Teil der Silicidschicht als Verdrah­ tungsschicht verwendet wird, und
• f) eine dritte elektrisch leitende Verdrahtung (95b, 95e), die über der Verdrahtungsschicht gebildet ist.

7. Integrierte Halbleiterschaltungsanordnung umfassend auf einer Siliziumsubstratoberfläche:

• a) eine erste Spannungsversorgungsverdrahtung (102c), die mit einer ersten Spannungsversorgung verbunden ist,
• b) eine erste Feldeffekttransistorgruppe, die in einer Richtung angeordnet ist,
• c) eine erste elektrisch leitende Verdrahtung (101d), die die erste Spannungsversorgungsverdrahtung (102c) mit einem aus der ersten Feldeffekttransistorgruppe gewählten ersten Transistor verbindet,
• d) eine zweite Spannungsversorgungsverdrahtung (102d), die mit einer zweiten Spannungsversorgung zum Zuführen eines ge­ genüber dem durch die erste Spannungsversorgung zugeführten Potential geringeren Potentials verbunden ist,
• e) eine zweite Feldeffekttransistorgruppe, die parallel zu der ersten Feldeffekttransistorgruppe angeordnet ist, und
• f) eine zweite elektrisch leitende Verdrahtung (101f, 101g), die die zweite Spannungsversorgungsverdrahtung mit ei­ nem aus der zweiten Feldeffektransistorgruppe gewählten zwei­ ten Transistor verbindet,
• g) wobei eine Silicidschicht (102a, 102b) in den mit einem Wannenbereich in Kontakt befindlichen ersten und zweiten Spannungsversorgungsverdrahtungen (102c, 102d) und ebenso in den Source-Drain-Bereichen der ersten und zweiten Feldeffekt­ transistorgruppe gebildet ist, wobei der Widerstand der Sili­ cidschicht (102c, 102d) durch Wärmebehandlung nach der Bil­ dung eines hitzebeständigen Metalls verringert wurde, und wo­ bei die Silicidschicht zur Bildung einer Verdrahtungsschicht mit der ersten und/oder zweiten elektrisch leitenden Verdrah­ tung (101d, 101f, 101g) verbunden ist.