DE3423211C2 - Halbleiterbauteil - Google Patents

Description

Die Erfindung betrifft ein Halbleiterbauteil gemäß dem Oberbegriff des Hauptanspruchs.

Ein Halbleiterbauteil mit einem Leiterbahnraster ist z. B. aus EP 0 026 233 A1 bekannt. Ein derartiges Bauteil wird z. B. bei sehr hoch integrierten Schaltkreisen (VLSI) verwendet. Durch die mehreren Kontaktierschichten ist hohe Schaltgeschwindigkeit und hohe Integrierbarkeit möglich. Es erfordert immer längere Zeit und immer höhere Kosten, um eine logische LSI-Schaltung "von Hand" zu entwickeln. Rein manuelle Entwürfe werden daher nur noch für einen kleinen Teil allgemein verwendbarer LSI-Schaltungen erstellt, die dann in großen Stückzahlen gefertigt werden können. Im allgemeinen werden derartige Schaltungsentwürfe automatisch erstellt. Dabei wird ausgehend von Standardzellen die Anordnung und Verdrahtung von Elementen automatisch entwickelt. Die zunächst hergestellten Standardzellen werden einzeln funktionsüberprüft. Der Aufbau solcher Schaltungen wird allgemein als Standardzellensystem bezeichnet.

Bei der automatischen Schaltungsentwicklung ist es jedoch recht schwierig, durch ein Anordnungs- und Verdrahtungsprogramm eine so hohe Verdrahtungsdichte zu erreichen, wie sie bei manuellem Entwurf erzielbar ist. Um hier Verbesserungen zu erzielen, werden herkömmlicherweise zwei Kontaktierschichten für vertikale bzw. horizontale Leiterbahnen verwendet. Bei der automatischen Entwicklung von der Anmelderin bekannten Siliziumgate- MOS-Bauteilen für hohe Integration und niedrige Leistungsaufnahme werden zwei Leiterbahnsyssteme verwendet, die im folgenden anhand der Fig. 1 und 2 näher erläutert werden und die dem Oberbegriff von Anspruch 1 zugrundeliegen.

Beim ersten System wird eine Gatemetallschicht aus z. B. Polysilizium, die Gates eines MOS-Transistors bildet, als erste (z. B. vertikale) Verdrahtungsschicht verwendet. Eine Schicht aus einem Metall niedrigen Widerstandes, z. B. aus Aluminium, für Zuführungen zu Sources oder Drains von MOS-Transistoren wird als zweite (z. B. horizontale) Verdrahtungsschicht verwendet.

Dieses erste System ist in Fig. 1 dargestellt. In einer Zellenanordnung 1 sind Standardzellen, deren Aufbau weiter unten beschrieben wird, angeordnet. Es liegt ein horizontaler Verdrahtungskanal 2 vor. Eine Standardzelle 3 weist ein logisches Tor, z. B. einen Inverter, ein NOR-Glied mit zwei Eingängen und ein NAND-Glied mit drei Eingängen auf. Vertikale Leiterbahnen 4 bestehen aus einer Gatemetallschicht. Horizontale Leiterbahnen 5 im horizontalen Verdrahtungskanal 2 bestehen aus einer Aluminiumschicht. Weiterhin sind eine Spannungszufuhrleiterbahn 6 und eine Erdungsleiterbahn 7 vorhanden. Eine Drainelektrode wird durch eine Aluminiumleiterbahn 8 kontaktiert. Ein Kontakt 9 stellt den Kontakt zwischen dem eindiffundierten Bereich und der Aluminiumschicht bzw. der Gatemetallschicht und der Aluminiumschicht her. Es liegen weiterhin ein P-Typ-Verunreinigungsbereich 10, ein N-Typ-Verunreinigungsbereich 11 und ein P-Grabenbereich 40 vor.

Bei dieser Leiterbahnanordnung sind die Eingangs- und Ausgangsanschlüsse der Zellen durch die vertikalen Leiterbahnen 4 und die horizontalen Leiterbahnen 5 abhängig von herzustellenden Verbindungen zwischen den Zellen verdrahtet. Die Leiterbahnen 6 und 7 für Spannungszufuhr und Erdung in der Standardzelle verlaufen horizontal und sind aus Aluminium gebildet. Der Ausgangsanschluß eines logisches Tores ist durch eine vertikale Leiterbahn 4 aus der Gatemetallschicht und eine Aluminiumleiterbahn 8 kontaktiert, die die Drains eines P-Kanal-Transistors und eines N-Kanal-Transistors miteinander verbindet. Der Drain des P-Kanal-Transistors ist im Bereich 10 gebildet, der durch Eindiffundieren von P-Typ-Verunreinigungen in das N-Typ-Halbleitersubstrat gebildet ist. Der Drain des N-Kanal-Transistors ist im Bereich 11 gebildet, der durch Eindiffundieren von N-Typ-Verunreinigungen in den P-Grabenbereich 40 gebildet ist, der wiederum durch Eindiffundieren von P-Typ-Verunreinigungen in das Halbleitersubstrat hergestellt worden ist. Eine logische LSI-Schaltung wird mit Hilfe von Standardzellen und Verdrahtungsbereichen des genannten Aufbaus hergestellt. Mit diesem Aufbau ist es möglich, Bauteile durch herkömmliche Kontaktierprozesse von Polysiliziumgates und Aluminiumeinzelschichten herzustellen.

Das zweite, eingangs erwähnte Verdrahtungssystem benutzt zwei Aluminiumschichten, insbesondere dazu, um die Schaltgeschwindigkeit zu erhöhen. Ein entsprechender Aufbau ist in Fig. 2 dargestellt.

Beim Aufbau gemäß Fig. 2 sind horizontale Leiterbahnen durch eine erste Schicht 5 aus einem Metall niedrigen Widerstandes, z. B. Aluminium, gebildet. Vertikale Leiterbahnen sind durch eine zweite Schicht 13 aus einem Metall niedrigen Widerstandes, z. B. Aluminium, gebildet. Durch diese Leiterbahnen werden Standardzellen miteinander verbunden. Darüber hinaus liegt eine Verdrahtungsschicht 4 aus einem Gatemetall mit hohem Widerstand im Vergleich zu dem Widerstand der Schichten 5 und 13 vor. Die Gatemetallschicht dient nur für Leiterbahnen innerhalb der Standardzelle, wird also nicht im Verdrahtungsbereich zwischen den Zellen verwendet. Durch Durchgangslöcher 12 hindurch werden die ersten und die zweiten Leiterbahnen aus Aluminium miteinander verbunden.

Ein Vorteil dieses Systems besteht darin, daß die Verdrahtung durch Schichten niedrigen Widerstandes gebildet ist, was zu hoher Schaltgeschwindigkeit des Tores führt. Ein weiterer Vorteil des Systems besteht darin, daß die Verzögerungszeit eines Tores, das für zeitlich und logisch richtiges Arbeiten einer LSI-Schaltung nur von Kapazitäten, z. B. Schaltungskapazitäten, Eingangskapazitäten zu schaltender logischer Tore usw. herrühren sollte, berechnet werden kann.

Ein Nachteil der Anordnung nach Fig. 1 besteht jedoch darin, daß eine Gatemetallschicht mit einem verhältnismäßig hohen Widerstand pro Längeneinheit als vertikale Kontaktierschicht verwendet wird, was zu geringer Schaltgeschwindigkeit der gesamten LSI-Schaltung verglichen mit herkömmlichen Anordnungen, insbesondere der eingangs beschriebenen Doppelschichtverbindungsstruktur führt. Bei der Doppelschichtverbindungsstruktur ist es grundsätzlich erforderlich, eine durchgehende Leiterbahn (in Fig. 1 nicht dargestellt) in Form einer vertikalen Leiterbahn anzubringen, die in Form einer Gatemetallverdrahtungsschicht durch die Zelle verläuft. Dies führt zu erhöhter Länge der Gatemetalleiterbahn. Deren Länge wird auch dann groß, wenn eine vertikale Leiterbahn zum Erhöhen der Verdrahtungsdichte verwendet wird. Dadurch entsteht ein hoher Widerstand in der Verdrahtung, was sich deutlich auf die Schaltgeschwindigkeit des logischen Tores in Form einer Erniedrigung auswirkt. Es ist also erforderlich, eine Gatemetalleiterbahn durch eine Aluminiumleiterbahn in demjenigen Bereich zu ersetzen, in dem sich eine lange Gatemetalleiterbahn nicht mit einer Aluminiumleiterbahn überkreuzt, um durch das Anordnungs-/Verdrahtungs-Programm zu erreichen, daß die erwähnte Absenkung der Schaltgeschwindigkeit klein bleibt. Ohne diese Möglichkeit ist es nicht möglich, das Programm beim Entwerfen einer Hochgeschwindigkeits- LSI-Schaltung zu verwenden. Darüber hinaus ist es schwierig, wegen des Widerstandes des logischen Tores dessen Verzögerungszeit vorherzusagen oder zu berechnen. Es muß dann die Herstellung abgewartet werden.

Bei der oben als zweites beschriebenen Doppelschicht-Verbindungsanordnung besteht der Nachteil, daß die Gatemetalleiterbahn nur zum Herstellen von Gateelektroden und nicht zugleich für die Verdrahtung dient. Darüber hinaus ist es erforderlich, zusätzliche Bereiche aus der horizontalen Kontaktierschicht des ersten Metalls zu schaffen, um das Gatemetall mit der zweiten vertikalen Verdrahtungsschicht verbinden zu können, was schnelle Schaltgeschwindigkeiten und hohe Integration der LSI-Schaltungen verhindert. Die Schwierigkeit rührt daher, daß es nicht möglich ist, die zweite Metallverdrahtungsschicht direkt mit dem Gatemetall in Kontakt zu bringen, da auf Grund einer zwischen den Schichten beim Herstellprozeß für MOS- oder ähnliche Bauteile angeordneten Isolierschicht Dickenunterschiede bestehen. Dadurch, daß zusätzliche Bereiche aus der ersten Metallverdrahtungsschicht bereitgestellt werden müssen, ist es auch nicht möglich, eine durchgehende Leiterbahn mit Hilfe der zweiten Metallschicht in den zusätzlichen Bereichen durchzuführen.

Die Systeme der Fig. 1 und 2 weisen zwei Leiterbahnebenen auf. Für diskrete Bauteile ist es bekannt, z. B. aus DE 30 27 954 A1, daß Leiterbahnen auch in mehr als zwei Ebenen angeordnet werden können.

Der Erfindung liegt die Aufgabe zugrunde, ein Bauteil der eingangs genannten Art anzugeben, das so aufgebaut ist, daß hohe Verdrahtungsdichte in einer logischen hochintegrierten Schaltung ohne Verringerung der Schaltgeschwindigkeit erzielt werden kann.

Die Erfindung ist durch die Merkmale des Hauptanspruchs gegeben. Vorteilhafte Ausgestaltungen sind Gegenstand von Unteransprüchen.

Ausführungsbeispiele der Erfindung werden im folgenden an Hand von Figuren näher erläutert. In der folgenden Figurenkurzbeschreibung sind aber auch die bereits erläuterten Fig. 1 und 2 zum Stand der Technik aufgeführt:

Fig. 1 ein Muster der Leiterbahnanordnung bei einem bekannten Halbleiterbauteil;

Fig. 2 ein Muster einer anderen bekannten Ausführungsform;

Fig. 3 ein Muster für eine erfindungsgemäße Ausführungsform;

Fig. 4 eine Anordnung mehrerer Muster gemäß Fig. 3 nebeneinander und übereinander; und

Fig. 5 ein Ersatzschaltbild des Schaltmusters gemäß Fig. 4.

Das Muster gemäß Fig. 3 zeigt eine Anordnung 14 von Standardzellen 16, die horizontal nebeneinander angeordnet sind. Weiterhin ist ein horizontaler Kanal als Verdrahtungsbereich 15 vorhanden. Die Standardzelle 16 weist ein CMOS-NOR-Glied mit zwei Eingängen, das mit einem Polysiliziumgate in einem CMOS- Prozeß hergestellt ist, und ein Verdrahtungssystem mit einer doppelten Aluminiumschicht auf. Vertikale Leiterbahnen 17 bestehen aus einer Polysiliziumschicht, in die N-Typ Verunreinigungen eindiffundiert sind, um die Gates eines P- Kanal-Transistors und eines N-Kanal-Transistors zu bilden, was weiter unten erläutert wird. Die Leiterbahnen 17 bilden auch Eingangsanschlüsse des NOR-Gliedes mit zwei Eingängen. Horizontale Leiterbahnen 18 bestehen aus einer ersten Aluminiumschicht. Aus der ersten Aluminiumschicht sind auch eine Spannungszufuhrleiterbahn 19 und eine Erdungsleiterbahn 20 gebildet. Eine Leiterbahn 21, die ebenfalls aus der ersten Aluminiumschicht gebildet ist, kontaktiert eine Drainelektrode. Kontakte 22 verbinden den diffundierten Bereich mit der ersten Aluminiumschicht bzw. die Polysiliziumschicht mit der ersten Aluminiumschicht. In einem diffundierten P-Typ-Verunreinigungsbereich 23 sind Source und Drain eines P-Kanal-Transistors gebildet. In dem diffundierten N-Typ- Verunreinigungsbereich 24 sind Source und Drain eines N-Kanal-Transistors hergestellt. Dieser Bereich ist durch Eindiffundieren von N-Typ-Verunreinigungen in den P-Typ-Grabenbereich 40 gebildet. Ein Durchgangsloch 25 dient zum Verbinden der ersten Aluminiumschicht mit einer zweiten Aluminiumschicht. Eine Leiterbahn 26 bildet den Ausgangsanschluß des NOR-Gliedes mit zwei Eingängen. Diese Leiterbahn ist aus der zweiten Aluminiumschicht gebildet. Die Drains der beiden Transistoren 23 und 24 sind also miteinander über die erste Aluminiumleiterbahn 21 verbunden, und diese wiederum ist mit der zweiten Aluminiumleiterbahn 26 über das Durchgangsloch 25 verbunden.

In der Standardzelle 16, die ein NOR-Glied mit nur einem Ausgang bildet, ist es möglich, zwei durchgehende vertikale Leiterbahnen anzuordnen, die durch die Zelle oberhalb der zwei Leiterbahnen 17 aus Gatemetall verlaufen, die Eingangsanschlüsse der Zelle bilden. Es ist also ein breiter Bereich für durchgehende Leitungen gebildet. Die Eingangs- und Ausgangsanschlüsse liegen auf den Liegen eines Verdrahtungsrasters (entsprechend den Linien 27 und 28 in Fig. 4), das passend für die Gatemetalleiterbahnen und die zweite Aluminiumverdrahtungsschicht ausgebildet ist. Die horizontale Länge der Standardzelle 16 ist ein ganzzahliges Mehrfaches des Intervalls jedes vertikalen Verdrahtungsrasters. Das linke und das rechte Ende einer jeden Zelle liegen jeweils auf den Linienleitungen des Rasters für einen Eingangsanschluß.

Ein erstes wichtiges Merkmal der Verdrahtungs- und Zellstruktur der vorliegenden Ausführungsform liegt also in dem Vorhandensein von drei Verdrahtungsschichten. Die erste Schicht ist die Gatemetallkontaktierschicht 17 aus Polysilizium. Die nächste Schicht ist die erste Verdrahtungsschicht 18 aus dem Metall niedrigen Widerstandes, nämlich aus Aluminium, durch die horizontale Leiterbahnen gebildet sind. Die letzte Schicht ist schließlich die zweite Verdrahtungsschicht 26 aus einem Metall niedrigen Widerstandes, aus der vertikale Leiterbahnen gebildet sind. Insgesamt führt der Aufbau dazu, daß auch die Gatemetallkontaktierschicht wirkungsvoll für Verdrahtungen zwischen den Standardzellen verwendbar ist.

Ein zweites wesentliches Merkmal der erläuterten Ausführungsform besteht darin, daß die Gatemetalleiterbahnen, die aus der ersten vertikalen Verdrahtungsschicht gebildet sind, Eingangsanschlüsse für ein logisches Tor bilden, und daß die zweiten Aluminiumleiterbahnen, die aus der zweiten vertikalen Verdrahtungsschicht gebildet sind, Ausgangsanschlüsse der logischen Tore oder eine durchgehende Leiterbahn bilden, und daß diese Gatemetalleiterbahnen und die zweiten Aluminiumleiterbahnen abwechselnd entlang der Leitungslinien der vertikalen Verdrahtungsraster angeordnet sind. Die Linien der unterschiedlichen Raster sind also abwechselnd angeordnet, was insgesamt zu hoher Verdrahtungsdichte führt.

Bei der in Fig. 3 dargestellten Ausführungsform liegt ein in Y-Richtung rasterfreies System vor. In einem derartigen System sind horizontale Leiterbahnen mit dem geringstmöglichen gegenseitigen Abstand oder mit dem geringstmöglichen Abstand zu einem benachbarten Kontakt zum Verbinden einer horizontalen Leiterbahn und einer ersten oder zweiten vertikalen Leiterbahn angeordnet, was insgesamt zu hoher Leiterbahndichte führt.

Bei der Musteranordnung gemäß Fig. 4, die von einer Dreischicht-Leiterbahnstruktur gemäß Fig. 3 Gebrauch macht, ist ein erstes Verdrahtungsraster 27 für die erste vertikale Verdrahtungsschicht (die Gatemetallkontaktierschicht) und ein zweites Verdrahtungsraster 28 für die zweite vertikale Verdrahtungsschicht (die zweite Aluminiumschicht) vorhanden. Ein als vertikaler Verbindungskanal ausgeführter Verdrahtungsbereich 29 ist vorhanden. Ebenfalls vertikal verlaufen Sperrbereiche 30, die schraffiert dargestellt sind. Durch einen Kontakt 31 sind die Gatemetalleiterbahn 17 und die erste Aluminiumleiterbahn 26, und durch einen Kontakt 32 die erste Aluminiumleiterbahn 18 und die zweite Aluminiumleiterbahn 26 miteinander verbunden. Bei dieser Dreischicht-Verdrahtungsanordnung liegen erste und zweite vertikale Leiterbahnen entlang dem ersten vertikalen Verdrahtungsraster 27 bzw. dem zweiten vertikalen Verdrahtungsraster 28 sowie horizontale Leiterbahnen (erste Aluminiumleiterbahnen) vor. Die Leiterbahnen im Verdrahtungsbereich 29 sind durch eine Doppelschicht-Anordnung gebildet, die aus den zweiten vertikalen Leiterbahnen und den horizontalen Leiterbahnen gebildet ist, also nicht von der Verbindungsschicht hohen Widerstandes (der Gatemetallkontaktierschicht) Gebrauch macht. Insgesamt ist dadurch eine hohe Verdrahtungsdichte bei ausreichendem Freiraum zwischen den Leiterbahnen jeder Schicht bei minimalem Entwicklungsaufwand gewährleistet. Um die Verdrahtungsschichten miteinander zu verbinden, sind zwei Arten von Kontakten erforderlich, nämlich die Kontakte 31 zum Verbinden der Gatemetalleiterbahnen 17 mit den ersten Aluminiumleiterbahnen 18, und die Kontakte 32 zum Verbinden der ersten Aluminiumleiterbahnen 18 mit den zweiten Aluminiumleiterbahnen 26. Das Ausgangssignal vom logischen Tor wird über die zweite Aluminiumleiterbahn (zweite vertikale Leiterbahn) 26 ausgegeben und auf dem Chip mittels einer horizontalen Leiterbahn 18 und der zweiten vertikalen Leiterbahn 26 (zweite Aluminiumleiterbahn) weitergeleitet. Nur derjenige Bereich, der zum Eingangsanschluß des logischen Tores führt, ist durch die erste vertikale Leiterbahn (die Gatemetalleiterbahn) gebildet. Die Leiterbahnen, die entlang der Linien des vertikalen Verdrahtungsrasters angeordnet sind, mit Ausnahme derjenigen Bereiche, die in den Standardzellen 16 in Fig. 4 schraffiert dargestellt sind, können für durchgehende Leiterbahnen verwendet werden, was hohe Leiterbahndichte ermöglicht. Bei der Leiterbahnanordnung der beschriebenen Ausführungsform dient nicht eine Gatemetalleiterbahn in einer Zelle, sondern die zweite vertikale Leiterbahn als durchgehende Leiterbahn, obwohl die Gatemetalleiterbahn sich zwischen dem oberen und dem unteren Ende einer Zelle erstreckt.

Im Ersatzschaltbild der Struktur von Fig. 4 liegen Inverter 33 und 34, durch die Gatemetalleiterbahnen hervorgerufene Widerstände 35a-35c, den Eingangsanschlüssen der Gates zugeordnete Kapazitäten 36a-36c, ein NAND-Glied 37, ein NOR-Glied 38 und eine Leiterbahn 39 vor, die durch die erste und die zweite Aluminiumleiterbahn gebildet ist.

Innerhalb dieses Ersatzschaltbilds liegt keinerlei Widerstand an dem Ausgangsanschluß des durch den Inverter 23 wiedergegebenen Tores. Der Widerstand 35 liegt lediglich am Eingangsanschluß des Tores. Darüber hinaus ist die Länge der Gatemetalleiterbahn, die zum Erhöhen der Widerstandskomponente führt, auf einen Wert begrenzt, der geringer ist als die Höhe des horizontalen Kanals, was zum erheblichen Verringern des Widerstands der Gatemetalleiterbahn beiträgt. Wenn zum Beispiel die Höhe der Zelle etwa 50 µm ist, ist die Höhe des horizontalen Verdrahtungskanals etwa 150 µm. Der Flächenwiderstand des Gatemetalls ist 40 Ohm/. Die Breite einer Gatemetalleiterbahn ist 3 µm. Der Widerstand wird dann maximal 2000 Ohm (= 40 Ohm/ × 150 µm/3 µm). Es wird angenommen, daß die Eingangskapazität 36 des Tores etwa 0,1 pF ist. Auf Grund der Widerstandskomponente wird dann ein Signal um 0,20 ns verzögert, was gegenüber der Verzögerungszeit eines Tores vernachlässigbar ist, die etwa 2-5 ns beträgt.

Bei der dargestellten Ausführungsform wurde davon ausgegangen, daß es sich um CMOS-Bauteile handelt. Es ist aber auch möglich, die Anordnung auf NE/D-Bauteile (N-Kanal Enhancement Depletion MOS-Bauteile) anzuwenden.

Claims (5)

1. Halbleiterbauteil mit einer Anordnung von Standardzellen logischer Schaltungen mit MOS-Transistoren, mit

• - Gatemetallbahnen, die Gates der MOS-Transistoren bilden;
• - vertikalen Leiterbahnen zum Kontaktieren der Sources und Drains der MOS-Transistoren oder zum Bilden von durchgehenden Leiterbahnen dort, wo diese vertikalen Leiterbahnen nicht in eine Zelle kontaktieren; und
• - horizontalen Leiterbahnen in horizontalen Verdrahtungskanälen, in denen sich horizontale und vertikale Leiterbahnen überkreuzen und an verschiedenen Überkreuzungsstellen, wo erforderlich, miteinander verbunden sind;
  dadurch gekennzeichnet, daß
• - die Gatemetallbahnen (17) zugleich erste vertikale Leiterbahnen dadurch bilden, da sie in einer ersten Schicht bis in die horizontalen Verdrahtungskanäle (15) geführt sind, wo sie, wo erforderlich, an verschiedenen Überkreuzungsstellen (22) mit den erforderlichen Leiterbahnen (18) verbunden sind;
• - die horizontalen Leiterbahnen (18) in einer über der ersten Schicht liegenden und von dieser isolierten zweiten Schicht aus einem gut leitenden Material angeordnet sind; und
• - zweite vertikale Leiterbahnen (26) in einer über der zweiten Schicht liegenden und von dieser isolierten dritten Schicht aus einem gut leitenden Material gegenüber den Gatemetallbahnen horizontal versetzt angeordnet sind;
• - wobei die Gatemetallbahnen auf den Linien eines ersten vertikalen Verdrahtungsrasters (27) und die zweiten vertikalen Leiterbahnen (26) auf den Linien eines zweiten vertikalen Verdrahtungsrasters (28) liegen.

2. Halbleiterbauteil nach Anspruch 1, dadurch gekennzeichnet, daß die Linien der beiden Verdrahtungsraster (27, 28) sich mit jeweils gleichem gegenseitigem Abstand abwechseln.

3. Halbleiterbauteil nach Anspruch 2, dadurch gekennzeichnet, daß die horizontale Breite jeder Standardzelle ein ganzzahliges Vielfaches des Abstandes der Linien in einem der vertikalen Raster ist.

4. Halbleiterbauteil nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die ersten vertikalen Leiterbahnen (17) aus einem Einfach- oder Mehrschichtgatemetall bestehen.

5. Halbleiterbauteil nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweiten vertikalen Leiterbahnen (26) und/oder die horizontalen Leiterbahnen (18) aus Aluminium bestehen.