JP2739958B2 - スタンダードセル - Google Patents

スタンダードセル

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JP2739958B2 JP63158005A JP15800588A JP2739958B2 JP 2739958 B2 JP2739958 B2 JP 2739958B2 JP 63158005 A JP63158005 A JP 63158005A JP 15800588 A JP15800588 A JP 15800588A JP 2739958 B2 JP2739958 B2 JP 2739958B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はLSI用にレイアウトしたスタンダードセル、
特に論理回路素子の自動配線配置線用のスタンダードセ
ルに関するものである。
（従来の技術） 大規模集積回路用のレイアウトに用いる従来のスタン
ダードセルにおいて、特にフリップフロップ系のスタン
ダードセルのごとき大規模のセルにおいては電源線の寸
法が横方向（Ｘ軸方向）に大きくなってしまうために、
セルを並べた際の各セル行の長さも不均一になってしま
い、その結果デッドスペース（無駄な領域）も生じやす
い。また異種の回路が混在した場合、たとえばアナログ
・ディジタル混成回路のような場合にも、セルの縦方向
の寸法と横方向の寸法が区々とするので、デッドスペー
スが生じやすい。
すなわち、第12図は従来技術によるスタンダードセル
の構成の一部を示す。図示の如く、該セルは横方向（ｘ
軸方向）に延長している２本の電源線1,1が配置され、
各論理回路を構成するトランジスタ，ダイオードなどの
回路素子群が前記２本の電源線で挾まれた領域２に配置
されるように形成されている。
特にフリップフロップ（F/F）系の該セルを、後で述
べるようなクロックスキューの発生防止のため、１つの
セル行に配置した場合に、横方向（ｘ軸方向）の寸法が
大となってしまう。
第10図はF/F系のセルにクロックスキューが生じる回
路の様子を示し、第11図は該スキューによって生じた元
のクロックとタイミングのずれたクロックの波形図を示
す。第10図において複数の横方向に長いセルからなる回
路20に対して、１個のバッファ21を介してクロック信号
ｉを与えて、セルのクロック入力をドライブする場合
に、セルＡに入力するクロック（ａ）と、セルＢに入力
するクロック（ｂ）とでは、一方の配線抵抗Riと配線容
量Ciおよび他方の総合配線抵抗Ｒと総合配線容量Ｃとで
は時定数に相違が生ずる したがって第11図に示すように元のクロック信号ｉの
立上りと、RiCiを介して入力される各セルのクロック信
号（ａ）とクロック信号（ｂ）とではRCによる遅延のた
めに立上りのタイミングに偏れ、すなわち、クロックス
キューが生ずる。したがって前記クロックスキューを抑
止する配置が必要となる。
（発明が解決しようとする課題） 第13図は、従来技術によるセルの配置を示す。すなわ
ち、２本づつの電源線1,1の間の領域F/Fセル３だけを含
む行（ROW）と、F/F以外のセル４を含む行とを図示のよ
うに配置するとF/Fを含むセル行の長さと、それ以外の
セル行の長さに差を生じ、デッドスペース５が生じる。
したがって自動配置配線によって形成されるパターンの
面積が大となってしまう。
また、従来のスタンダードセルでは電源線1,1が２本
しかないために、高電位側（VDD）と低電位側（Vss）と
を上下対称にできないので、同一ROW内で上下を反転し
たセルを配置することができなかった。
そこで、この発明はF/F系のスタンダードセルのよう
に大規模なセルにおいて、横方向の寸法が大となること
を防止し、かつセル自体の面積を縮小すると共に自動配
置配線によって形成される配線された回路パターンの全
体的な面積をも縮小可能にした新規なスタンダードセル
を提供することを目的としている。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するために、この発明による自動配置
配線用のスタンダードセルは、電源線が少なくとも３本
配置されている。したがって論理回路を構成するトラン
ジスタ、ダイオードなどの素子を配置する領域も横方向
に少なくとも２行、設けることができる。したがって、
例えば同じ数の前記素子をこの発明のセルに配設する場
合に、従来技術のセルと比較して、少なくとも２行にわ
たって配置できるので、横方向の寸法が短くできる。こ
のことは、取りも直さず、横方向の寸法が大きくなるこ
とによる配線抵抗および容量の増加による遅延が抑制さ
れることを意味する。
（作用） 上記構成において、電源線を少なくとも３本設けたこ
とによって、論理回路素子を設ける領域が少なくとも二
行にわたり形成される。したがって同じ数の前記回路素
子を設ける場合に、横方向の寸法は従来のセルと比較し
て半分程度にすることができる。一方、縦方向の寸法
は、電源線数は3/2倍しか増加していないので２倍より
小さくすむ。
また、電源線を３本設けたことによって、セルの電源
構成は上下対称に配置することが可能となり、同一のセ
ル行内に上下反転したセルを配置しうるのでセル配置が
より柔軟になる。
（実施例） 第１図は本発明によるスタンダードセルの基本構成図
を示す。
図示のように、本発明による自動配置配線用のスタン
ダードセルは、電源線10が少なくとも３本配置されてい
る。したがって、論理回路を構成するトランジスタ、ダ
イオードなどの素子を配置する領域11,11も横方向に少
なくとも２行、設けることができる。したがって、例え
ば同じ数の前記素子を本発明のセルに配設する場合に、
第12図に示す従来技術のセルと比較して、少なくとも２
行にわたって配置できるので、横方向の寸法が短くでき
る。
第１図に示す本発明によるスタンダードセルにおい
て、電源線10,10を少なくとも３本設けたことによっ
て、論理回路素子を設ける領域11,11が少なくとも二行
にわたり形成される。したがって、同じ数の前記回路素
子を設ける場合に横方向の寸法は従来のセルと比較して
半分程度にすることができる。一方、縦方向の寸法は、
電源線数は3/2倍しか増加していないので２倍より小さ
くすむ。
また、電源線10,10を３本設けたことによって、セル
の回路構成は上下対称に配置することが可能となり、例
えばセル自身を上下反転して配置しうるのでレイアウト
設計がより柔軟になる。
第２図は、本発明の実施例のスタンダードセルの構成
を示す。この実施例においては、クロックスキューを抑
止するためにF/Fセル７……７を行12に集め、それ以外
のセルを行13,13に集めたものを示す。14は配線領域を
それぞれ示す。同図から分るように、F/Fセル７には電
源線10が３本配線されていて横幅が小さくてすむため、
従来のこの種のセルのように行12がｘ軸方向に延びる事
がなく、他の行13に無駄なスペース（デッドスペース）
が形成されずにすむ。
第２図には電源線３本の第１のセルからなる第１の行
12が１本、電源線２本の第２のセルからなる第２の行が
２本の場合が示されているが、実際のVLSIやULSIのパタ
ーンレイアウトにおいては、このように第１および第２
のセルがきれいに１本と２本の行に振り分けられるとは
限らない。つまり、第1,第２のセルの個数をそれぞれ
k1,k2,セル行の全長をl,第1,第２のセルの横寸法をL1,L
2とすれば、m,nを整数として ｌ＝ｍ・L1＝ｎ・L2 k1＝ｐ・ｍ k2＝q.n となる整数値p,q与えることは極めてまれである。ここ
で、p,qはそれぞれ第1,第２の行の本数である。たとえ
ば、F/F系のセルの変数k1とF/F系以外のセルの個数k2に
よっては、p,qの値が共に整数値となるとは限らず、端
数が生じるということである。この端数が生じた行にお
いてデットスペースが生じ、面積利用効率が低下する。
第３図および第４図はこのような場合の解決策を与える
ものである。すなわち、第１の行の端数となったセルを
集合した部分と第２の行の端数となったセルを集合した
部分とを接続し、一行として形成し、デッドスペース部
分を微調整しやすくすることにより、レイアウトの自由
度を増そうとする場合の実施例である。図示の実施例
は、アルミで形成された電源線３本10のセルと電源線２
本15のセルを接続する場合を示している。図中,Hはビ
ア,16はこれもアルミで形成された接続ストリップを示
す。なお３本の電源線10と２本の電源線15を有する複数
の異なるセルC1,C2を接続する際に、第５図に示すよう
に電源線の本数の異なるセルをばらばらに接続すると多
数の接続セル13が必要となる上に、使用した接続セルの
分だけ横方向の寸法が長くなるので、（また３本電源線
セルで挾まれた２本電源線セルは狭いので配線領域とし
て利用するのが困難である）、第６図に示すように同じ
本数の電源線を有するセルどうしを、まとめて接続する
ようにすれば接続セル13は１個ですむ。また異種の回路
の混合したスタンダードセルにおいて、縦に長くなる傾
向のセルの電源線を２本とし、横に長くなる傾向のセル
の電源線を３本として、第６図のように構成すれば、面
積利用効率は増大する。
第７図を参照して、上下のずれた位置に入力端子17と
出力端子18を有するセルどうしを接続する場合について
説明する。今、仮りにセルの方向を矢印のように任意を
定めたとき、従来の２本式の電源線を有するセルでは上
下を反対に置換えることは同一の行ではできないので第
８図のように同一方向に向けて信号線19により接続せざ
るをえなかった。したがって、この場合、信号線19の長
さが長くなってしまう。
一方、本発明によるセルは電源線が上下対称に形成さ
れるので第９図のように互い違いの方向に各セルを配置
することによって信号線19を短くすることができる。こ
のことは種類の異なるセルどうしを接続する場合にも当
てはまる。
［発明の効果］ 以上、本発明の実施例について図示し説明してきた
が、本発明によるスタンダードセル内の電源線の本数を
増大したことによって回路素子の配線領域が縦方向に増
大できるのでセルの配置の自由度が大となる。本発明に
よれば、同一半導体チップ上に電源線３本のセルと２本
のセルを自由に配列できるのでチップの面積利用効率が
高まる。また本発明によれば、電源線３本のセルと２本
セルとを接続した行も形成できるので、デッドスペース
調整等のレイアウト設計の自由度増大する。本発明によ
れば縦方向に長くなる傾向のセルと横方向に長くなる方
向の回路のセルとの混合が容易となるので、カスタム集
積回路等、種々の回路に応用できる。またレイアウト設
計が容易となるので設計時間の短縮もできる。更に、高
電位側および低電位側双方の電源線を上下対称に配置す
ることによって、同じ行内で上下反対方向にセルを配置
できるので、入出力端子を結ぶ信号線も短くできると共
に、自動配置配線によって形成される配線パターンの全
体的な面積を縮小できる。
【図面の簡単な説明】 第１図は本発明によるスタンダードセルの基本構成図、 第２図は本発明による３本式電源線を有するF/Fセルと
２本式電源線を上下対称にしたセルとを有するスタンダ
ードセルの実施例の構成図、 第３図は３本式電源線を有するセルと２本式電源線を有
するセルを接続する接続セルの構成図、 第４図は第３図の接続セルを利用して接続した場合の実
施例の構成図 第５図は第３図の接続セルを利用して本数の異なる電源
線を有するセルどうしを接続した好ましくない事例を示
す図、 第６図は本数の異なる電源線を有するセルどうしを接続
した好ましい接続例を示す図 第７図は上下ずれて配置された入出力端子を有するセル
の構成図、 第８図は上下対称でないセルどうしを接続した従来技術
による接続例を示す図、 第９図は上下対称に配置しうる本発明によるセルの接続
例を示す図、 第10図は配線系統の遅延要素によって生ずるクロックス
キューの生ずる回路例を示す図、 第11図は第10図の回路で生じたクロックスキューを説明
るクロック波形図、 第12図は従来技術による２本式電源線を有するセルの構
成図、および 第13図は従来技術によるF/F系統のセルおよび他のセル
を組合わせたセルの事例である。 10……３本式電源線 11……回路素子配線領域 VDD……高電位側電源線 Vss……低電位側電源線
フロントページの続き (72)発明者 工藤 恒昭 神奈川県川崎市川崎区駅前本町25番地１ 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭60−7174（ＪＰ，Ａ) 特開 昭58−27348（ＪＰ，Ａ) 特開 昭58−142544（ＪＰ，Ａ) 特開 昭64−37034（ＪＰ，Ａ)

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】上端部および下端部近傍にそれぞれ横方向
    配線された第１および第２の第１電位電源線と、中央部
    近傍に横方向配線された第２電位電源線と、該第１及び
    第２の第１電位電源線と該第２電位電源線とで挾まれた
    回路素子配線領域とを具備した第１のセルの複数個を間
    隙なく接続した横方向配列からなる第１の行と、 上端部近傍に横方向配線された第２電位電源線と、下端
    部近傍に横方向配線された第１電位電源線と、該第２電
    位電源線と該第１電位電源線とで挾まれた回路素子配線
    領域とを具備した第２のセルの複数個を間隙なく接続し
    た横方向配列からなる第２の行とが同一半導体チップに
    形成され、 該第１の行のフリップフロップ系のセルを配置し、該第
    ２の行にフリップフロップ系以外のセルを配置し、該第
    １の行と該第２の行の横方向の長さを調整し、該半導体
    チップ上のデッドスペースを最小としたことを特徴とす
    るスタンダードセル。
  2. 【請求項２】上端部および下端部近傍にそれぞれ横方向
    配線された第１および第２の第１電位電源線と、中央部
    近傍に横方向に配線された第２電位電源線と、該第１及
    び第２の第１電位電源線と該第２電位電源線とで挾まれ
    た回路素子配線領域とを具備した第１のセルの複数個を
    間隙なく接続した第１の横方向配列ブロックと、 上端部および下端部近傍に横方向配線された第２電位電
    源線および第１電位電源線と、該第２電位電源線および
    第１電位電源線とで挾まれた回路素子配線領域とを具備
    した第２のセルの複数個を間隙なく接続した第２の横方
    向配列ブロックと、 該第１および第２の横方向配列ブロックとを相互接続す
    るための接続セルとが、該第１および第２の横方向配列
    ブロックの間に配置され、同一行を形成すべく、間隙な
    く接続された行を半導体チップ上に配置し、 該第１の横方向配列ブロックにフリップフロップ系のセ
    ルを配列し、該第２の横方向配列ブロックにフリップフ
    ロップ系以外のセルを配列し、該第１および第２の横方
    向配列ブロックの横方向の長さを調整し、該半導体チッ
    プ上のデッドスペースを最小としたことを特徴とするス
    タンダードセル。
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