JPH0479145B2 - - Google Patents
Info
- Publication number
- JPH0479145B2 JPH0479145B2 JP58173736A JP17373683A JPH0479145B2 JP H0479145 B2 JPH0479145 B2 JP H0479145B2 JP 58173736 A JP58173736 A JP 58173736A JP 17373683 A JP17373683 A JP 17373683A JP H0479145 B2 JPH0479145 B2 JP H0479145B2
- Authority
- JP
- Japan
- Prior art keywords
- basic cell
- cmos
- channel transistor
- transistor
- array
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000003491 array Methods 0.000 claims description 7
- 230000010354 integration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- XZKIHKMTEMTJQX-UHFFFAOYSA-N 4-Nitrophenyl Phosphate Chemical compound OP(O)(=O)OC1=CC=C([N+]([O-])=O)C=C1 XZKIHKMTEMTJQX-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は、半導体基板にトランジスタ形成のた
めの拡散などを済ませ、結果は末了、搭載回路決
定待ちとしたゲートアレイ型集積回路に関する。
めの拡散などを済ませ、結果は末了、搭載回路決
定待ちとしたゲートアレイ型集積回路に関する。
従来技術と問題点
ゲートアレイLSiは半導体基板に、配線は末了
の多数の基本トランジスタ要素を設けた領域（ベ
ーシツクセル領域などと呼ぶ）と、その周囲の入
出力バツフア領域を設けてなるのが普通である。
ベーシツクセル領域の基本トランジスタのサイズ
は、最大駆動能力が要求される個所（例えば出力
部）に合せた均一サイズに設計されるのが普通で
あり、従つてそれより小さな駆動能力で済む個所
（例えばフリツプフロツプなどはインバータ２個
をクロス接続して構成されるが、その一方のイン
バータは後段回路を駆動するので大きな駆動能力
が要求されるとしても、他方のインバータは該一
方のトランジスタにラツチをかけるだけであるか
ら小駆動能力で充分である）では過剰な駆動能力
をもつことになり、無駄が生じる。従つて、各部
で十分なだけの駆動能力を持つように個々のトラ
ンジスタサイズを設計する場合に比し、かかるゲ
ートアレイでは集積度が低下する。勿論、ゲート
アレイの性質、つまりセミ・カスタム・ロジツク
ICという性質から最終的なロジツクの形態がユ
ーザの要望に従つて種々に変化するので、全ての
ケースに対応できるように個々のトランジスタサ
イズを予め決めておくことは無理であり、また設
計のし易さという点からもトランジスタサイズを
均一にするという発想が出て来るが、このように
すると集積度が低下するだけでなく低gmで良い
部分の特性を悪化させる原因にもなる。
の多数の基本トランジスタ要素を設けた領域（ベ
ーシツクセル領域などと呼ぶ）と、その周囲の入
出力バツフア領域を設けてなるのが普通である。
ベーシツクセル領域の基本トランジスタのサイズ
は、最大駆動能力が要求される個所（例えば出力
部）に合せた均一サイズに設計されるのが普通で
あり、従つてそれより小さな駆動能力で済む個所
（例えばフリツプフロツプなどはインバータ２個
をクロス接続して構成されるが、その一方のイン
バータは後段回路を駆動するので大きな駆動能力
が要求されるとしても、他方のインバータは該一
方のトランジスタにラツチをかけるだけであるか
ら小駆動能力で充分である）では過剰な駆動能力
をもつことになり、無駄が生じる。従つて、各部
で十分なだけの駆動能力を持つように個々のトラ
ンジスタサイズを設計する場合に比し、かかるゲ
ートアレイでは集積度が低下する。勿論、ゲート
アレイの性質、つまりセミ・カスタム・ロジツク
ICという性質から最終的なロジツクの形態がユ
ーザの要望に従つて種々に変化するので、全ての
ケースに対応できるように個々のトランジスタサ
イズを予め決めておくことは無理であり、また設
計のし易さという点からもトランジスタサイズを
均一にするという発想が出て来るが、このように
すると集積度が低下するだけでなく低gmで良い
部分の特性を悪化させる原因にもなる。
発明の目的
本発明は、サイズの異なるトランジスタのアレ
イを近接配置する構成として、面積および特性の
両面から効率のよいゲートアレイを実現しようと
するものである。
イを近接配置する構成として、面積および特性の
両面から効率のよいゲートアレイを実現しようと
するものである。
発明の構成
本発明のゲートアレイ型集積回路は、第1Pチ
ヤネルトランジスタと第1Nチヤネルトランジス
タとを並置してなる複数の第1CMOS基本セルを
第１方向に整列してなる第1CMOS基本セルアレ
イと、 前記第1Pチヤネルトランジスタと第1Nチヤネ
ルトランジスタよりも小サイズの第2Pチヤネル
トランジスタと第2Nチヤネルトランジスタとを
並置してなり、前記第1CMOS基本セルよりも駆
動能力の小さい複数の第2CMOS基本セルを前記
第１方向に整列してなる第2CMOS基本セルアレ
イとを具備し、 隣接して配置された前記第１、第2CMOS基本
セルアレイの対が前記第１方向と略直交する第２
方向に複数対配列されていることを特徴とする
が、以下図示の実施例を参照しながらこれを詳細
に説明する。
ヤネルトランジスタと第1Nチヤネルトランジス
タとを並置してなる複数の第1CMOS基本セルを
第１方向に整列してなる第1CMOS基本セルアレ
イと、 前記第1Pチヤネルトランジスタと第1Nチヤネ
ルトランジスタよりも小サイズの第2Pチヤネル
トランジスタと第2Nチヤネルトランジスタとを
並置してなり、前記第1CMOS基本セルよりも駆
動能力の小さい複数の第2CMOS基本セルを前記
第１方向に整列してなる第2CMOS基本セルアレ
イとを具備し、 隣接して配置された前記第１、第2CMOS基本
セルアレイの対が前記第１方向と略直交する第２
方向に複数対配列されていることを特徴とする
が、以下図示の実施例を参照しながらこれを詳細
に説明する。
発明の実施例
第１図は本発明の一実施例を示す概略平面図
で、１０はゲートアレイチツプ、２０はサイズの
大きいトランジスタのアレイ、３０はサイズの小
さいトランジスタのアレイであり、各アレイは複
数列、大小が対となるように隣接して形成され
る。第２図は１つのアレイ対の詳細図で、２１は
大トランジスタ基本セル、３１は小トランジスタ
基本セルである。対のアレイ２０と３０の各間は
配線領域４０であり、またチツプ１０の周辺部は
入出力バツフア形成領域５０となる。
で、１０はゲートアレイチツプ、２０はサイズの
大きいトランジスタのアレイ、３０はサイズの小
さいトランジスタのアレイであり、各アレイは複
数列、大小が対となるように隣接して形成され
る。第２図は１つのアレイ対の詳細図で、２１は
大トランジスタ基本セル、３１は小トランジスタ
基本セルである。対のアレイ２０と３０の各間は
配線領域４０であり、またチツプ１０の周辺部は
入出力バツフア形成領域５０となる。
第３図はCMOSによる基本セル２１，３１の
具体例（平面パターン）で、CMOS基本セル２
１，３１はＮチヤネルのトランジスタ（Ｐチヤネ
ル側でもよい）を同じ側に並べて幅方向では
PNNPという素子配列に形成される。これはウ
エルが必要であるCMOSの性質上、例えば
CMOS基本セル２１をそのままにしてCMOS基
本セル３１のＰ、Ｎを逆にする場合（左から
PNPNとなる）に比し面積が少なくて済むから
である。勿論アレイ２０または３０においてＰチ
ヤネル又はＮチヤネルトランジスタを一側に集め
ずにばらばらに配置したのではウエルの形成が甚
だ厄介でかつ集積度を下げることになるから、こ
れは一側に集めるのが得策である。
具体例（平面パターン）で、CMOS基本セル２
１，３１はＮチヤネルのトランジスタ（Ｐチヤネ
ル側でもよい）を同じ側に並べて幅方向では
PNNPという素子配列に形成される。これはウ
エルが必要であるCMOSの性質上、例えば
CMOS基本セル２１をそのままにしてCMOS基
本セル３１のＰ、Ｎを逆にする場合（左から
PNPNとなる）に比し面積が少なくて済むから
である。勿論アレイ２０または３０においてＰチ
ヤネル又はＮチヤネルトランジスタを一側に集め
ずにばらばらに配置したのではウエルの形成が甚
だ厄介でかつ集積度を下げることになるから、こ
れは一側に集めるのが得策である。
大、小トランジスタのアレイを作るという点の
みからはCMOS基本セル２１，３１を第４図の
ように縦方向に並べることも考えられるが、
MOSトランジスタのゲートＧ、ソース・ドレイ
ンSDの各幅（縦方向の長さ）は大、小トランジ
スタで余り差がなく、差があるのはgmとの関係
で長さ（横方向の長さ）であるから、縦方向配列
では小サイズのCMOS基本セル３１の両端に未
使用領域３２が残り、面積的に不利である。
みからはCMOS基本セル２１，３１を第４図の
ように縦方向に並べることも考えられるが、
MOSトランジスタのゲートＧ、ソース・ドレイ
ンSDの各幅（縦方向の長さ）は大、小トランジ
スタで余り差がなく、差があるのはgmとの関係
で長さ（横方向の長さ）であるから、縦方向配列
では小サイズのCMOS基本セル３１の両端に未
使用領域３２が残り、面積的に不利である。
このように大サイズのトランジスタアレイ２０
と小サイズのトランジスタアレイ３０を対にして
形成しておくと、例えばインバータ２個でフリツ
プフロツプを構成する場合、出力段は大サイズの
基本セル２１を１個（CMOSであるからトラン
ジスタ数は２）、そして内部ゲート（ラツチ又は
帰還用のインバータ）には小サイズの基本セルを
１個用いればよいので、面積を狭くて済み、且つ
回路の特性も改善される。
と小サイズのトランジスタアレイ３０を対にして
形成しておくと、例えばインバータ２個でフリツ
プフロツプを構成する場合、出力段は大サイズの
基本セル２１を１個（CMOSであるからトラン
ジスタ数は２）、そして内部ゲート（ラツチ又は
帰還用のインバータ）には小サイズの基本セルを
１個用いればよいので、面積を狭くて済み、且つ
回路の特性も改善される。
大トランジスタアレイと小トランジスタアレイ
を並置すると、横方向の配線で各々の基本セルを
接続するケースが頻繁に生じることが予想され
る。第５図はかゝる要求に応えられるようにした
ゲートアレイで、大、小トランジスタの基本セル
２１及び３１に跨つて横方向に延びる配線３５を
各基本セルの境界に配置してある。このようにし
ておくと、例えばグランド線は基本セル２１と３
１の境界に沿つて縦方向に走らせて両セルで共用
し、電源線は基本セル２１の左端に沿つて縦方向
に走らせて該基本セル２１でこれを利用しかつ横
方向配線３５で基本セル３１側へ引込んで該セル
３１でも該電源線を共用することができ、配線が
容易になる。横方向配線３５としては多結晶シリ
コン線などが適当である。
を並置すると、横方向の配線で各々の基本セルを
接続するケースが頻繁に生じることが予想され
る。第５図はかゝる要求に応えられるようにした
ゲートアレイで、大、小トランジスタの基本セル
２１及び３１に跨つて横方向に延びる配線３５を
各基本セルの境界に配置してある。このようにし
ておくと、例えばグランド線は基本セル２１と３
１の境界に沿つて縦方向に走らせて両セルで共用
し、電源線は基本セル２１の左端に沿つて縦方向
に走らせて該基本セル２１でこれを利用しかつ横
方向配線３５で基本セル３１側へ引込んで該セル
３１でも該電源線を共用することができ、配線が
容易になる。横方向配線３５としては多結晶シリ
コン線などが適当である。
尚、具体例ではCMOSについて述べたが、バ
イポーラのゲートアレイにも本発明を適用するこ
とができる。
イポーラのゲートアレイにも本発明を適用するこ
とができる。
発明の効果
以上述べたように本発明によれば、予めサイズ
の異なるトランジスタアレイを２種類形成してあ
るので、必要とされる駆動能力に応じて大小を使
い分けることができる。この結果、論理回路の特
性を向上させることができると共に、集積度を向
上させ得る利点がある。
の異なるトランジスタアレイを２種類形成してあ
るので、必要とされる駆動能力に応じて大小を使
い分けることができる。この結果、論理回路の特
性を向上させることができると共に、集積度を向
上させ得る利点がある。
第１図は本発明の一実施例を示す概略平面図、
第２図はその要部の拡大図、第３図は更に第２図
の一部を具体的に示す平面パターン図、第４図は
対比するために示した面積効率の悪い平面パター
ン図、第５図は本発明の他の実施例を示す概略平
面図である。 図中、１０はゲートアレイチツプ、２０は大ト
ランジスタアレイ、２１は大トランジスタ基本セ
ル、３０は小トランジスタアレイ、３１は小トラ
ンジスタ基本セル、４０は配線領域である。
第２図はその要部の拡大図、第３図は更に第２図
の一部を具体的に示す平面パターン図、第４図は
対比するために示した面積効率の悪い平面パター
ン図、第５図は本発明の他の実施例を示す概略平
面図である。 図中、１０はゲートアレイチツプ、２０は大ト
ランジスタアレイ、２１は大トランジスタ基本セ
ル、３０は小トランジスタアレイ、３１は小トラ
ンジスタ基本セル、４０は配線領域である。
Claims (1)
- 【特許請求の範囲】 １ 第1Pチヤネルトランジスタと第1Nチヤネル
トランジスタとを並置してなる複数の第1CMOS
基本セルを第１方向に整列してなる第1CMOS基
本セルアレイと、 前記第1Pチヤネルトランジスタと第1Nチヤネ
ルトランジスタよりも小サイズの第2Pチヤネル
トランジスタと第2Nチヤネルトランジスタとを
並置してなり、前記第1CMOS基本セルよりも駆
動能力の小さい複数の第2CMOS基本セルを前記
第１方向に整列してなる第2CMOS基本セルアレ
イとを具備し、 隣接して配置された前記第１、第2CMOS基本
セルアレイの対が前記第１方向と略直交する第２
方向に複数対配列されていることを特徴とするゲ
ートアレイ型集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173736A JPS6065546A (ja) | 1983-09-20 | 1983-09-20 | ゲ−トアレイ型集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58173736A JPS6065546A (ja) | 1983-09-20 | 1983-09-20 | ゲ−トアレイ型集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6065546A JPS6065546A (ja) | 1985-04-15 |
| JPH0479145B2 true JPH0479145B2 (ja) | 1992-12-15 |
Family
ID=15966175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58173736A Granted JPS6065546A (ja) | 1983-09-20 | 1983-09-20 | ゲ−トアレイ型集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6065546A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH079978B2 (ja) * | 1987-02-24 | 1995-02-01 | 富士通株式会社 | マスタスライス型半導体集積回路 |
| JPS6424443A (en) * | 1987-07-21 | 1989-01-26 | Nec Corp | Gate array |
| JPH01204444A (ja) * | 1988-02-09 | 1989-08-17 | Nec Corp | 半導体集積回路 |
| JPH02142180A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 半導体集積回路 |
| JP2868016B2 (ja) * | 1988-12-28 | 1999-03-10 | 沖電気工業株式会社 | ゲートアレイの基本セル |
| JPH02201957A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | マスタースライス方式の半導体集積回路 |
| EP0394598B1 (en) * | 1989-04-28 | 1996-03-06 | International Business Machines Corporation | An improved gate array cell having FETS of different and optimized sizes |
| JPH0513730A (ja) * | 1991-06-29 | 1993-01-22 | Nec Ic Microcomput Syst Ltd | Ｃｍｏｓゲートアレイ方式半導体集積回路装置 |
| JPH05315448A (ja) * | 1992-04-27 | 1993-11-26 | Nec Corp | 集積回路装置およびそのレイアウト方法 |
| JP3152642B2 (ja) | 1998-01-29 | 2001-04-03 | 三洋電機株式会社 | 半導体集積回路装置 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS57148363A (en) * | 1981-03-11 | 1982-09-13 | Toshiba Corp | Gate array |
| JPS5851536A (ja) * | 1981-09-24 | 1983-03-26 | Ricoh Co Ltd | マスタスライスチツプ |
| JPS59163836A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6236303Y2 (ja) * | 1979-12-13 | 1987-09-16 |
-
1983
- 1983-09-20 JP JP58173736A patent/JPS6065546A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS57148363A (en) * | 1981-03-11 | 1982-09-13 | Toshiba Corp | Gate array |
| JPS5851536A (ja) * | 1981-09-24 | 1983-03-26 | Ricoh Co Ltd | マスタスライスチツプ |
| JPS59163836A (ja) * | 1983-03-09 | 1984-09-14 | Toshiba Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6065546A (ja) | 1985-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4733288A (en) | Gate-array chip | |
| EP0591342B1 (en) | Basic cell architecture for mask programmable gate array | |
| US5493135A (en) | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density | |
| US5663662A (en) | Library group and semiconductor integrated circuit structured thereof | |
| JPH05315448A (ja) | 集積回路装置およびそのレイアウト方法 | |
| JPH07153927A (ja) | 半導体集積回路 | |
| JPH0851353A (ja) | ＢｉＣＭＯＳおよびＣＭＯＳゲートアレイ用の基本セル | |
| JPH0479145B2 (ja) | ||
| US5552618A (en) | Multi-voltage-lever master-slice integrated circuit | |
| US4742019A (en) | Method for forming aligned interconnections between logic stages | |
| US5063430A (en) | Semiconductor integrated circuit device having standard cells including internal wiring region | |
| JP3181000B2 (ja) | 半導体集積回路装置 | |
| JPH06204438A (ja) | 半導体装置 | |
| JPH0831581B2 (ja) | 半導体装置 | |
| KR19990007090A (ko) | Soi. cmos 기술을 이용한 소형 반도체 장치 | |
| JP2693920B2 (ja) | 半導体集積回路装置 | |
| US20240304629A1 (en) | Semiconductor integrated circuit device | |
| WO2024166906A1 (ja) | 半導体集積回路装置 | |
| WO2024116853A1 (ja) | 半導体集積回路装置 | |
| JPH05175432A (ja) | 半導体装置 | |
| JPH06216251A (ja) | 半導体回路 | |
| JPH0566737B2 (ja) | ||
| JP2661916B2 (ja) | 標準セル | |
| EP0495990A1 (en) | Semiconductor device | |
| JPS6272143A (ja) | 半導体集積回路のパタ−ン形成方法 |