JPH01204444A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH01204444A JPH01204444A JP63029422A JP2942288A JPH01204444A JP H01204444 A JPH01204444 A JP H01204444A JP 63029422 A JP63029422 A JP 63029422A JP 2942288 A JP2942288 A JP 2942288A JP H01204444 A JPH01204444 A JP H01204444A
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- Japan
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- logic circuit
- cell
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- power supply
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 27
- 239000011159 matrix material Substances 0.000 claims abstract description 3
- 210000004027 cell Anatomy 0.000 claims description 48
- 230000015572 biosynthetic process Effects 0.000 claims description 9
- 210000000677 aggregate cell Anatomy 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にマスタースライス
方式の半導体集積回路に関する。
方式の半導体集積回路に関する。
従来、こノ種のマスタースライス方式の半導体集積回路
は、第６図にその一例を示すように、半導体チップ１の
中央に論理回路セルフを行列状に配列して設け、論理回
路セルフを配置した行（又は列）の間にセル間配線領域
９を設け、半導体チップ１の周縁部に電源及び入出力信
号接続用パッド５を配列して設け、論理回路セルフとバ
ッド５との間の領域に入出力用ゲート６を配列して設け
ている。
は、第６図にその一例を示すように、半導体チップ１の
中央に論理回路セルフを行列状に配列して設け、論理回
路セルフを配置した行（又は列）の間にセル間配線領域
９を設け、半導体チップ１の周縁部に電源及び入出力信
号接続用パッド５を配列して設け、論理回路セルフとバ
ッド５との間の領域に入出力用ゲート６を配列して設け
ている。
上述した従来の半導体集積回路は、集合セル領域全域に
わたって同一の論理回路セルが配列されており、あるゲ
ートの出力信号の配線長が特に長くなる回路では、信号
配線の浮遊存置及び抵抗の増大を招き、信号の伝搬遅延
時間（ｔｐａ）特性が劣化するという欠点がある。まだ
、極端に信号配線が短い回路との間の不平衡を生じると
いう欠点がある。
わたって同一の論理回路セルが配列されており、あるゲ
ートの出力信号の配線長が特に長くなる回路では、信号
配線の浮遊存置及び抵抗の増大を招き、信号の伝搬遅延
時間（ｔｐａ）特性が劣化するという欠点がある。まだ
、極端に信号配線が短い回路との間の不平衡を生じると
いう欠点がある。
また、同一の論理回路セルによる出力特性を揃える為に
、ゲートのファンアウト数に制限をもうけており、その
ファンアウト数を多くできないという欠点がある。
、ゲートのファンアウト数に制限をもうけており、その
ファンアウト数を多くできないという欠点がある。
本発明の目的は、半導体チップ内の信号配線長ヲ突効的
に短縮し、論理回路セルの寸法を縮減して搭載ゲート数
を増加し、且つ、信号配線の長さや負荷の大小に応じて
適切な駆動能力の論理回路セルを設定できる半導体集積
回路を提供することにある。
に短縮し、論理回路セルの寸法を縮減して搭載ゲート数
を増加し、且つ、信号配線の長さや負荷の大小に応じて
適切な駆動能力の論理回路セルを設定できる半導体集積
回路を提供することにある。
本発明の半導体集積回路は、半導体チップの一主面に格
子状に設けた主幹′シ源バスと、前記主幹電源バスによ
り区画し行列状に配置した論理回路形成領域と、前記論
理回路形成領域の中央部に設けて論理回路形成用のトラ
ンジスタ及び抵抗を配置し且つ軽負荷用の小電流論理回
路セルと重負荷用の大電流論理回路セルとを有する集合
セル領域と、前記論理回路形成領域の前記集合セル領域
外周に設けた前記集合セル領域間の信号接続用配線領域
と、前記半導体チップの周縁部に配置して設けた電源及
び入出力信号接続用パッドと、前記パッドの内周の前記
主幹電源バスに隣接して設けた入出力用ゲートとを有す
るように構成される。
子状に設けた主幹′シ源バスと、前記主幹電源バスによ
り区画し行列状に配置した論理回路形成領域と、前記論
理回路形成領域の中央部に設けて論理回路形成用のトラ
ンジスタ及び抵抗を配置し且つ軽負荷用の小電流論理回
路セルと重負荷用の大電流論理回路セルとを有する集合
セル領域と、前記論理回路形成領域の前記集合セル領域
外周に設けた前記集合セル領域間の信号接続用配線領域
と、前記半導体チップの周縁部に配置して設けた電源及
び入出力信号接続用パッドと、前記パッドの内周の前記
主幹電源バスに隣接して設けた入出力用ゲートとを有す
るように構成される。
〔実施ヤ１〕
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のＭｌの実施例の回路配置？示す半導体
チップの平面図である。
チップの平面図である。
第１図に示すように、半導体ナツプ１の一主面に格子状
に配置した主幹電源バス２を設け、主幹電源バス２によ
り行列状に区画された論理回路形成領域を設け、前記論
理回路形成領域の中央部に論理回路形成用のトランジス
タ及び抵抗を配置し且つ軽負荷用の小電流論理回路セル
と重負荷用の大電流論理回路セルとを有する集合セル領
域３を形成し、前記論理回路形成領域の集合セル領域３
の外周に他の集合セル領域３との相互間の信号接続用配
線領域４を形成する。半導体チップ１の周縁部に電源及
び入出力信号接続用パッド５を配列して設け、バッド５
の内周の主幹電源バス２に隣接して入出力用ゲート６を
配列して設ける。ここで、入出力用ゲート６は外部回路
駆動用として電流容量の大きなトランジスタ及び抵抗に
より構成するのが一般的である。また、第１図では、主
幹電源バス２が１系統の場合を示しているが、２電源を
使用する場合には主幹電源バス２は２系統に分割される
。
に配置した主幹電源バス２を設け、主幹電源バス２によ
り行列状に区画された論理回路形成領域を設け、前記論
理回路形成領域の中央部に論理回路形成用のトランジス
タ及び抵抗を配置し且つ軽負荷用の小電流論理回路セル
と重負荷用の大電流論理回路セルとを有する集合セル領
域３を形成し、前記論理回路形成領域の集合セル領域３
の外周に他の集合セル領域３との相互間の信号接続用配
線領域４を形成する。半導体チップ１の周縁部に電源及
び入出力信号接続用パッド５を配列して設け、バッド５
の内周の主幹電源バス２に隣接して入出力用ゲート６を
配列して設ける。ここで、入出力用ゲート６は外部回路
駆動用として電流容量の大きなトランジスタ及び抵抗に
より構成するのが一般的である。また、第１図では、主
幹電源バス２が１系統の場合を示しているが、２電源を
使用する場合には主幹電源バス２は２系統に分割される
。
第２図は第１図の論理回路形成領域の詳細な回路配ｆｔ
を示す一部切欠平面図である。
を示す一部切欠平面図である。
第２図に示すように、主幹電源バス２により区画された
論理回路形成領域内の中央に、小電流容量の論理回路セ
ルフを例えば１６個Ｘ方向に配列したものをＹ方向に１
７行配列し、これらを取囲む外周に論理回路セルフより
大きな駆動能力を有する大電流容量の論理回路セル（斜
線部分）８を配置し、各行間にセル間配線領域９を設け
た集合セル領域３と、集合セル領域３の外周に設けた信
号接続用配線領域４と、主幹電源バス２に接続した支脚
電源バス１０を９列配列して設けている。
論理回路形成領域内の中央に、小電流容量の論理回路セ
ルフを例えば１６個Ｘ方向に配列したものをＹ方向に１
７行配列し、これらを取囲む外周に論理回路セルフより
大きな駆動能力を有する大電流容量の論理回路セル（斜
線部分）８を配置し、各行間にセル間配線領域９を設け
た集合セル領域３と、集合セル領域３の外周に設けた信
号接続用配線領域４と、主幹電源バス２に接続した支脚
電源バス１０を９列配列して設けている。
第３図は本発明の第１の実施例を使用する回路例を説明
するためのブロック図である。
するためのブロック図である。
第３図に示すように、集合セル領域１１の論理ゲート１
４はファンアウト数が１であり、且つ同一集合セル領域
内の配線であるため、小電流容量の論理回路セルを使用
する。集合セル領域１１の論理ゲート１５はファンアウ
ト数が７と多く集合セル相互間の配線を経由して集合セ
ル領域１２の素子を駆動するため、大電流容量の論理回
路セルを使用する。また、集合セル領域１３の論理ゲー
ト１６は大電流容量の出力用ゲート１７を駆動するため
大電流容量の論理回路セルを使用する。
４はファンアウト数が１であり、且つ同一集合セル領域
内の配線であるため、小電流容量の論理回路セルを使用
する。集合セル領域１１の論理ゲート１５はファンアウ
ト数が７と多く集合セル相互間の配線を経由して集合セ
ル領域１２の素子を駆動するため、大電流容量の論理回
路セルを使用する。また、集合セル領域１３の論理ゲー
ト１６は大電流容量の出力用ゲート１７を駆動するため
大電流容量の論理回路セルを使用する。
第４図は本発明の第２の実権例の論理回路形成領域の詳
細な回路配置を示す一部切欠平面図である。
細な回路配置を示す一部切欠平面図である。
第４図に示すように、基本的構成は第２図に示した第１
の実施例の論理回路形成領域と同様であるが、論理回路
セルフをＸ方向に１８個配列したものをＸ方向に３行ず
つ配列する毎に論理回路セル（斜線部分）８の配列１に
１行ずつ挿入した配置を有し、各行間にセル間配線領域
９を設け、集合セル領域の外周に設けた信号接続用配線
領域４と。
の実施例の論理回路形成領域と同様であるが、論理回路
セルフをＸ方向に１８個配列したものをＸ方向に３行ず
つ配列する毎に論理回路セル（斜線部分）８の配列１に
１行ずつ挿入した配置を有し、各行間にセル間配線領域
９を設け、集合セル領域の外周に設けた信号接続用配線
領域４と。
主幹電源バス２に接続した支脚電源パス１０を設ける。
この場合には、小電流容量の論理回路セルフと大電流容
量の論理回路セル８との間の配線をより短縮できる効果
がある。
量の論理回路セル８との間の配線をより短縮できる効果
がある。
第５図は本発明の第３の実施例の論理回路形成領域の詳
細な回路配置の一例を示す平面図である。
細な回路配置の一例を示す平面図である。
第５図に示すように、主幹電源バス２により区画された
論理回路形成領域内に特定回路機能を満たすブロック（
以下機能ブロッ゛りと記す）１８を適宜配置し、且つ機
能ブロック内に大きな駆動能力を有する論理回路セル（
斜線部分）１９を設け〔発明の効果〕 以北説明したように本発明は、半導体チップ上の周縁部
に形成した電源及び入出力信号接続用パッドと入出力用
ゲート以外の領域（づ、格子状に設けた主幹電源パスに
より複数の行１列に区画した論理回路形成領域を設け、
その各々に論理回路の形成に充分なだけのトランジスタ
と抵抗１１−配置し、且つ、軽負荷用の小電流ゲートと
重負荷用の大電流ゲートとを有する集合セル領域と、集
合セル領域の外周に信号接続用配線領域を設けることに
より、次の様な効果を得ることができる。
論理回路形成領域内に特定回路機能を満たすブロック（
以下機能ブロッ゛りと記す）１８を適宜配置し、且つ機
能ブロック内に大きな駆動能力を有する論理回路セル（
斜線部分）１９を設け〔発明の効果〕 以北説明したように本発明は、半導体チップ上の周縁部
に形成した電源及び入出力信号接続用パッドと入出力用
ゲート以外の領域（づ、格子状に設けた主幹電源パスに
より複数の行１列に区画した論理回路形成領域を設け、
その各々に論理回路の形成に充分なだけのトランジスタ
と抵抗１１−配置し、且つ、軽負荷用の小電流ゲートと
重負荷用の大電流ゲートとを有する集合セル領域と、集
合セル領域の外周に信号接続用配線領域を設けることに
より、次の様な効果を得ることができる。
第１点は、等価ゲート数が数千ゲートから数万ゲートと
大規模なＬＳＩを見てみると、いずれも数個から数十の
機能ブロックにより形成されていることが多い。しかも
各機能ブロックは、論理構成上の特色を持つている０例
えば、フリップフロップを多用している回路、或いは排
他論理を多用している回路、或いは単純なゲートのみの
構成回路、等である。本発明では機能ブロック単位で集
合セル領域を形成し、レイアウト上も半導体チップ全域
に分散することなく、集合セル領域という１つの単位領
域に集中させることにより、機能ブロック内の信号配線
を集合セル領域内にて閉じ。
大規模なＬＳＩを見てみると、いずれも数個から数十の
機能ブロックにより形成されていることが多い。しかも
各機能ブロックは、論理構成上の特色を持つている０例
えば、フリップフロップを多用している回路、或いは排
他論理を多用している回路、或いは単純なゲートのみの
構成回路、等である。本発明では機能ブロック単位で集
合セル領域を形成し、レイアウト上も半導体チップ全域
に分散することなく、集合セル領域という１つの単位領
域に集中させることにより、機能ブロック内の信号配線
を集合セル領域内にて閉じ。
その配線長を従来方式に比べて短くすることができるた
め、信号配線の配線容量、配線抵抗に伴なう信号伝搬遅
延時間（ｔｐａ）特性の向上が可能となる。
め、信号配線の配線容量、配線抵抗に伴なう信号伝搬遅
延時間（ｔｐａ）特性の向上が可能となる。
第２点は、集合セル領域単位にて、その機能ブロックに
応じた特徴あるレイアウト構造がとれることである。即
ち、フリップフロップを多用している機能ブロックであ
れば、フリップフロップの性能を最優先にしたレイアウ
ト構造とすることが出来るし、排他論理を多用している
機能ブロックであれば、排他論理回路の性能を優先的に
考慮したレイアクト構造とすることが出来る。或いは、
集合セル領域を１つのＲＡＭ集合セルとしても良い。こ
れらのことは、１つ１つの機能ブロックの回路性能の向
上が図れるとともに、大型チップの開発にあたり、ブロ
ック単位の分離設計が出来るという利点がある。
応じた特徴あるレイアウト構造がとれることである。即
ち、フリップフロップを多用している機能ブロックであ
れば、フリップフロップの性能を最優先にしたレイアウ
ト構造とすることが出来るし、排他論理を多用している
機能ブロックであれば、排他論理回路の性能を優先的に
考慮したレイアクト構造とすることが出来る。或いは、
集合セル領域を１つのＲＡＭ集合セルとしても良い。こ
れらのことは、１つ１つの機能ブロックの回路性能の向
上が図れるとともに、大型チップの開発にあたり、ブロ
ック単位の分離設計が出来るという利点がある。
第３点は、集合セル領域に出力信号配線が短い回路や負
荷の軽い回路に用いる小電流ゲート及び出力信号配線が
長い回路や負荷が重い回路に用いる大電流ゲートを設け
ることにより、回路間の信号伝搬遅延時間のばらつきを
無くシ、且つ、高速化を図ることが可能となる。また、
大電流ゲートを設けることによりファンアウト数を増や
すことが可能となり設計上ゲート数を減らすことが可能
となる。
荷の軽い回路に用いる小電流ゲート及び出力信号配線が
長い回路や負荷が重い回路に用いる大電流ゲートを設け
ることにより、回路間の信号伝搬遅延時間のばらつきを
無くシ、且つ、高速化を図ることが可能となる。また、
大電流ゲートを設けることによりファンアウト数を増や
すことが可能となり設計上ゲート数を減らすことが可能
となる。
第１図は本発明の第１の実施例の回路配置を示す半導体
チップの平面ｌｄ ％第２図は第１図の論理回路形成領
域の祥細な回路配置を示す一部切欠平面図、第３図は本
発明の第１の実施例を使用する回路例を説明するための
ブロック図、第４図及び第５図は本発明の第２及び第３
の実施例のｍ理回路形成領域の詳細な回路配置を示す一
部切欠平面図、第６図は従来の半導体集積回路の一例を
示す半導体チップの平面図でおる。 １・・・・・・半導体チップ、２・・・・・・主幹電源
パス、３・・・・・・集合セル領域、４・・・・・・信
号接続用配線領域、５・・・・・・パッド、６・・・・
・・入出力用ゲート、７．８・・・・・・論理回路セル
、９・・・・・・セル間配線領域、１０・・・・・・支
脚電源バス、１１．１２．１３・・・・・・集きセル領
域、１４．１５．１６・・・・・・論理ゲート、１７・
・・・・・出力用ゲート、１８・・・・・・１機能ブロ
ック、１９・・・・・・論理回路セル。 代理人 弁理士 内 原 音第１図 箭Ｚ回
チップの平面ｌｄ ％第２図は第１図の論理回路形成領
域の祥細な回路配置を示す一部切欠平面図、第３図は本
発明の第１の実施例を使用する回路例を説明するための
ブロック図、第４図及び第５図は本発明の第２及び第３
の実施例のｍ理回路形成領域の詳細な回路配置を示す一
部切欠平面図、第６図は従来の半導体集積回路の一例を
示す半導体チップの平面図でおる。 １・・・・・・半導体チップ、２・・・・・・主幹電源
パス、３・・・・・・集合セル領域、４・・・・・・信
号接続用配線領域、５・・・・・・パッド、６・・・・
・・入出力用ゲート、７．８・・・・・・論理回路セル
、９・・・・・・セル間配線領域、１０・・・・・・支
脚電源バス、１１．１２．１３・・・・・・集きセル領
域、１４．１５．１６・・・・・・論理ゲート、１７・
・・・・・出力用ゲート、１８・・・・・・１機能ブロ
ック、１９・・・・・・論理回路セル。 代理人 弁理士 内 原 音第１図 箭Ｚ回
Claims (1)
- 半導体チップの一主面に格子状に設けた主幹電源バス
と、前記主幹電源バスにより区画し行列状に配置した論
理回路形成領域と、前記論理回路形成領域の中央部に設
けて論理回路形成用のトランジスタ及び抵抗を配置し且
つ軽負荷用の小電流論理回路セルと重負荷用の大電流論
理回路セルとを有する集合セル領域と、前記論理回路形
成領域の前記集合セル領域外周に設けた前記集合セル領
域間の信号接続用配線領域と、前記半導体チップの周縁
部に配置して設けた電源及び入出力信号接続用パッドと
、前記パッドの内周の前記主幹電源バスに隣接して設け
た入出力用ゲートとを有することを特徴とする半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029422A JPH01204444A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63029422A JPH01204444A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01204444A true JPH01204444A (ja) | 1989-08-17 |
Family
ID=12275694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63029422A Pending JPH01204444A (ja) | 1988-02-09 | 1988-02-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01204444A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065546A (ja) * | 1983-09-20 | 1985-04-15 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPS6248042A (ja) * | 1985-08-27 | 1987-03-02 | Nec Corp | マスタ−スライス方式半導体集積回路 |
-
1988
- 1988-02-09 JP JP63029422A patent/JPH01204444A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6065546A (ja) * | 1983-09-20 | 1985-04-15 | Fujitsu Ltd | ゲ−トアレイ型集積回路 |
| JPS6248042A (ja) * | 1985-08-27 | 1987-03-02 | Nec Corp | マスタ−スライス方式半導体集積回路 |
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