JPH01207946A - ゲートアレイ方式半導体集積回路 - Google Patents
ゲートアレイ方式半導体集積回路Info
- Publication number
- JPH01207946A JPH01207946A JP3332288A JP3332288A JPH01207946A JP H01207946 A JPH01207946 A JP H01207946A JP 3332288 A JP3332288 A JP 3332288A JP 3332288 A JP3332288 A JP 3332288A JP H01207946 A JPH01207946 A JP H01207946A
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- JP
- Japan
- Prior art keywords
- cell
- gate array
- chip
- types
- cells
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 6
- 238000000034 method Methods 0.000 claims abstract description 4
- 238000009792 diffusion process Methods 0.000 claims description 2
- 238000003491 array Methods 0.000 abstract 1
- 238000007796 conventional method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、直交アレイ状に配列された複数個の論理回路
セルを有し、拡散工程を共通パターンとし、配線工程を
個別パターンとして製作される、いわゆるゲートアレイ
方式半導体集積回路に関し、特にその構造に関する。
セルを有し、拡散工程を共通パターンとし、配線工程を
個別パターンとして製作される、いわゆるゲートアレイ
方式半導体集積回路に関し、特にその構造に関する。
従来、この種ゲートアレイでは、第３図にその一例を示
す様に、チップ３０１全体にわたって、論理回路セル３
０３と配線領域３０５が交互に複数行をなすようなアレ
イ状に配列されており、論理回路セル３０３内のトラン
ジスタ素子や抵抗素子の配置及び収納数はこれらの７レ
イ状況列内では同一であり、これらのセル内の配線を変
えることにより、各種の機能ブロックを実現している。
す様に、チップ３０１全体にわたって、論理回路セル３
０３と配線領域３０５が交互に複数行をなすようなアレ
イ状に配列されており、論理回路セル３０３内のトラン
ジスタ素子や抵抗素子の配置及び収納数はこれらの７レ
イ状況列内では同一であり、これらのセル内の配線を変
えることにより、各種の機能ブロックを実現している。
上述した従来のゲートアレイ方式では、素子レベルでは
同一の論理回路セルをアレイ状に配列しているので、機
能ブロック作成の段階では、−ヶ又は複数個のセル内の
素子電極間を配線でつなぎ変えることにより所要の機能
を実現している。その為に、論理回路セル内のトランジ
スタや抵抗等の素子の配置及び収納数は、複数の機能ブ
ロックを作成することを前提として、汎用性のあるもの
となっており、個々の機能ブロックの性能から見た場合
、最適な素子配置、素子収納数とはなっていない。その
為に機能ブロックとして最高性能を成し得ておらず、ひ
いては集積回路チップ全体としても最高性能とはなり得
ないという欠点があった。
同一の論理回路セルをアレイ状に配列しているので、機
能ブロック作成の段階では、−ヶ又は複数個のセル内の
素子電極間を配線でつなぎ変えることにより所要の機能
を実現している。その為に、論理回路セル内のトランジ
スタや抵抗等の素子の配置及び収納数は、複数の機能ブ
ロックを作成することを前提として、汎用性のあるもの
となっており、個々の機能ブロックの性能から見た場合
、最適な素子配置、素子収納数とはなっていない。その
為に機能ブロックとして最高性能を成し得ておらず、ひ
いては集積回路チップ全体としても最高性能とはなり得
ないという欠点があった。
従がって、本発明の目的は機能ブロックとしてより高性
能な特性を提供できる論理回路セルの構成を提供するこ
とにある。
能な特性を提供できる論理回路セルの構成を提供するこ
とにある。
本発明のゲートアレイ方式半導体集積回路では、使用頻
度の高い機能ブロックに合わせた複数種類の論理回路セ
ルを有し、それぞれのセル内の素子配置及び素子収納数
を所要の機能をより高性能で実現できる様に各種設けら
れている。
度の高い機能ブロックに合わせた複数種類の論理回路セ
ルを有し、それぞれのセル内の素子配置及び素子収納数
を所要の機能をより高性能で実現できる様に各種設けら
れている。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例によるチップレイアウト構成
図を示す平面図である。本実施例ではフリップフロップ
を多用した品種群用のゲートアレイを例として示しであ
る。
図を示す平面図である。本実施例ではフリップフロップ
を多用した品種群用のゲートアレイを例として示しであ
る。
チップ１０１の四辺には外部パッド１０２が多数設置さ
れており、信号の入出力及び電源供給用として使われる
。チップ１０１内には１９行のセル行１１０〜１２８と
３８列のセル列１３０〜１４７がアレイ状に並べられて
いる。これらの論理回路用セルには、ゲート用セル１０
３と、フリップフロップ用セル１０４と、クロックドラ
イバー用セル１０５の三種類の機能セルが設置されてい
る。
れており、信号の入出力及び電源供給用として使われる
。チップ１０１内には１９行のセル行１１０〜１２８と
３８列のセル列１３０〜１４７がアレイ状に並べられて
いる。これらの論理回路用セルには、ゲート用セル１０
３と、フリップフロップ用セル１０４と、クロックドラ
イバー用セル１０５の三種類の機能セルが設置されてい
る。
ゲート用セル１０３内ではゲート機能を実現する上で最
適な素子配置と素子数収納が成されており、フリップフ
ロップ用セル１０４内ではフリップフロップ機能を実現
する上で最適な素子配置と素子数収納が成されており、
同様にクロックドライバー用セル１０５内ではフリップ
フロップのり四ツクを増幅する機能の上で最適な素子配
置と素子数収納が成されている。フリップフロップ及び
クロックドライバー以外の機能ブロックについては、従
来手法と同じようにゲート用セルを１ケ又は複数個用い
て素子電源間を配線することにより所用の機能を実現す
ることになる。
適な素子配置と素子数収納が成されており、フリップフ
ロップ用セル１０４内ではフリップフロップ機能を実現
する上で最適な素子配置と素子数収納が成されており、
同様にクロックドライバー用セル１０５内ではフリップ
フロップのり四ツクを増幅する機能の上で最適な素子配
置と素子数収納が成されている。フリップフロップ及び
クロックドライバー以外の機能ブロックについては、従
来手法と同じようにゲート用セルを１ケ又は複数個用い
て素子電源間を配線することにより所用の機能を実現す
ることになる。
この様な構成とすることにより、従来ゲート用セルを用
いて成されていたフリップフロップ機能が専用セルを用
いて実現している為に、フリップフロップの性能として
最適回路定数、最適素子寸法の設定により従来手法より
も高性能となる。
いて成されていたフリップフロップ機能が専用セルを用
いて実現している為に、フリップフロップの性能として
最適回路定数、最適素子寸法の設定により従来手法より
も高性能となる。
又、このフリップフロップを駆動するクロックドライバ
ーも専用セルを使用できるので、従来手法でのゲートセ
ルを用いたクロックドライバー機能より最適な回路定数
の選択、素子寸法の選択が可能となり、より高性能を実
現している。
ーも専用セルを使用できるので、従来手法でのゲートセ
ルを用いたクロックドライバー機能より最適な回路定数
の選択、素子寸法の選択が可能となり、より高性能を実
現している。
第２図は本発明の他の実施例によるチップレイアウト構
成図を示す平面図である。本実施例ではＥｘｃｌｕｓｉ
ｖｅ−ＯＲ（排他的論理和）回路を多用した品種群用ゲ
ートアレイを例として示している。
成図を示す平面図である。本実施例ではＥｘｃｌｕｓｉ
ｖｅ−ＯＲ（排他的論理和）回路を多用した品種群用ゲ
ートアレイを例として示している。
本実施例では、論理回路セルとして、ゲート用セル２０
３とＥｘｃ ｌｕｓ １ｖｅ−ＯＲ回路セル２０４との
二種類の機能セルが規則的に配列されている。ゲート用
セル２０３内ではゲート機能を実現する上で最適な素子
位置と素子収納数が用意されており、−方Ｅｘｃｌｕｓ
ｉｖｅ−ＯＲ用セル２０４内ではＥｘｃｌｕｓｉｖｅ−
ＯＲ機能を実現する上で最適な素子位置と素子収納数が
用意されている。従がって、従来方式の様にゲート用セ
ルを複数セル用いてセル内を配線することによりＥｘｃ
ｌｕｓｉｖｅ−ＯＲ機能を実現するよりも同機能をより
高性能とさせ得る為の素子配置と素子収納数及び回路定
数を最適化することができるので、ひいてはチップとし
ての性能も向上できる。
３とＥｘｃ ｌｕｓ １ｖｅ−ＯＲ回路セル２０４との
二種類の機能セルが規則的に配列されている。ゲート用
セル２０３内ではゲート機能を実現する上で最適な素子
位置と素子収納数が用意されており、−方Ｅｘｃｌｕｓ
ｉｖｅ−ＯＲ用セル２０４内ではＥｘｃｌｕｓｉｖｅ−
ＯＲ機能を実現する上で最適な素子位置と素子収納数が
用意されている。従がって、従来方式の様にゲート用セ
ルを複数セル用いてセル内を配線することによりＥｘｃ
ｌｕｓｉｖｅ−ＯＲ機能を実現するよりも同機能をより
高性能とさせ得る為の素子配置と素子収納数及び回路定
数を最適化することができるので、ひいてはチップとし
ての性能も向上できる。
以上説明したように、本発明は全ての機能ブロックを単
一のゲートセルを用いてその素子電極間を接続して所用
の機能を実現する従来の方式と違って、使用頻度の高い
機能ブロック、例えばフリップフロップ回路やＥｘｃｌ
ｕｓｉｖｅ−ＯＲ回路については、素子レベルで見て専
用のセルとして用意し、それ以外の機能ブロックについ
ては従来手法と同様にゲートセルを用いて所用の機能を
実現することにより専用セルとして用意された、例えば
フ６一 リップフロップ回路やＥｘｃｌｕｓｉｖｅ−ＯＲ回路の
機能により高性能化することが可能となる。そのために
は専用セル内の素子配置や収納素子数、及びこれらの定
数については最適化させている。特に使用頻度の高い機
能ブロックをこの様に専用セル化することによりＬＳＩ
チップ全体としての性能が向上する。
一のゲートセルを用いてその素子電極間を接続して所用
の機能を実現する従来の方式と違って、使用頻度の高い
機能ブロック、例えばフリップフロップ回路やＥｘｃｌ
ｕｓｉｖｅ−ＯＲ回路については、素子レベルで見て専
用のセルとして用意し、それ以外の機能ブロックについ
ては従来手法と同様にゲートセルを用いて所用の機能を
実現することにより専用セルとして用意された、例えば
フ６一 リップフロップ回路やＥｘｃｌｕｓｉｖｅ−ＯＲ回路の
機能により高性能化することが可能となる。そのために
は専用セル内の素子配置や収納素子数、及びこれらの定
数については最適化させている。特に使用頻度の高い機
能ブロックをこの様に専用セル化することによりＬＳＩ
チップ全体としての性能が向上する。
第１図は本発明の第１の実施例を示すチップレイアウト
図である。第２図は本発明の第２の実施例を示すチップ
レイアウト図である。第３図は従来例によるチップレイ
アウト図である。 １０１．２０１，３０１・・・・・・チップ、１０２，
２０２゜３０２・・・・・外部パッド、１’０３，２０
３，３０３・・・・・・ゲートセル、１０４・・・・・
・フリップフロップセル、１０５・・・・・・クロック
ドライバーセル、２０４・・・・・・Ｅｘｃｌｕｓｉｖ
ｅ−ＯＲセル、１０６，２０５，３０５・・・・・・配
線領域、１１０〜１２８，２１０〜２２８，３０４・・
・・・・セル行、１３０〜１４７，２３０〜２４７・・
・・・・セル列。 代理人 弁理士 内 原 晋
図である。第２図は本発明の第２の実施例を示すチップ
レイアウト図である。第３図は従来例によるチップレイ
アウト図である。 １０１．２０１，３０１・・・・・・チップ、１０２，
２０２゜３０２・・・・・外部パッド、１’０３，２０
３，３０３・・・・・・ゲートセル、１０４・・・・・
・フリップフロップセル、１０５・・・・・・クロック
ドライバーセル、２０４・・・・・・Ｅｘｃｌｕｓｉｖ
ｅ−ＯＲセル、１０６，２０５，３０５・・・・・・配
線領域、１１０〜１２８，２１０〜２２８，３０４・・
・・・・セル行、１３０〜１４７，２３０〜２４７・・
・・・・セル列。 代理人 弁理士 内 原 晋
Claims (1)
- 直交アレイ状に配列された複数個の論理回路用セルを
有し、拡散工程を共通パターンとし、配線工程を個別品
種パターンとして製作される、いわゆるゲートアレイ方
式半導体集積回路い於いて、当該チップの主要領域を成
すセルアレイ領域での当該論理回路用セルとしてトラン
ジスタ及び抵抗素子の配置、収納数及びサイズを特定の
機能用として複数種類を有することを特徴とするゲート
アレイ方式半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332288A JPH01207946A (ja) | 1988-02-15 | 1988-02-15 | ゲートアレイ方式半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332288A JPH01207946A (ja) | 1988-02-15 | 1988-02-15 | ゲートアレイ方式半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01207946A true JPH01207946A (ja) | 1989-08-21 |
Family
ID=12383323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332288A Pending JPH01207946A (ja) | 1988-02-15 | 1988-02-15 | ゲートアレイ方式半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01207946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197428A (ja) * | 2004-01-07 | 2005-07-21 | Toshiba Microelectronics Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134436A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | マスタスライスｌｓｉ |
-
1988
- 1988-02-15 JP JP3332288A patent/JPH01207946A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134436A (ja) * | 1983-12-23 | 1985-07-17 | Hitachi Ltd | マスタスライスｌｓｉ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005197428A (ja) * | 2004-01-07 | 2005-07-21 | Toshiba Microelectronics Corp | 半導体集積回路 |
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