JPH06188397A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH06188397A JPH06188397A JP33613192A JP33613192A JPH06188397A JP H06188397 A JPH06188397 A JP H06188397A JP 33613192 A JP33613192 A JP 33613192A JP 33613192 A JP33613192 A JP 33613192A JP H06188397 A JPH06188397 A JP H06188397A
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- JP
- Japan
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- basic
- sequential circuit
- cell
- semiconductor integrated
- circuit
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】 マスターチップ上に構成する順序回路のクロ
ックラインの長さのばらつきにより発生するクロックス
キューを低減させる半導体集積回路の構造を提供するこ
とを目的とする。 【構成】 トランジスタ基本回路としての基本セル２を
行列的に規則的かつ固定して配置した内部コア領域Ａ
と、この内部コア領域Ａの周辺に複数のＩ／Ｏセル３が
配置されたＩ／Ｏ部Ｂからなるマスターチップ１を、内
部コア領域に予めフリップフロップ等の順序回路を専用
に構成する基本セル２が作り込まれた順序回路専用セル
領域Ｃを設けて、複数の基本セル領域Ｄに分割させた構
造としたことを特徴とし、特に、上記マスターチップ１
上の順序回路専用セル領域Ｃには、高駆動クロックバッ
ファ５を作り込んでクロックラインの最短化を図ってい
る。
ックラインの長さのばらつきにより発生するクロックス
キューを低減させる半導体集積回路の構造を提供するこ
とを目的とする。 【構成】 トランジスタ基本回路としての基本セル２を
行列的に規則的かつ固定して配置した内部コア領域Ａ
と、この内部コア領域Ａの周辺に複数のＩ／Ｏセル３が
配置されたＩ／Ｏ部Ｂからなるマスターチップ１を、内
部コア領域に予めフリップフロップ等の順序回路を専用
に構成する基本セル２が作り込まれた順序回路専用セル
領域Ｃを設けて、複数の基本セル領域Ｄに分割させた構
造としたことを特徴とし、特に、上記マスターチップ１
上の順序回路専用セル領域Ｃには、高駆動クロックバッ
ファ５を作り込んでクロックラインの最短化を図ってい
る。
Description
【０００１】
【産業上の利用分野】この発明は、マスタースライス方
式の半導体集積回路の構造に関し、特に、マスターチッ
プ上に構成する順序回路のクロックスキュー低減技術に
関するものである。
式の半導体集積回路の構造に関し、特に、マスターチッ
プ上に構成する順序回路のクロックスキュー低減技術に
関するものである。
【０００２】
【従来の技術】従来、短時間でＬＳＩ等を設計する技術
としてセミカスタム設計手法がある。特に、この手法に
は、論理ゲート、フリップフロップ等の基本レベルの機
能を有する基本セル（トランジスタ基本回路）を作り込
んだマスタスライス（Master Slice、以下、明細書中で
はマスターチップという）を予め作成しておき（作業工
程の一部を共通化する）、その後は利用者が個別に与え
られた論理回路に従って配線パターンを決定して所望の
ＬＳＩを実現していくマスタースライス方式がある。
としてセミカスタム設計手法がある。特に、この手法に
は、論理ゲート、フリップフロップ等の基本レベルの機
能を有する基本セル（トランジスタ基本回路）を作り込
んだマスタスライス（Master Slice、以下、明細書中で
はマスターチップという）を予め作成しておき（作業工
程の一部を共通化する）、その後は利用者が個別に与え
られた論理回路に従って配線パターンを決定して所望の
ＬＳＩを実現していくマスタースライス方式がある。
【０００３】また、このマスタースライス方式の半導体
集積回路には、マスターチップ１上に所定構造の基本セ
ル２が隙間なく敷き詰めたレイアオウトのものと、幾つ
かの基本セル２からなる列の間に配線スペースを設けた
レイアウトのものがある。
集積回路には、マスターチップ１上に所定構造の基本セ
ル２が隙間なく敷き詰めたレイアオウトのものと、幾つ
かの基本セル２からなる列の間に配線スペースを設けた
レイアウトのものがある。
【０００４】そのため、このマスターチップ１上におけ
る配線は、上記複数の基本セル２からなるセル列間に設
けられた配線スペースで行うか、あるいは上記基本セル
２が敷き詰められている場合は、使用しない基本セル２
上に直接配線して論理ＬＳＩ等を設計している。
る配線は、上記複数の基本セル２からなるセル列間に設
けられた配線スペースで行うか、あるいは上記基本セル
２が敷き詰められている場合は、使用しない基本セル２
上に直接配線して論理ＬＳＩ等を設計している。
【０００５】ここで、上記マスターチップ１の構造は、
図４（ａ）に示すように所定の構造を有する複数の基本
セル２を敷き詰めた内部コア領域Ａ（なお、この従来例
では配線スペースは設けられていない）と、この内部コ
ア領域Ａの周辺部分に複数のＩ／Ｏセル３を配置したＩ
／Ｏ部Ｂから構成されている。
図４（ａ）に示すように所定の構造を有する複数の基本
セル２を敷き詰めた内部コア領域Ａ（なお、この従来例
では配線スペースは設けられていない）と、この内部コ
ア領域Ａの周辺部分に複数のＩ／Ｏセル３を配置したＩ
／Ｏ部Ｂから構成されている。
【０００６】さらに、基本セル２（トランジスタ基本回
路）の一構造例として、図４（ｂ）にＣＭＯＳゲートア
レイのセル構造を示す。このＣＭＯＳゲートアレイはゲ
ート電極２ａ上にそれぞれｐ+ 拡散層２ｂ及びｎ+ 拡散
層２ｃを積層して、ｐＭＯＳとｎＭＯＳの１対で構成さ
れており、単独で、単純論理ゲート（ＮＡＮＤ、ＮＯＴ
等）、ラッチ、フリップフロップ等の順序回路が形成で
きる。
路）の一構造例として、図４（ｂ）にＣＭＯＳゲートア
レイのセル構造を示す。このＣＭＯＳゲートアレイはゲ
ート電極２ａ上にそれぞれｐ+ 拡散層２ｂ及びｎ+ 拡散
層２ｃを積層して、ｐＭＯＳとｎＭＯＳの１対で構成さ
れており、単独で、単純論理ゲート（ＮＡＮＤ、ＮＯＴ
等）、ラッチ、フリップフロップ等の順序回路が形成で
きる。
【０００７】次に、ＬＳＩ設計の具体例として、例えば
図５（ａ）に示す論理構造の４ビットシフトレジスタを
設計する場合について説明する。
図５（ａ）に示す論理構造の４ビットシフトレジスタを
設計する場合について説明する。
【０００８】なお、図中４ａ〜４ｄはフリップフロップ
（順序回路）、５はこれら各４フリップフロップにクロ
ックパルスを供給するための高駆動クロックバファ、６
は上記各フリップフロップ４ａ〜４ｄと高駆動クロック
バファ５とを接続しているクロックラインである。
（順序回路）、５はこれら各４フリップフロップにクロ
ックパルスを供給するための高駆動クロックバファ、６
は上記各フリップフロップ４ａ〜４ｄと高駆動クロック
バファ５とを接続しているクロックラインである。
【０００９】従来のマスタースライス方式の半導体集積
回路は、予め図４（ｂ）に示すような同一形状の基本セ
ルを行列的に規則的かつ固定して配置したマスタチップ
１に対し、利用者が設計した上述の論理回路を自動配置
配線プログラムを用いて設計することで実現される。こ
の自動配置配線プログラムは、まず各順序回路４ａ〜４
ｄが任意の位置に配置（図中各順序回路は丸印を付けた
番号で示す）し、続いて、この順序回路４ａ〜４ｄ間の
配線を行うことで図４（ｂ）に示すようなパターンをマ
スタチップ１上で設計している。
回路は、予め図４（ｂ）に示すような同一形状の基本セ
ルを行列的に規則的かつ固定して配置したマスタチップ
１に対し、利用者が設計した上述の論理回路を自動配置
配線プログラムを用いて設計することで実現される。こ
の自動配置配線プログラムは、まず各順序回路４ａ〜４
ｄが任意の位置に配置（図中各順序回路は丸印を付けた
番号で示す）し、続いて、この順序回路４ａ〜４ｄ間の
配線を行うことで図４（ｂ）に示すようなパターンをマ
スタチップ１上で設計している。
【００１０】
【発明が解決しようとする課題】従来の半導体集積回路
は以上のように、自動配置配線プログラムにより各順序
回路が自動的に任意の位置に配置されるため、各順序回
路間でのクロックラインの長さにアンバランスが生じる
てしまうなどの課題があった。
は以上のように、自動配置配線プログラムにより各順序
回路が自動的に任意の位置に配置されるため、各順序回
路間でのクロックラインの長さにアンバランスが生じる
てしまうなどの課題があった。
【００１１】これは、図６のタイムチャートに示すよう
に、例えば高駆動クロックバファ５と順序回路４ａの間
の配線距離（クロックラインの長さ）に対して順序回路
４ｂとの配線距離が極端に長く設計された場合、本来順
序回路４ｂは第２のパルスエッジでデータ取り込みを行
わなければならないのに、第１のパルスエッジでデータ
取り込みを行うように誤動作する場合が起こり得るから
である。
に、例えば高駆動クロックバファ５と順序回路４ａの間
の配線距離（クロックラインの長さ）に対して順序回路
４ｂとの配線距離が極端に長く設計された場合、本来順
序回路４ｂは第２のパルスエッジでデータ取り込みを行
わなければならないのに、第１のパルスエッジでデータ
取り込みを行うように誤動作する場合が起こり得るから
である。
【００１２】この発明は上記のような課題を解決するた
めになされたもので、マスタースライス方式の半導体集
積回路において、マスターチップ上に構成する順序回路
のクロックラインの長さのばらつきにより発生するクロ
ックスキューを低減させる半導体集積回路の構造を提供
することを目的とする。
めになされたもので、マスタースライス方式の半導体集
積回路において、マスターチップ上に構成する順序回路
のクロックラインの長さのばらつきにより発生するクロ
ックスキューを低減させる半導体集積回路の構造を提供
することを目的とする。
【００１３】
【課題を解決するための手段】この発明に係る半導体集
積回路は、トランジスタ基本回路としての基本セルを行
列的に規則的かつ固定して配置した内部コア領域と、こ
の内部コア領域の周辺に複数のＩ／Ｏセルが配置された
Ｉ／Ｏ部からなるマスターチップを、内部コア領域に予
めフリップフロップ等の順序回路を専用に構成する基本
セルが作り込まれた順序回路専用セル領域を設けて、複
数の基本セル領域に分割された構造としたことを特徴と
している。
積回路は、トランジスタ基本回路としての基本セルを行
列的に規則的かつ固定して配置した内部コア領域と、こ
の内部コア領域の周辺に複数のＩ／Ｏセルが配置された
Ｉ／Ｏ部からなるマスターチップを、内部コア領域に予
めフリップフロップ等の順序回路を専用に構成する基本
セルが作り込まれた順序回路専用セル領域を設けて、複
数の基本セル領域に分割された構造としたことを特徴と
している。
【００１４】特に、上記マスターチップ上の順序回路専
用セル領域に予め作り込まれる各基本セルの構造は、予
め予定された機能を実現する構造であり、この順序回路
専用セル領域には、高駆動バッファが作り込まれるとと
もに、各基本セルが最短距離で接続可能な位置に隣接し
て作り込まれる。
用セル領域に予め作り込まれる各基本セルの構造は、予
め予定された機能を実現する構造であり、この順序回路
専用セル領域には、高駆動バッファが作り込まれるとと
もに、各基本セルが最短距離で接続可能な位置に隣接し
て作り込まれる。
【００１５】また、この順序回路専用セル領域では、こ
れら各基本セルのデータ入出力ピンが所定のピッチで配
列されている。
れら各基本セルのデータ入出力ピンが所定のピッチで配
列されている。
【００１６】
【作用】この発明における半導体集積回路は、予めマス
ターチップ上の内部セル領域を、順序回路専用の基本セ
ルを作り込んだ順序回路専用セル領域で複数の基本セル
領域に分割しておくので、各基本セル領域ではそれぞれ
別個の順序回路専用の基本セルと接続することにより、
各基本セル領域での配線を物理的に短くできることか
ら、全体としてクロックスキューの発生を最小限に抑え
る。
ターチップ上の内部セル領域を、順序回路専用の基本セ
ルを作り込んだ順序回路専用セル領域で複数の基本セル
領域に分割しておくので、各基本セル領域ではそれぞれ
別個の順序回路専用の基本セルと接続することにより、
各基本セル領域での配線を物理的に短くできることか
ら、全体としてクロックスキューの発生を最小限に抑え
る。
【００１７】また、順序回路専用セル領域における各基
本セルは配線工程以前に予め作り込まれるので、基本セ
ル領域における各基本セルは順序回路の機能を実現でき
る構造にしておく必要がなくなり、したがって、これら
順序回路専用セル領域における基本セルの構造と基本セ
ル領域における基本セルの構造（機能、サイズ等）は、
異なるものとすることができる。
本セルは配線工程以前に予め作り込まれるので、基本セ
ル領域における各基本セルは順序回路の機能を実現でき
る構造にしておく必要がなくなり、したがって、これら
順序回路専用セル領域における基本セルの構造と基本セ
ル領域における基本セルの構造（機能、サイズ等）は、
異なるものとすることができる。
【００１８】また、順序回路専用セル領域には、各順序
回路専用の基本セルのデータ入出力ピンが所定のピッチ
で配列されているので、各順序回路専用の基本セルにお
ける入出力の配線位置を固定する。
回路専用の基本セルのデータ入出力ピンが所定のピッチ
で配列されているので、各順序回路専用の基本セルにお
ける入出力の配線位置を固定する。
【００１９】さらに、順序回路専用セル領域には、高駆
動クロックバッファも予め作り込まれているので、この
高駆動クロックバッファと各順序回路とを接続するクロ
ックラインの長さを最小にする。
動クロックバッファも予め作り込まれているので、この
高駆動クロックバッファと各順序回路とを接続するクロ
ックラインの長さを最小にする。
【００２０】
【実施例】以下、この発明の一実施例を図１乃至図３を
用いて説明する。なお、図中同一部分には同一符号を付
して説明を省略する。
用いて説明する。なお、図中同一部分には同一符号を付
して説明を省略する。
【００２１】図１（ａ）は、この発明の一実施例による
マスタースライス方式の半導体集積回路におけるマスタ
ーチップ１の構造を示す図であり、このマスターチップ
１の内部コア領域Ａは、予め順序回路専用セル領域Ｃを
設けることで、複数の基本セル領域Ｄに分割されてい
る。
マスタースライス方式の半導体集積回路におけるマスタ
ーチップ１の構造を示す図であり、このマスターチップ
１の内部コア領域Ａは、予め順序回路専用セル領域Ｃを
設けることで、複数の基本セル領域Ｄに分割されてい
る。
【００２２】そして、この順序回路専用セル領域Ｃに
は、フリップフロップ、ラッチ等を構成する基本セル２
（トランジスタ基本回路）が作り込まれており、これら
基本セル２は隣接し、最短距離で接続できるように予め
配置されている。
は、フリップフロップ、ラッチ等を構成する基本セル２
（トランジスタ基本回路）が作り込まれており、これら
基本セル２は隣接し、最短距離で接続できるように予め
配置されている。
【００２３】さらに、この順序回路専用セル領域Ｃに
は、高駆動クロックバッファ５も作り込まれており、ク
ロックライン６が各順序回路４ａ〜４ｄ間で均等になる
ような構造になっているとともに、各順序回路４ａ〜４
ｄのデータ入出力ピン７も所定のピッチで整然と配置さ
れている。
は、高駆動クロックバッファ５も作り込まれており、ク
ロックライン６が各順序回路４ａ〜４ｄ間で均等になる
ような構造になっているとともに、各順序回路４ａ〜４
ｄのデータ入出力ピン７も所定のピッチで整然と配置さ
れている。
【００２４】なお、上記順序回路専用セル領域Ｃでは、
各順序回路４ａ〜４ｄ及び高駆動クロックバッファ５と
も、配線工程以前に予め作り込んでおくので、その機能
を利用者が自由に選択できるカスタムレイアウトで設計
でき、かつこの領域Ｃにおける配線もカスタムレイアウ
トで設計できる。
各順序回路４ａ〜４ｄ及び高駆動クロックバッファ５と
も、配線工程以前に予め作り込んでおくので、その機能
を利用者が自由に選択できるカスタムレイアウトで設計
でき、かつこの領域Ｃにおける配線もカスタムレイアウ
トで設計できる。
【００２５】したがって、上記各基本セル領域Ｄには、
通常の基本セル２（これらの基本セルには順序回路の機
能は必要ない）が敷き詰められ、順序回路以外の論理回
路を実現するために用いられる。また、この基本セル領
域Ｄにおける基本セル２は、上記順序回路専用セル領域
Ｃにおける基本セル２と同一の形状である必要はなく、
セルサイズも変更できるので、より小さく作り込んでお
けば内部コア領域Ａの面積効率を上げることができる。
通常の基本セル２（これらの基本セルには順序回路の機
能は必要ない）が敷き詰められ、順序回路以外の論理回
路を実現するために用いられる。また、この基本セル領
域Ｄにおける基本セル２は、上記順序回路専用セル領域
Ｃにおける基本セル２と同一の形状である必要はなく、
セルサイズも変更できるので、より小さく作り込んでお
けば内部コア領域Ａの面積効率を上げることができる。
【００２６】次に、この発明に係るマスタースライス方
式の半導体集積回路におけるマスターチップ１の具体的
な構成例について説明する。
式の半導体集積回路におけるマスターチップ１の具体的
な構成例について説明する。
【００２７】例えば図１（ｂ）に示すような組み合わせ
回路Ｅ1 〜Ｅ3 を含む４ビットシフトレジスタを設計し
ていく場合、マスターチップ１上の所定領域（例えば図
１（ａ）で斜線で示した部分）に図２に示すように、そ
れぞれが順序回路４ａ〜４ｄとして機能するように予め
作り込むとともに、高駆動クロックバッファ５も作り込
んでおく（カスタムレイアウト）。
回路Ｅ1 〜Ｅ3 を含む４ビットシフトレジスタを設計し
ていく場合、マスターチップ１上の所定領域（例えば図
１（ａ）で斜線で示した部分）に図２に示すように、そ
れぞれが順序回路４ａ〜４ｄとして機能するように予め
作り込むとともに、高駆動クロックバッファ５も作り込
んでおく（カスタムレイアウト）。
【００２８】そして、これら各基本セル間の配線につい
てもカスタムレイアウトで設計しておき、各順序回路４
ａ〜４ｄのデータ入出力ピン７も配線しやすいように所
定のピッチで配置しておく。
てもカスタムレイアウトで設計しておき、各順序回路４
ａ〜４ｄのデータ入出力ピン７も配線しやすいように所
定のピッチで配置しておく。
【００２９】なお、図２中に示された順序回路専用セル
領域Ｃは、図１（ａ）におけるマスターチップ１上の中
心部分であり、図中、斜線部分がそれぞれこの順序回路
専用セル領域Ｃで分割された基本セル領域Ｄを示してい
る。
領域Ｃは、図１（ａ）におけるマスターチップ１上の中
心部分であり、図中、斜線部分がそれぞれこの順序回路
専用セル領域Ｃで分割された基本セル領域Ｄを示してい
る。
【００３０】また、上記実施例によるとマスターチップ
１上に予め作り込む順序回路専用セル領域Ｃの形状は、
十字の形状をしているが、特にこの形状に限定されるも
のではなく、例えば図３（ａ）あるいは同図（ｂ）に示
すように、単に内部コア領域Ａを上下あるいは左右の基
本セル領域Ｄに分割するようにしても同様の効果を奏す
る。
１上に予め作り込む順序回路専用セル領域Ｃの形状は、
十字の形状をしているが、特にこの形状に限定されるも
のではなく、例えば図３（ａ）あるいは同図（ｂ）に示
すように、単に内部コア領域Ａを上下あるいは左右の基
本セル領域Ｄに分割するようにしても同様の効果を奏す
る。
【００３１】また、図２に示すように、上記実施例では
各高駆動クロックバッファ５が全て配線接続されている
ので、共通のクロック発生部（図示せず）と配線接続す
ることにより全基本セル領域Ｄの同期を取ることができ
るが、各高駆動クロックバッファ５間を配線接続せず、
それぞれ別個のクロック発生部と配線接続すれば基本セ
ル領域Ｄをそれぞれ非同期に動作させることができる。
各高駆動クロックバッファ５が全て配線接続されている
ので、共通のクロック発生部（図示せず）と配線接続す
ることにより全基本セル領域Ｄの同期を取ることができ
るが、各高駆動クロックバッファ５間を配線接続せず、
それぞれ別個のクロック発生部と配線接続すれば基本セ
ル領域Ｄをそれぞれ非同期に動作させることができる。
【００３２】
【発明の効果】以上のようにこの発明によれば、トラン
ジスタ基本回路としての基本セルを行列的に規則的かつ
固定して配置した内部コア領域と、この内部コア領域の
周辺に複数のＩ／Ｏセルが配置されたＩ／Ｏ部からなる
マスターチップを、内部コア領域に予めフリップフロッ
プ等の順序回路を専用に構成する基本セルが作り込まれ
た順序回路専用セル領域を設けて、複数の基本セル領域
に分割させた構造とし、さらに、この順序回路専用セル
領域には、高駆動クロックバッファも予め作り込んでお
くので、各基本セル領域に実現する組み合わせ回路間の
配線を物理的に短くできることから、全体としてクロッ
クスキューの発生を最小限に抑えられる効果がある。
ジスタ基本回路としての基本セルを行列的に規則的かつ
固定して配置した内部コア領域と、この内部コア領域の
周辺に複数のＩ／Ｏセルが配置されたＩ／Ｏ部からなる
マスターチップを、内部コア領域に予めフリップフロッ
プ等の順序回路を専用に構成する基本セルが作り込まれ
た順序回路専用セル領域を設けて、複数の基本セル領域
に分割させた構造とし、さらに、この順序回路専用セル
領域には、高駆動クロックバッファも予め作り込んでお
くので、各基本セル領域に実現する組み合わせ回路間の
配線を物理的に短くできることから、全体としてクロッ
クスキューの発生を最小限に抑えられる効果がある。
【図１】この発明の一実施例による半導体集積回路にお
けるマスターチップの構造を示す平面図及び予め作り込
んでおく順序回路の構成例である。
けるマスターチップの構造を示す平面図及び予め作り込
んでおく順序回路の構成例である。
【図２】上記マスターチップ上に予め作り込んだ順序回
路専用セル領域内における各基本セルの一構成例を示す
図である。
路専用セル領域内における各基本セルの一構成例を示す
図である。
【図３】上記マスターチップ上に予め作り込む順序回路
専用セル領域の形状例を示す図である。
専用セル領域の形状例を示す図である。
【図４】 従来の半導体集積回路におけるマスターチッ
プ及び基本セルのそれぞれの構造を示す図である。
プ及び基本セルのそれぞれの構造を示す図である。
【図５】従来の半導体集積回路で実現する順序回路パタ
ーンの形成動作を説明するための図である。
ーンの形成動作を説明するための図である。
【図６】従来の半導体集積回路で実現された順序回路パ
ターンにおけるクロックスキューの発生状況を説明する
ためのタイムチャートである。
ターンにおけるクロックスキューの発生状況を説明する
ためのタイムチャートである。
１…マスターチップ、２…基本セル、３…Ｉ／Ｏセル、
７…データ入出力ピン、Ａ…内部コア領域、Ｂ…Ｉ／Ｏ
部、Ｃ…順序回路専用セル領域、Ｄ…基本セル領域。
７…データ入出力ピン、Ａ…内部コア領域、Ｂ…Ｉ／Ｏ
部、Ｃ…順序回路専用セル領域、Ｄ…基本セル領域。
Claims (6)
- 【請求項１】 トランジスタ基本回路としての基本セル
を行列状に規則的かつ固定して配置した内部コア領域
と、該内部コア領域の周辺に複数のＩ／Ｏセルを配置し
たＩ／Ｏ部からなるマスターチップ上で、任意の基本セ
ル間を配線により接続することで所望の論理回路を実現
するマスタースライス方式の半導体集積回路において、 前記マスターチップ上の内部コア領域は、予め順序回路
を専用に構成する基本セルが作り込まれた順序回路専用
セル領域と、該順序回路専用セル領域により分割された
複数の基本セル領域から構成されていることを特徴とす
る半導体集積回路。 - 【請求項２】 前記マスターチップ上の順序回路専用セ
ル領域における各基本セルは、前記分割されている各基
本セル領域における各基本セルの構造と異なっているこ
とを特徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記順序回路専用セル領域には、予め順
序回路専用セル領域における各基本セルが最短距離で接
続可能な位置に隣接して作り込まれていることを特徴と
する請求項１記載の半導体集積回路。 - 【請求項４】 前記順序回路専用セル領域には、予め高
駆動クロックバッファが作り込まれていることを特徴と
する請求項１記載の半導体集積回路。 - 【請求項５】 前記順序回路専用セル領域には、予め作
り込まれている前記順序回路のデータ入出力ピンが所定
のピッチで配置されていることを特徴とする請求項１記
載の半導体集積回路。 - 【請求項６】 前記順序回路専用セル領域で分割された
各基本セル領域は、選択的に同期することを特徴とする
請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33613192A JPH06188397A (ja) | 1992-12-16 | 1992-12-16 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33613192A JPH06188397A (ja) | 1992-12-16 | 1992-12-16 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06188397A true JPH06188397A (ja) | 1994-07-08 |
Family
ID=18296022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33613192A Pending JPH06188397A (ja) | 1992-12-16 | 1992-12-16 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06188397A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6445065B1 (en) * | 2000-06-06 | 2002-09-03 | In-Chip Systems, Inc. | Routing driven, metal programmable integrated circuit architecture with multiple types of core cells |
| EP1363210A1 (en) * | 2002-05-13 | 2003-11-19 | NEC Electronics Corporation | Design method for gate array integrated circuit |
| GB2382923B (en) * | 2001-08-29 | 2004-05-05 | Nec Corp | Semiconductor integrated circuit and its layout method |
| JP2006080436A (ja) * | 2004-09-13 | 2006-03-23 | Renesas Technology Corp | 論理回路装置及びその製造方法 |
| US7265396B2 (en) | 2004-01-07 | 2007-09-04 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1992
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