JPS6358942A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6358942A JPS6358942A JP20434686A JP20434686A JPS6358942A JP S6358942 A JPS6358942 A JP S6358942A JP 20434686 A JP20434686 A JP 20434686A JP 20434686 A JP20434686 A JP 20434686A JP S6358942 A JPS6358942 A JP S6358942A
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- JP
- Japan
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- transistors
- buffer
- lines
- transistor
- semiconductor device
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000000872 buffer Substances 0.000 claims abstract description 41
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000006187 pill Substances 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11898—Input and output buffer/driver structures
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は半導体装置において、
各種のサイズのトランジスタによってバラフッセル用ト
ランジスタ列を構成することにより、任意の駆動能力を
もつバッファピルを選択できるようにしたものである。
ランジスタ列を構成することにより、任意の駆動能力を
もつバッファピルを選択できるようにしたものである。
本発明は半導体装置、特にゲートアレイＬＳＩ（大規模
集積回路）に関する。
集積回路）に関する。
ＬＳＩユーザの多様な要求に応じてＬＳＩを短期間で多
品種少量生産する場合、フルカスタムＬＳＩでは膨大な
開発期間と費用がかかるため、ゲートアレイＬＳＩが用
いられることは周知の通りである。
品種少量生産する場合、フルカスタムＬＳＩでは膨大な
開発期間と費用がかかるため、ゲートアレイＬＳＩが用
いられることは周知の通りである。
このゲートアレイＬＳＩでは、トランジスタであるベー
シックセル（ＢＣ）の集合（ユニットセル）が多数個予
め同一半導体基板上に規則的に配置されてあり、それら
の間の配線のみをしＳｌユーザの論理回路情報に従って
しＳ■メーカが行なうことにより、ＬＳＩユーザの要求
する論理回路機能を実現する。このゲートアレイＬＳＩ
によれば、配線のみでよいのでマスク設３１は簡単にな
り、開発期間の短縮化を実現できる。
シックセル（ＢＣ）の集合（ユニットセル）が多数個予
め同一半導体基板上に規則的に配置されてあり、それら
の間の配線のみをしＳｌユーザの論理回路情報に従って
しＳ■メーカが行なうことにより、ＬＳＩユーザの要求
する論理回路機能を実現する。このゲートアレイＬＳＩ
によれば、配線のみでよいのでマスク設３１は簡単にな
り、開発期間の短縮化を実現できる。
このゲートアレイＬＳＩにＪ５いては、ＬＳＩユーザの
多様な要求に応じて、バッファピルの駆動能力が最適な
ものが要求される。
多様な要求に応じて、バッファピルの駆動能力が最適な
ものが要求される。
ゲートアレイしＳｌにおいては、バッファセル領域内の
トランジスタのトランジスタサイズは同一であり、それ
らが規則的に配置されているため、内部のバッファセル
の駆動能力は固定であった。
トランジスタのトランジスタサイズは同一であり、それ
らが規則的に配置されているため、内部のバッファセル
の駆動能力は固定であった。
このバッファセルの出力駆動能力は容量のパラメータで
ある之Ｕの値に対応するが、その値が大なる程駆動能力
も大である。このバッファセルの出力駆動能力に対する
負荷の割合は、波形の立上り、立下がり時のなまりが容
量が大なるほど大きくなるので許容上限順が設定されて
おり、フリップフロップのクロック入力以外の入力に接
続されるデータ系のバッファの場合は例えば３倍でそれ
以上は禁止されており、またフリップフロップのクロッ
ク入力に接続されるクロック系のバッファの場合は例え
ば１．５倍でそれ以上は禁止されている。
ある之Ｕの値に対応するが、その値が大なる程駆動能力
も大である。このバッファセルの出力駆動能力に対する
負荷の割合は、波形の立上り、立下がり時のなまりが容
量が大なるほど大きくなるので許容上限順が設定されて
おり、フリップフロップのクロック入力以外の入力に接
続されるデータ系のバッファの場合は例えば３倍でそれ
以上は禁止されており、またフリップフロップのクロッ
ク入力に接続されるクロック系のバッファの場合は例え
ば１．５倍でそれ以上は禁止されている。
しかるに、前記した如く、バッフ１セルの駆動能力は固
定であり、例えば３６２ｕの駆動能力をもつバッファセ
ルの次に大なる駆動能力のバッファセルは２倍の７２ｅ
ｌＪである。このため、１２０之Ｕの負荷に接続される
データ系のバッフ７セルの場合、３６ｅｕのバッフ７セ
ルは使用できくＥいので、第３図（Ａ＞に示す如く、次
の駆動能力の７２２ｕのバッファｔ？ル１を負荷２に接
続しなければならず、あるいは第３図（Ｂ）に示す如く
、１２０之Ｕの負荷２を２ａ、２ｂで示す如＜６０２Ｕ
ずつに２分割し、夫々の負荷２ａ。
定であり、例えば３６２ｕの駆動能力をもつバッファセ
ルの次に大なる駆動能力のバッファセルは２倍の７２ｅ
ｌＪである。このため、１２０之Ｕの負荷に接続される
データ系のバッフ７セルの場合、３６ｅｕのバッフ７セ
ルは使用できくＥいので、第３図（Ａ＞に示す如く、次
の駆動能力の７２２ｕのバッファｔ？ル１を負荷２に接
続しなければならず、あるいは第３図（Ｂ）に示す如く
、１２０之Ｕの負荷２を２ａ、２ｂで示す如＜６０２Ｕ
ずつに２分割し、夫々の負荷２ａ。
２ｂに対して３６２Ｕの駆動能力のバッファ３及び４を
接続する構成としなければならず、いずれの場合も４０
〜５０之Ｕ程度で良いにも拘らず必要以上のトランジス
タ領域を使用しなければならないという問題点があった
。
接続する構成としなければならず、いずれの場合も４０
〜５０之Ｕ程度で良いにも拘らず必要以上のトランジス
タ領域を使用しなければならないという問題点があった
。
本発明は上記の点に鑑みて創作されたもので、任意の駆
動能力のバッファを選択することができる半導体装置を
提供することを目的とする。
動能力のバッファを選択することができる半導体装置を
提供することを目的とする。
本発明の半導体装置は、論理回路用のトランジスタ列と
は別に、互いに異なる複数のトランジスタサイズの多数
のトランジスタが整列されてなる内部バッファ用のトラ
ンジスタ列を設けたものである。
は別に、互いに異なる複数のトランジスタサイズの多数
のトランジスタが整列されてなる内部バッファ用のトラ
ンジスタ列を設けたものである。
内部バッファを構成する場合は、内部バッファ用のトラ
ンジスタ列を構成する複数のトランジスタサイズの多数
のトランジスタの中から所定のトランジスタサイズのト
ランジスタを適宜選択して配線接続することにより構成
できる。
ンジスタ列を構成する複数のトランジスタサイズの多数
のトランジスタの中から所定のトランジスタサイズのト
ランジスタを適宜選択して配線接続することにより構成
できる。
第１図は本発明装置の一実施例の概略構成図を示す。半
導体装置６のチップ中央には内部バッファ用の１〜ラン
ジスタ列７が設けられである。このトランジスタ列７は
互いにトランジスタサイズの異なるトランジスタ８，９
．１０．１１が各々多数個、図中縦方向に配列された複
数のトランジスタ列からなる。
導体装置６のチップ中央には内部バッファ用の１〜ラン
ジスタ列７が設けられである。このトランジスタ列７は
互いにトランジスタサイズの異なるトランジスタ８，９
．１０．１１が各々多数個、図中縦方向に配列された複
数のトランジスタ列からなる。
内部バッファ用トランジスタ列７をデツプ中央に配置し
たのは、他の論理回路に対する配線長をできるだけ短く
して配線容量をできるだけ低減１′るためと、配線のし
易さからである。
たのは、他の論理回路に対する配線長をできるだけ短く
して配線容量をできるだけ低減１′るためと、配線のし
易さからである。
この内部バッファ用トランジスタ列７の左側には論理回
路用トランジスタ列１２及び１３が設けられてあり、ま
た上記トランジスタ列７の右側にはトランジスタ列１４
及び１５が設けられである。
路用トランジスタ列１２及び１３が設けられてあり、ま
た上記トランジスタ列７の右側にはトランジスタ列１４
及び１５が設けられである。
トランジスタ列１２〜１５の各々は多数個のトランジス
タが規則的に配置されてなり、互いに同一のトランジス
タサイズのトランジスタからなる。
タが規則的に配置されてなり、互いに同一のトランジス
タサイズのトランジスタからなる。
上記のトランジスタ列８〜１５に対してユーザの要求す
る論理回路機能を実現する配線が行なわれる。この場合
、バッファの負荷のｇｕ値に対応した最適なｅｔＮｔｔ
＋のバッファが構成されるように、トランジスタ列７内
の各種サイズのトランジスタが適宜選択される。
る論理回路機能を実現する配線が行なわれる。この場合
、バッファの負荷のｇｕ値に対応した最適なｅｔＮｔｔ
＋のバッファが構成されるように、トランジスタ列７内
の各種サイズのトランジスタが適宜選択される。
これにより、前記した１２０ｅｕの負荷２を駆動するデ
ータ系のバッファを構成する場合は、例えば第２図に示
ず如く、５（ｎｕのバッファ２０を構成することができ
る。このバッファ２０の５０２Ｕは前記したバッファ１
の７２之Ｕに比し小なる値で、かつ、データ系のバッフ
ァの出力駆動能力に対する負荷の割合の上限値を越えな
い最適な値である。このようにして、本発明によれば、
適切な駆動能力のバッフ？を構成することができるので
ある。
ータ系のバッファを構成する場合は、例えば第２図に示
ず如く、５（ｎｕのバッファ２０を構成することができ
る。このバッファ２０の５０２Ｕは前記したバッファ１
の７２之Ｕに比し小なる値で、かつ、データ系のバッフ
ァの出力駆動能力に対する負荷の割合の上限値を越えな
い最適な値である。このようにして、本発明によれば、
適切な駆動能力のバッフ？を構成することができるので
ある。
上述の如く、本発明によれば、トランジスタサイズの異
なる多数のトランジスタの中から所定のトランジスタサ
イズのトランジスタを適宜選択してバッファを構成する
ようにしたので、負荷に対して適切な駆動能力をもつバ
ッファを、必要最小限のトランジスタ領域を確保して構
成することができ、従来に比し必要以上のトランジスタ
領域を使用せずともよく、またバッフ？の遅延時間のば
らつきもあり御することができ、更にチップ内の中央に
内部バッフ７用トランジスタ列を設けた場合は、他の論
理回路に対する配線８墨を低減できると共に、他の論理
回路に対する配線も容易である答の１−長を有するもの
である。
なる多数のトランジスタの中から所定のトランジスタサ
イズのトランジスタを適宜選択してバッファを構成する
ようにしたので、負荷に対して適切な駆動能力をもつバ
ッファを、必要最小限のトランジスタ領域を確保して構
成することができ、従来に比し必要以上のトランジスタ
領域を使用せずともよく、またバッフ？の遅延時間のば
らつきもあり御することができ、更にチップ内の中央に
内部バッフ７用トランジスタ列を設けた場合は、他の論
理回路に対する配線８墨を低減できると共に、他の論理
回路に対する配線も容易である答の１−長を有するもの
である。
第１図は本発明装置の一実茄例の概略構成図、第２図は
本発明装置の一実施例のブロック図、第３図は従来装置
の各個のブロック図である。 図において、 ６は半導体装置、 ７は内部バッファ用トランジスタ列、 ８〜１１はトランジスタ、 １２〜１５はトランジスタ列である。 〆
本発明装置の一実施例のブロック図、第３図は従来装置
の各個のブロック図である。 図において、 ６は半導体装置、 ７は内部バッファ用トランジスタ列、 ８〜１１はトランジスタ、 １２〜１５はトランジスタ列である。 〆
Claims (1)
- 論理回路用のトランジスタ列（１２〜１５）とは別に、
互いに異なる複数のトランジスタサイズの多数のトラン
ジスタ（８〜１１）が整列されてなる内部バッファ用の
トランジスタ列（７）を設けたことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20434686A JPS6358942A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20434686A JPS6358942A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6358942A true JPS6358942A (ja) | 1988-03-14 |
Family
ID=16488981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20434686A Pending JPS6358942A (ja) | 1986-08-29 | 1986-08-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6358942A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02142180A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 半導体集積回路 |
| JPH02201957A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | マスタースライス方式の半導体集積回路 |
| JPH02205341A (ja) * | 1989-02-03 | 1990-08-15 | Toshiba Corp | 半導体論理集積回路 |
| JPH04222274A (ja) * | 1990-12-21 | 1992-08-12 | Seiichi Asayama | 二重織物およびその製造法 |
| US5731606A (en) * | 1995-05-31 | 1998-03-24 | Shrivastava; Ritu | Reliable edge cell array design |
-
1986
- 1986-08-29 JP JP20434686A patent/JPS6358942A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02142180A (ja) * | 1988-11-22 | 1990-05-31 | Nec Corp | 半導体集積回路 |
| JPH02201957A (ja) * | 1989-01-30 | 1990-08-10 | Nec Ic Microcomput Syst Ltd | マスタースライス方式の半導体集積回路 |
| JPH02205341A (ja) * | 1989-02-03 | 1990-08-15 | Toshiba Corp | 半導体論理集積回路 |
| JPH04222274A (ja) * | 1990-12-21 | 1992-08-12 | Seiichi Asayama | 二重織物およびその製造法 |
| US5731606A (en) * | 1995-05-31 | 1998-03-24 | Shrivastava; Ritu | Reliable edge cell array design |
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