JPH0766373A - マスタースライス方式の半導体集積回路装置 - Google Patents
マスタースライス方式の半導体集積回路装置Info
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- JPH0766373A JPH0766373A JP23223993A JP23223993A JPH0766373A JP H0766373 A JPH0766373 A JP H0766373A JP 23223993 A JP23223993 A JP 23223993A JP 23223993 A JP23223993 A JP 23223993A JP H0766373 A JPH0766373 A JP H0766373A
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- basic
- integrated circuit
- semiconductor integrated
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Abstract
(57)【要約】
【目的】 大負荷を駆動する際に遅延時間を増加させる
ことなく、且つスキューが同一となるようにしたマスタ
ースライス方式の半導体集積回路装置を提供する。 【構成】 内部論理セル領域６と、その周辺部に配置し
た大駆動能力を有する入出力バッファ領域７とを備え、
前記内部論理セル領域６内には、チップ中心に最も駆動
能力の大きい基本セル列１を配置し、放射状に周辺に向
かうにしたがって、順次駆動能力が小さくなるように、
各基本セル列２，３，４を配置し、チップ全面に小駆動
能力の基本セル列を配置して半導体集積回路装置を構成
する。
ことなく、且つスキューが同一となるようにしたマスタ
ースライス方式の半導体集積回路装置を提供する。 【構成】 内部論理セル領域６と、その周辺部に配置し
た大駆動能力を有する入出力バッファ領域７とを備え、
前記内部論理セル領域６内には、チップ中心に最も駆動
能力の大きい基本セル列１を配置し、放射状に周辺に向
かうにしたがって、順次駆動能力が小さくなるように、
各基本セル列２，３，４を配置し、チップ全面に小駆動
能力の基本セル列を配置して半導体集積回路装置を構成
する。
Description
【０００１】
【産業上の利用分野】この発明は、マスタースライス方
式の半導体集積回路装置に関し、特に高速動作の可能な
大規模の半導体集積回路装置に関する。
式の半導体集積回路装置に関し、特に高速動作の可能な
大規模の半導体集積回路装置に関する。
【０００２】
【従来の技術】従来のマスタースライス方式の半導体集
積回路装置は、図６に示すように、論理回路を配置した
小駆動能力の内部論理セル領域101 と、その周辺部に配
置された大駆動能力を有する入出力バッファ領域102 と
で構成されている。このように内部論理セル領域におけ
る基本セルは小さく、駆動能力が小さくなっており、し
たがって回路に大きな負荷をかける場合には、負荷を分
散させるために回路段数を増加させる必要があり、遅延
時間が増大するという欠点があった。
積回路装置は、図６に示すように、論理回路を配置した
小駆動能力の内部論理セル領域101 と、その周辺部に配
置された大駆動能力を有する入出力バッファ領域102 と
で構成されている。このように内部論理セル領域におけ
る基本セルは小さく、駆動能力が小さくなっており、し
たがって回路に大きな負荷をかける場合には、負荷を分
散させるために回路段数を増加させる必要があり、遅延
時間が増大するという欠点があった。
【０００３】この欠点を解消するために、従来、種々の
方策が提案されている。例えば、特開昭６４−２４４４
３号には、図７に示すように、２種類の異なる駆動能力
を有する基本セルを内部論理セル領域101 に配置し、駆
動すべき負荷の大小により、使用する基本セルを選択
し、負荷の大小によらず遅延時間を少なくするように構
成したものが開示されている。なお図７において、Ａ−
１〜Ａ−４，Ｄ−１〜Ｄ−４，Ｇ−１〜Ｇ−４は大駆動
能力基本セル列を示し、Ｂ−１〜Ｂ−４，Ｃ−１〜Ｃ−
４，Ｅ−１〜Ｅ−４，Ｆ−１〜Ｆ−４，Ｈ−１〜Ｈ−４
は小駆動能力基本セル列を示している。
方策が提案されている。例えば、特開昭６４−２４４４
３号には、図７に示すように、２種類の異なる駆動能力
を有する基本セルを内部論理セル領域101 に配置し、駆
動すべき負荷の大小により、使用する基本セルを選択
し、負荷の大小によらず遅延時間を少なくするように構
成したものが開示されている。なお図７において、Ａ−
１〜Ａ−４，Ｄ−１〜Ｄ−４，Ｇ−１〜Ｇ−４は大駆動
能力基本セル列を示し、Ｂ−１〜Ｂ−４，Ｃ−１〜Ｃ−
４，Ｅ−１〜Ｅ−４，Ｆ−１〜Ｆ−４，Ｈ−１〜Ｈ−４
は小駆動能力基本セル列を示している。
【０００４】
【発明が解決しようとする課題】しかしながら、駆動能
力の異なる２種類の基本セル列を内部論理セル領域にも
たせた上記従来提案の構成のものは、駆動能力の大きい
基本セル列を使用しない場合には無駄となるスペースが
多くなってしまうという欠点がある。また、本来、大駆
動能力を有する基本セル列は、クロック及びリセット系
信号に用いられることが多く、図７に示したような従来
の構成のものにおいては、大規模の半導体集積回路とし
た場合には、スキューの問題が無視できなくなってしま
うという欠点がある。
力の異なる２種類の基本セル列を内部論理セル領域にも
たせた上記従来提案の構成のものは、駆動能力の大きい
基本セル列を使用しない場合には無駄となるスペースが
多くなってしまうという欠点がある。また、本来、大駆
動能力を有する基本セル列は、クロック及びリセット系
信号に用いられることが多く、図７に示したような従来
の構成のものにおいては、大規模の半導体集積回路とし
た場合には、スキューの問題が無視できなくなってしま
うという欠点がある。
【０００５】本発明は、従来のマスタースライス方式の
半導体集積回路装置における上記問題点を解消するため
になされたもので、大負荷を駆動する際に遅延時間を増
加させることなく、スキューがほぼ同一となり、また未
使用時においても無駄となるスペースが少なくなるよう
にしたマスタースライス方式の半導体集積回路装置を提
供することを目的とする。
半導体集積回路装置における上記問題点を解消するため
になされたもので、大負荷を駆動する際に遅延時間を増
加させることなく、スキューがほぼ同一となり、また未
使用時においても無駄となるスペースが少なくなるよう
にしたマスタースライス方式の半導体集積回路装置を提
供することを目的とする。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、内部論理セル領域と、その周辺
部に配置した入出力バッファ領域とからなるマスタース
ライス方式の半導体集積回路装置において、前記内部論
理セル領域に少なくとも２種類以上の駆動能力の異なる
基本セル列を備え、該基本セル列のうち大駆動能力をも
つ基本セル列を、内部論理セル領域の中心から放射状に
配置して構成するものである。
決するため、本発明は、内部論理セル領域と、その周辺
部に配置した入出力バッファ領域とからなるマスタース
ライス方式の半導体集積回路装置において、前記内部論
理セル領域に少なくとも２種類以上の駆動能力の異なる
基本セル列を備え、該基本セル列のうち大駆動能力をも
つ基本セル列を、内部論理セル領域の中心から放射状に
配置して構成するものである。
【０００７】このように構成したマスタースライス方式
の半導体集積回路装置においては、大駆動能力をもつ基
本セル列を内部論理セル領域の中心から放射状に配置し
ているので、大負荷を駆動する場合には、中心の大駆動
能力基本セル列から放射状に分散させることにより、回
路段数の増加による遅延時間を大にさせることがなく、
また内部論理セル領域全体に亘り配線長をほぼ均一にす
ることができるので、信号のばらつき（スキュー）を抑
えることができる。更に、大駆動能力基本セル列を使用
しない場合は、その基本セル列上に電源及びグランド配
線を施すことが可能なので、無駄なスペースを低減する
ことができる。
の半導体集積回路装置においては、大駆動能力をもつ基
本セル列を内部論理セル領域の中心から放射状に配置し
ているので、大負荷を駆動する場合には、中心の大駆動
能力基本セル列から放射状に分散させることにより、回
路段数の増加による遅延時間を大にさせることがなく、
また内部論理セル領域全体に亘り配線長をほぼ均一にす
ることができるので、信号のばらつき（スキュー）を抑
えることができる。更に、大駆動能力基本セル列を使用
しない場合は、その基本セル列上に電源及びグランド配
線を施すことが可能なので、無駄なスペースを低減する
ことができる。
【０００８】
【実施例】次に実施例について説明する。図１は、本発
明に係るマスタースライス方式の半導体集積回路装置の
基本的な実施例を示す概念図である。図において、１〜
４は内部論理セル領域６内に配置されている大駆動能力
をもつ基本セル列で、５は小駆動能力の基本セル列であ
り、各基本セル列１〜５の各駆動能力をＳ1 ，Ｓ2，Ｓ
3 ，Ｓ4 ，Ｓ5 としたとき、これらの基本セル列の駆動
能力は、図示のように、Ｓ1 ＞Ｓ2 ＞Ｓ3 ＞Ｓ4 ＞Ｓ5
となるように、トランジスタサイズ：Ｗ／Ｌ（Ｗ：ゲー
ト幅，Ｌ：ゲート長）を変えて構成されている。そし
て、チップ中心には、最も駆動能力の大きい基本セル列
１を配置し、放射状に周辺に向かうにしたがって、順次
駆動能力が小さくなるように、基本セル列２，３，４を
配置している。なお、７は内部論理セル領域６の周辺部
に配置されている入出力バッファ領域である。
明に係るマスタースライス方式の半導体集積回路装置の
基本的な実施例を示す概念図である。図において、１〜
４は内部論理セル領域６内に配置されている大駆動能力
をもつ基本セル列で、５は小駆動能力の基本セル列であ
り、各基本セル列１〜５の各駆動能力をＳ1 ，Ｓ2，Ｓ
3 ，Ｓ4 ，Ｓ5 としたとき、これらの基本セル列の駆動
能力は、図示のように、Ｓ1 ＞Ｓ2 ＞Ｓ3 ＞Ｓ4 ＞Ｓ5
となるように、トランジスタサイズ：Ｗ／Ｌ（Ｗ：ゲー
ト幅，Ｌ：ゲート長）を変えて構成されている。そし
て、チップ中心には、最も駆動能力の大きい基本セル列
１を配置し、放射状に周辺に向かうにしたがって、順次
駆動能力が小さくなるように、基本セル列２，３，４を
配置している。なお、７は内部論理セル領域６の周辺部
に配置されている入出力バッファ領域である。
【０００９】このように構成されたマスタースライス方
式の半導体集積回路装置において、クロックやリセット
系の大負荷を駆動する時には、まず初段には、最も駆動
能力の大きい基本セル列１で受け、その後、上下左右に
配置された４個の２段目の基本セル列２で受け、更に放
射状に配置されている８個の３段目の基本セル列３で受
け、その後、４個の４段目の基本セル列４で受け、最後
に小駆動能力の基本セル列５で受けるように、それぞれ
の必要な個所へ配線を行う。このように大負荷を駆動す
る時、大駆動能力基本セルから放射状に配置された順次
駆動能力を小さくした基本セル列へ分散することによ
り、チップ全体に亘り配線長をほぼ均一にすることがで
きる。
式の半導体集積回路装置において、クロックやリセット
系の大負荷を駆動する時には、まず初段には、最も駆動
能力の大きい基本セル列１で受け、その後、上下左右に
配置された４個の２段目の基本セル列２で受け、更に放
射状に配置されている８個の３段目の基本セル列３で受
け、その後、４個の４段目の基本セル列４で受け、最後
に小駆動能力の基本セル列５で受けるように、それぞれ
の必要な個所へ配線を行う。このように大負荷を駆動す
る時、大駆動能力基本セルから放射状に配置された順次
駆動能力を小さくした基本セル列へ分散することによ
り、チップ全体に亘り配線長をほぼ均一にすることがで
きる。
【００１０】次に、前記大駆動能力をもつ基本セル列の
構成について説明する。図２の（Ａ）は、その構成を示
す概略平面図である。図２の（Ａ）において、11は大駆
動能力基本セル列で、トランジスタサイズＷ／Ｌ（縦横
比）の大きい基本セルが２組左右対称に配置されてい
る。各基本セルは、２本のポリシリコンゲート12をＰ型
拡散領域13及びＮ型拡散領域14の上に横断して配置し、
Ｐチャネルトランジスタ及びＮチャネルトランジスタを
それぞれ２個ずつ計４個のトランジスタで構成されてい
る。なお、図２の（Ａ）において、×印はコンタクト15
を示している。また各基本セル列の高さ方向の寸法
（Ｈ）は、大駆動能力基本セル列でも小駆動能力基本セ
ル列でも同一サイズになっている。
構成について説明する。図２の（Ａ）は、その構成を示
す概略平面図である。図２の（Ａ）において、11は大駆
動能力基本セル列で、トランジスタサイズＷ／Ｌ（縦横
比）の大きい基本セルが２組左右対称に配置されてい
る。各基本セルは、２本のポリシリコンゲート12をＰ型
拡散領域13及びＮ型拡散領域14の上に横断して配置し、
Ｐチャネルトランジスタ及びＮチャネルトランジスタを
それぞれ２個ずつ計４個のトランジスタで構成されてい
る。なお、図２の（Ａ）において、×印はコンタクト15
を示している。また各基本セル列の高さ方向の寸法
（Ｈ）は、大駆動能力基本セル列でも小駆動能力基本セ
ル列でも同一サイズになっている。
【００１１】このように構成されている大駆動能力基本
セル列11を使用するときは、図２の（Ｂ）に示すよう
に、電源配線16，グランド配線17，第１の出力配線18，
第２の出力配線19を施し、２組の独立したバッファを形
成できるようになっている。これをシンボルで示すと、
図２の（Ｃ）のように表される。
セル列11を使用するときは、図２の（Ｂ）に示すよう
に、電源配線16，グランド配線17，第１の出力配線18，
第２の出力配線19を施し、２組の独立したバッファを形
成できるようになっている。これをシンボルで示すと、
図２の（Ｃ）のように表される。
【００１２】前述したように、実際の回路では、クロッ
クとリセット系の信号が大負荷となる場合が多く、本発
明においては、２組の独立したバッファによって信号が
伝達されるので、無駄な大駆動能力の基本セル列は存在
せず、効率的なレイアウト設計が可能となる。また、こ
れらの大駆動能力の基本セル列を使用しない時は、それ
らの基本セル列の上部にメタル配線を施し、電源又はグ
ランド配線として利用することができる。更に、基本セ
ル列の高さ方向の寸法（Ｈ）は、駆動能力の大小に拘ら
ず全て同一に設定されており、レイアウトする際に自動
化し易いようになっている。
クとリセット系の信号が大負荷となる場合が多く、本発
明においては、２組の独立したバッファによって信号が
伝達されるので、無駄な大駆動能力の基本セル列は存在
せず、効率的なレイアウト設計が可能となる。また、こ
れらの大駆動能力の基本セル列を使用しない時は、それ
らの基本セル列の上部にメタル配線を施し、電源又はグ
ランド配線として利用することができる。更に、基本セ
ル列の高さ方向の寸法（Ｈ）は、駆動能力の大小に拘ら
ず全て同一に設定されており、レイアウトする際に自動
化し易いようになっている。
【００１３】次に、本発明の具体的な実施例を図３に基
づいて説明する。図３において、１〜４は大駆動能力基
本セル列で、各基本セル列の駆動能力Ｓ1 〜Ｓ4 の大き
さは、Ｓ1 ＞Ｓ2 ＞Ｓ3 ＞Ｓ4 の順になっている。な
お、小駆動能力の基本セル列は図示を省略しているが、
チップ全面に配置されているものとする。この実施例に
おいては、Ｘ軸及びＹ軸に沿った第１のチップ分割線21
上に、大駆動能力基本セル列１，２，３を十字形に配置
している。更に、第１のチップ分割線21によって４分割
された内部論理セル領域６の各分割領域において、第２
のチップ分割線22上に、１個の大駆動能力基本セル列３
を中心にして、４個の大駆動能力基本セル列４を十字形
に配置して、マスタースライス方式の半導体集積回路装
置を構成する。
づいて説明する。図３において、１〜４は大駆動能力基
本セル列で、各基本セル列の駆動能力Ｓ1 〜Ｓ4 の大き
さは、Ｓ1 ＞Ｓ2 ＞Ｓ3 ＞Ｓ4 の順になっている。な
お、小駆動能力の基本セル列は図示を省略しているが、
チップ全面に配置されているものとする。この実施例に
おいては、Ｘ軸及びＹ軸に沿った第１のチップ分割線21
上に、大駆動能力基本セル列１，２，３を十字形に配置
している。更に、第１のチップ分割線21によって４分割
された内部論理セル領域６の各分割領域において、第２
のチップ分割線22上に、１個の大駆動能力基本セル列３
を中心にして、４個の大駆動能力基本セル列４を十字形
に配置して、マスタースライス方式の半導体集積回路装
置を構成する。
【００１４】このように構成したマスタースライス方式
の半導体集積回路装置においては、クロックやリセット
系の大負荷を駆動する際、まず初段入力は最も駆動能力
の大きい基本セル列１で受け、その後、上下左右に配置
された４個の２段目の基本セル列２で受け、更に８個の
３段目の基本セル列３で受け、その後、12個の４段目の
基本セル列４で受け、最後に図示しないチップ全面に配
置されている小駆動能力の基本セル列のそれぞれ必要な
個所へ信号を入力するように配線する。このように、大
負荷を駆動する際、大駆動能力基本セルから十字形に配
置されている基本セル列に、信号を順次樹木状に入力す
るように配線を施すことにより、チップ全体に対して配
線長をほぼ均一にすることができる。したがって、信号
のばらつきによるスキューを問題とするクロックやリセ
ット系の信号にとって、信号の遅延時間が各段階ではほ
ぼ同一にすることができるので、タイミングを気にする
ことなく所望の回路設計を行うことができる。
の半導体集積回路装置においては、クロックやリセット
系の大負荷を駆動する際、まず初段入力は最も駆動能力
の大きい基本セル列１で受け、その後、上下左右に配置
された４個の２段目の基本セル列２で受け、更に８個の
３段目の基本セル列３で受け、その後、12個の４段目の
基本セル列４で受け、最後に図示しないチップ全面に配
置されている小駆動能力の基本セル列のそれぞれ必要な
個所へ信号を入力するように配線する。このように、大
負荷を駆動する際、大駆動能力基本セルから十字形に配
置されている基本セル列に、信号を順次樹木状に入力す
るように配線を施すことにより、チップ全体に対して配
線長をほぼ均一にすることができる。したがって、信号
のばらつきによるスキューを問題とするクロックやリセ
ット系の信号にとって、信号の遅延時間が各段階ではほ
ぼ同一にすることができるので、タイミングを気にする
ことなく所望の回路設計を行うことができる。
【００１５】なお、十字形に配置されているこれらの大
駆動能力の基本セル列を使用しない場合には、第１のチ
ップ分割線21及び第２のチップ分割線22上に、幅広なメ
タル配線を施し、電源又はグランド配線として利用する
ことも可能である。
駆動能力の基本セル列を使用しない場合には、第１のチ
ップ分割線21及び第２のチップ分割線22上に、幅広なメ
タル配線を施し、電源又はグランド配線として利用する
ことも可能である。
【００１６】次に、本発明の具体的な他の実施例を図４
に基づいて説明する。図３に示した実施例は、大駆動能
力の基本セル列を第１のチップ分割線21に沿って十字形
に配置して、内部論理セル領域６を４分割し、その分割
領域を更に第２のチップ分割線22に沿って十字形に大駆
動能力基本セルを配置して内部論理セル領域を16分割し
たものであるが、本実施例は図４に示すように、更に第
３のチップ分割線23に沿って大駆動能力基本セルを十字
形に配置して、内部論理セル領域６を64分割するように
構成するものである。
に基づいて説明する。図３に示した実施例は、大駆動能
力の基本セル列を第１のチップ分割線21に沿って十字形
に配置して、内部論理セル領域６を４分割し、その分割
領域を更に第２のチップ分割線22に沿って十字形に大駆
動能力基本セルを配置して内部論理セル領域を16分割し
たものであるが、本実施例は図４に示すように、更に第
３のチップ分割線23に沿って大駆動能力基本セルを十字
形に配置して、内部論理セル領域６を64分割するように
構成するものである。
【００１７】このように、十字形配置の大駆動能力基本
セルを３階層以上に亘って、次々と繰り返し内部論理セ
ル領域を分割していくことにより、より大規模な集積回
路装置でも、またより大負荷時でも、最終的には小さな
領域として考え、設計することができる。
セルを３階層以上に亘って、次々と繰り返し内部論理セ
ル領域を分割していくことにより、より大規模な集積回
路装置でも、またより大負荷時でも、最終的には小さな
領域として考え、設計することができる。
【００１８】次に本発明に係るマスタースライス方式の
半導体集積回路装置における大駆動能力をもつ基本セル
列の他の構成例について説明する。図５は、大駆動能力
基本セル列の基本セルを、ゲート幅Ｗを大きくして実現
したときのレイアウトを示す図である。図５において、
31は大駆動能力基本セル列、32はポリシリコンゲート
で、ゲート幅が３倍になるように屈曲して形成されてい
る。33はＰ型拡散領域、34はＮ型拡散領域、35はコンタ
クト、36は電源配線、37はグランド配線、38は第１の出
力配線、39は第２の出力配線を示している。
半導体集積回路装置における大駆動能力をもつ基本セル
列の他の構成例について説明する。図５は、大駆動能力
基本セル列の基本セルを、ゲート幅Ｗを大きくして実現
したときのレイアウトを示す図である。図５において、
31は大駆動能力基本セル列、32はポリシリコンゲート
で、ゲート幅が３倍になるように屈曲して形成されてい
る。33はＰ型拡散領域、34はＮ型拡散領域、35はコンタ
クト、36は電源配線、37はグランド配線、38は第１の出
力配線、39は第２の出力配線を示している。
【００１９】このように構成した基本セルにおいて、Ｐ
チャネルトランジスタ及びＮチャネルトランジスタと
も、拡散領域の高さ寸法をｈとすると、Ｐ型及びＮ型拡
散領域33，34とポリシリコンゲート32とで構成される各
トランジスタのゲート幅Ｗは、Ｗ＝３×ｈとなる。この
場合でも、基本セル列31の高さ方向の寸法Ｈは、小駆動
能力の基本セル列と同じに設定される。
チャネルトランジスタ及びＮチャネルトランジスタと
も、拡散領域の高さ寸法をｈとすると、Ｐ型及びＮ型拡
散領域33，34とポリシリコンゲート32とで構成される各
トランジスタのゲート幅Ｗは、Ｗ＝３×ｈとなる。この
場合でも、基本セル列31の高さ方向の寸法Ｈは、小駆動
能力の基本セル列と同じに設定される。
【００２０】上記構成例では、ゲート幅Ｗを３倍（３
ｈ）としたものを示したが、更に大きな駆動能力が必要
な場合は、横方向にセルを伸長して、５倍，７倍，９
倍，・・・というように、（２ｎ＋１）倍（ｎは自然数）
の大きさに拡大することも可能である。一方、ゲート長
Ｌに着目すれば、駆動能力を大にするにつれてゲート長
を短くすることにより、大駆動能力の基本セル列を実現
することができる。
ｈ）としたものを示したが、更に大きな駆動能力が必要
な場合は、横方向にセルを伸長して、５倍，７倍，９
倍，・・・というように、（２ｎ＋１）倍（ｎは自然数）
の大きさに拡大することも可能である。一方、ゲート長
Ｌに着目すれば、駆動能力を大にするにつれてゲート長
を短くすることにより、大駆動能力の基本セル列を実現
することができる。
【００２１】このように、大駆動能力の基本セル列であ
っても、基本セル列の高さ方向の寸法Ｈは一定となって
おり、また大駆動能力の基本セル列の配置については、
予め特殊セルとして、通常の小駆動能力の基本セル列と
区分して、ＣＡＤ上のライブラリィに登録しておくこと
により、内部論理セル領域内の配置は全て、コンピュー
タ支援に基づく自動配置配線システムで、回路情報に基
づいて設定することができる。
っても、基本セル列の高さ方向の寸法Ｈは一定となって
おり、また大駆動能力の基本セル列の配置については、
予め特殊セルとして、通常の小駆動能力の基本セル列と
区分して、ＣＡＤ上のライブラリィに登録しておくこと
により、内部論理セル領域内の配置は全て、コンピュー
タ支援に基づく自動配置配線システムで、回路情報に基
づいて設定することができる。
【００２２】したがって、内部論理セル領域内の配置，
配線は全て自動的に行われるので、大幅な工程の削減が
見込まれ、またタイミング的にも、クロックやリセット
系の信号が配線の引き回しや迂回によってばらつくこと
もないので、その効果は極めて大である。
配線は全て自動的に行われるので、大幅な工程の削減が
見込まれ、またタイミング的にも、クロックやリセット
系の信号が配線の引き回しや迂回によってばらつくこと
もないので、その効果は極めて大である。
【００２３】以上、本発明を上記各実施例に基づいて説
明してきたが、本発明は上記各実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲において、種々変
更可能であることは言うまでもない。
明してきたが、本発明は上記各実施例に限定されるもの
ではなく、その要旨を逸脱しない範囲において、種々変
更可能であることは言うまでもない。
【００２４】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、大負荷駆動に対しても回路段数の増加
による遅延時間を増大させることがなく、また各段数毎
における配線長が等しくなるので、各信号のばらつき
（スキュー）をチップ全体に亘り抑えることができ、自
動配置配線にも対応することができる。更に、大負荷駆
動が必要でない時には、大駆動能力の基本セル列の上部
に電源及びグランド配線を施すことにより、耐ノイズ性
の向上が見込まれ、チップの有効利用も計られる。
本発明によれば、大負荷駆動に対しても回路段数の増加
による遅延時間を増大させることがなく、また各段数毎
における配線長が等しくなるので、各信号のばらつき
（スキュー）をチップ全体に亘り抑えることができ、自
動配置配線にも対応することができる。更に、大負荷駆
動が必要でない時には、大駆動能力の基本セル列の上部
に電源及びグランド配線を施すことにより、耐ノイズ性
の向上が見込まれ、チップの有効利用も計られる。
【図１】本発明に係るマスタースライス方式の半導体集
積回路装置の基本的な実施例を示す概念図である。
積回路装置の基本的な実施例を示す概念図である。
【図２】図１における大駆動能力の基本セル列の構成を
示す図である。
示す図である。
【図３】本発明の具体的な実施例を示す概略平面図であ
る。
る。
【図４】本発明の具体的な他の実施例を示す概略平面図
である。
である。
【図５】本発明における大駆動能力の基本セル列の他の
構成例を示す図である。
構成例を示す図である。
【図６】一般的なマスタースライス方式の半導体集積回
路装置を示す概略平面図である。
路装置を示す概略平面図である。
【図７】従来の２種類の異なる駆動能力をもつ基本セル
列を有する内部論理セル領域を備えた半導体集積回路装
置を示す図である。
列を有する内部論理セル領域を備えた半導体集積回路装
置を示す図である。
１〜４ 大駆動能力をもつ基本セル列 ５ 小駆動能力の基本セル列 ６ 内部論理セル領域 ７ 入出力バッファ領域 21 第１のチップ分割線 22 第２のチップ分割線 23 第３のチップ分割線
Claims (7)
- 【請求項１】 内部論理セル領域と、その周辺部に配置
した入出力バッファ領域とからなるマスタースライス方
式の半導体集積回路装置において、前記内部論理セル領
域に少なくとも２種類以上の駆動能力の異なる基本セル
列を備え、該基本セル列のうち大駆動能力をもつ基本セ
ル列を、内部論理セル領域の中心から放射状に配置した
ことを特徴とするマスタースライス方式の半導体集積回
路装置。 - 【請求項２】 前記内部論理セル領域内に放射状に配置
される大駆動能力をもつ基本セル列のうち、該内部論理
セル領域の中心には最も大きな駆動能力をもつ基本セル
列を配置し、該内部論理セル領域の周辺に向かうにした
がって、順次駆動能力を小さくした大駆動能力をもつ基
本セル列を配置したことを特徴とする請求項１記載のマ
スタースライス方式の半導体集積回路装置。 - 【請求項３】 前記放射状配置は十字形配置であること
を特徴とする請求項１又は２記載のマスタースライス方
式の半導体集積回路装置。 - 【請求項４】 前記十字形に配置された大駆動能力をも
つ基本セル列により分割された内部論理セル領域の４つ
の領域を、同様に少なくとも２種類以上の駆動能力の異
なる基本セル列で構成し、該基本セル列のうち駆動能力
の大きい基本セル列を各分割領域の中心から放射状に配
置したことを特徴とする請求項３記載のマスタースライ
ス方式の半導体集積回路装置。 - 【請求項５】 前記十字形に配置された大駆動能力をも
つ基本セル列により分割された内部論理セル領域の４つ
の領域に対して、更に十字形に配列された大駆動能力を
もつ基本セル列による分割を繰り返し、分割領域を形成
したことを特徴とする請求項３記載のマスタースライス
方式の半導体集積回路装置。 - 【請求項６】 前記大駆動能力をもつ基本セル列は、一
対の基本セルで構成していることを特徴とする請求項１
〜５のいずれか１項に記載のマスタースライス方式の半
導体集積回路装置。 - 【請求項７】 前記大駆動能力をもつ基本セル列は、他
の小駆動能力の基本セル列と同じ高さ寸法をもつように
構成されていることを特徴とする請求項１〜６のいずれ
か１項に記載のマスタースライス方式の半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23223993A JPH0766373A (ja) | 1993-08-26 | 1993-08-26 | マスタースライス方式の半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23223993A JPH0766373A (ja) | 1993-08-26 | 1993-08-26 | マスタースライス方式の半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766373A true JPH0766373A (ja) | 1995-03-10 |
Family
ID=16936156
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23223993A Withdrawn JPH0766373A (ja) | 1993-08-26 | 1993-08-26 | マスタースライス方式の半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766373A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198117B1 (en) * | 1996-02-28 | 2001-03-06 | Nec Corporation | Transistor having main cell and sub-cells |
| WO2005091357A1 (ja) * | 2004-03-18 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd. | プログラマブル・ロジック・デバイスおよびその設計方法 |
| JP2006066914A (ja) | 2004-08-24 | 2006-03-09 | Agere Systems Inc | セル・ライブラリから選択された信号スキュー調整セルを備えた集積回路 |
-
1993
- 1993-08-26 JP JP23223993A patent/JPH0766373A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6198117B1 (en) * | 1996-02-28 | 2001-03-06 | Nec Corporation | Transistor having main cell and sub-cells |
| WO2005091357A1 (ja) * | 2004-03-18 | 2005-09-29 | Matsushita Electric Industrial Co., Ltd. | プログラマブル・ロジック・デバイスおよびその設計方法 |
| US7492184B2 (en) | 2004-03-18 | 2009-02-17 | Panasonic Corporation | Programmable logic device and method for designing the same |
| JP2006066914A (ja) | 2004-08-24 | 2006-03-09 | Agere Systems Inc | セル・ライブラリから選択された信号スキュー調整セルを備えた集積回路 |
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