JPH05129566A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05129566A JPH05129566A JP29155491A JP29155491A JPH05129566A JP H05129566 A JPH05129566 A JP H05129566A JP 29155491 A JP29155491 A JP 29155491A JP 29155491 A JP29155491 A JP 29155491A JP H05129566 A JPH05129566 A JP H05129566A
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- JP
- Japan
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- logic
- cell
- power supply
- basic
- semiconductor integrated
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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Abstract
(57)【要約】
【目的】 本発明は半導体集積回路に関し、信号配線の
妨げとならずに電源配線を強化することにより、電源供
給能力を高めた半導体集積回路を提供することを目的と
している。 【構成】 所定の機能を有する複数の基本セル２からな
る論理セル３を配置する論理領域部と、該論理領域部の
各論理セル３と外部との間の信号を伝達する入出力セル
が配置される外部入出力領域部とからなるチップ領域を
有する半導体集積回路であって、前記基本セル２のサイ
ズを基本距離単位とし、前記論理セル３の機能を維持し
つつ、該論理セル３の任意の箇所（図１中、Ｂ）を該基
本距離単位に基づいて分離し、再配置するように構成す
る。
妨げとならずに電源配線を強化することにより、電源供
給能力を高めた半導体集積回路を提供することを目的と
している。 【構成】 所定の機能を有する複数の基本セル２からな
る論理セル３を配置する論理領域部と、該論理領域部の
各論理セル３と外部との間の信号を伝達する入出力セル
が配置される外部入出力領域部とからなるチップ領域を
有する半導体集積回路であって、前記基本セル２のサイ
ズを基本距離単位とし、前記論理セル３の機能を維持し
つつ、該論理セル３の任意の箇所（図１中、Ｂ）を該基
本距離単位に基づいて分離し、再配置するように構成す
る。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に係
り、詳しくは、マスタースライス型半導体回路の分野に
用いて好適な、基本セルを一定の間隔をもって配設する
ゲートアレイ等の半導体集積回路に関する。近年、半導
体集積回路の大規模化・高集積化に伴い、単一チップに
搭載されるトランジスタの数が非常に多くなってきてお
り、また、処理の高速化に伴い、動作周波数が高くなっ
てきている。
り、詳しくは、マスタースライス型半導体回路の分野に
用いて好適な、基本セルを一定の間隔をもって配設する
ゲートアレイ等の半導体集積回路に関する。近年、半導
体集積回路の大規模化・高集積化に伴い、単一チップに
搭載されるトランジスタの数が非常に多くなってきてお
り、また、処理の高速化に伴い、動作周波数が高くなっ
てきている。
【０００２】しかし、これら使用トランジスタ数の増大
や動作周波数の向上は、動作に必要な電源電流の増大も
意味する。そこで、このような半導体集積回路では、電
源供給能力を充分に高めることが必要となってくる。
や動作周波数の向上は、動作に必要な電源電流の増大も
意味する。そこで、このような半導体集積回路では、電
源供給能力を充分に高めることが必要となってくる。
【０００３】
【従来の技術】従来のこの種の半導体集積回路として
は、例えば、図５に示すようなゲートアレイ１がある。
図中、２は論理領域上に形成された基本セル、３は４個
の基本セル２からなる論理セルであり、４はコンタク
ト、ＶDDは高電位電源配線、ＶSSは低電位電源配線であ
る。
は、例えば、図５に示すようなゲートアレイ１がある。
図中、２は論理領域上に形成された基本セル、３は４個
の基本セル２からなる論理セルであり、４はコンタク
ト、ＶDDは高電位電源配線、ＶSSは低電位電源配線であ
る。
【０００４】以上の構成において、ゲートアレイ１は、
基本セル２が規則正しく配列された構造となっているた
め、各電源配線ＶDD，ＶSSも一定の規則にしたがってあ
らかじめ配線されておく必要がある。すなわち、この場
合、論理セル３内のトランジスタを回避した位置、つま
り、図５に示すように、基本セル２と基本セル２との間
のチャネルを利用して配線が行われていた。
基本セル２が規則正しく配列された構造となっているた
め、各電源配線ＶDD，ＶSSも一定の規則にしたがってあ
らかじめ配線されておく必要がある。すなわち、この場
合、論理セル３内のトランジスタを回避した位置、つま
り、図５に示すように、基本セル２と基本セル２との間
のチャネルを利用して配線が行われていた。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体集積回路にあっては、基本セル２と基
本セル２との間のチャネルを利用して各電源配線ＶDD，
ＶSSが配線されるという構成となっていたため、以下に
述べるような問題点があった。すなわち、基本セル２と
基本セル２との間のチャネルは、通常の信号配線と共
用、つまり、各電源配線ＶDD，ＶSSと信号配線とは同じ
チャネルを利用して配線されているため、その配線幅は
電源供給の用途からみると、必ずしも充分な配線幅であ
るとはいえない。
うな従来の半導体集積回路にあっては、基本セル２と基
本セル２との間のチャネルを利用して各電源配線ＶDD，
ＶSSが配線されるという構成となっていたため、以下に
述べるような問題点があった。すなわち、基本セル２と
基本セル２との間のチャネルは、通常の信号配線と共
用、つまり、各電源配線ＶDD，ＶSSと信号配線とは同じ
チャネルを利用して配線されているため、その配線幅は
電源供給の用途からみると、必ずしも充分な配線幅であ
るとはいえない。
【０００６】このため、電源供給の強化のために各電源
配線ＶDD，ＶSSを増加すると、通常の信号配線のチャネ
ルを占有してしまい、配線効率の悪化や集積度の低下を
招く。したがって、動作周波数の高い論理セル３や、例
えば、クロックドライバ等の大負荷を駆動する論理セル
３が多数集中した論理領域には電源電流を充分に供給で
きず、例えば、論理の不安定を招き、非常に極端な場合
は、配線のエレクトロマイグレーションを引き起こすと
いった問題点があった。
配線ＶDD，ＶSSを増加すると、通常の信号配線のチャネ
ルを占有してしまい、配線効率の悪化や集積度の低下を
招く。したがって、動作周波数の高い論理セル３や、例
えば、クロックドライバ等の大負荷を駆動する論理セル
３が多数集中した論理領域には電源電流を充分に供給で
きず、例えば、論理の不安定を招き、非常に極端な場合
は、配線のエレクトロマイグレーションを引き起こすと
いった問題点があった。
【０００７】［目的］そこで本発明は、信号配線の妨げ
とならずに電源配線を強化することにより、電源供給能
力を高めた半導体集積回路を提供することを目的として
いる。
とならずに電源配線を強化することにより、電源供給能
力を高めた半導体集積回路を提供することを目的として
いる。
【０００８】
【課題を解決するための手段】本発明による半導体集積
回路は上記目的達成のため、その原理図を図１に示すよ
うに、所定の機能を有する複数の基本セル２からなる論
理セル３を配置する論理領域部と、該論理領域部の各論
理セル３と外部との間の信号を伝達する入出力セルが配
置される外部入出力領域部とからなるチップ領域を有す
る半導体集積回路であって、前記基本セル２のサイズを
基本距離単位とし、前記論理セル３の機能を維持しつ
つ、該論理セル３の任意の箇所（図１中、Ｂ）を該基本
距離単位に基づいて分離し、再配置するように構成して
いる。
回路は上記目的達成のため、その原理図を図１に示すよ
うに、所定の機能を有する複数の基本セル２からなる論
理セル３を配置する論理領域部と、該論理領域部の各論
理セル３と外部との間の信号を伝達する入出力セルが配
置される外部入出力領域部とからなるチップ領域を有す
る半導体集積回路であって、前記基本セル２のサイズを
基本距離単位とし、前記論理セル３の機能を維持しつ
つ、該論理セル３の任意の箇所（図１中、Ｂ）を該基本
距離単位に基づいて分離し、再配置するように構成して
いる。
【０００９】なお、この場合、前記分離箇所を前記基本
距離単位以上の距離だけ分離するとともに、該分離によ
って空いた箇所に電源配線を補強するためのパターンを
配設し、分離した各論理セル３は該電源配線と異なる配
線層にて接続することが好ましい。
距離単位以上の距離だけ分離するとともに、該分離によ
って空いた箇所に電源配線を補強するためのパターンを
配設し、分離した各論理セル３は該電源配線と異なる配
線層にて接続することが好ましい。
【００１０】
【作用】本発明では、論理セルの機能が維持されつつ、
論理セルの任意の箇所が基本セルのサイズに基づいた基
本距離単位によって分離され、再配置される。すなわ
ち、分離によって空いた箇所に電源配線を補強するため
のパターンが配設されることにより、信号配線の妨げと
ならずに電源配線が強化され、電源供給能力が高められ
る。
論理セルの任意の箇所が基本セルのサイズに基づいた基
本距離単位によって分離され、再配置される。すなわ
ち、分離によって空いた箇所に電源配線を補強するため
のパターンが配設されることにより、信号配線の妨げと
ならずに電源配線が強化され、電源供給能力が高められ
る。
【００１１】
【実施例】以下、本発明を図面に基づいて説明する。図
２は本発明に係る半導体集積回路の一実施例を示す図で
あり、本実施例における論理セルの分離を説明するため
の平面図である。まず、構成を説明する。
２は本発明に係る半導体集積回路の一実施例を示す図で
あり、本実施例における論理セルの分離を説明するため
の平面図である。まず、構成を説明する。
【００１２】なお、図２において、図５に示した従来例
に付された番号と同一番号は同一部分を示す。本実施例
の論理セル３は、４個の基本セル２から構成されてお
り、図５に示すように、Ａ，Ｂ，Ｃの位置がそれら基本
セル２の境界となっている。以上の構成において、図５
に示す境界Ｂの位置での低電位電源配線ＶSSを強化する
場合を例に採り説明する。
に付された番号と同一番号は同一部分を示す。本実施例
の論理セル３は、４個の基本セル２から構成されてお
り、図５に示すように、Ａ，Ｂ，Ｃの位置がそれら基本
セル２の境界となっている。以上の構成において、図５
に示す境界Ｂの位置での低電位電源配線ＶSSを強化する
場合を例に採り説明する。
【００１３】まず、低電位電源配線ＶSSの必要とする配
線幅（この場合、基本セル２の１個分の配線幅）だけ分
離され、論理セル３が分離されることにより空いた箇所
Ｂの第２層目のＡｌ配線層に低電位電源配線ＶSSを補強
するためのパターンが形成される。しかし、このままで
は、図２中、上部に位置する論理セル３ａと、下部に位
置する論理セル３ｂとは電気的に接続されていないの
で、図５に示すような元の論理セル３と同じ動作がなさ
れない。
線幅（この場合、基本セル２の１個分の配線幅）だけ分
離され、論理セル３が分離されることにより空いた箇所
Ｂの第２層目のＡｌ配線層に低電位電源配線ＶSSを補強
するためのパターンが形成される。しかし、このままで
は、図２中、上部に位置する論理セル３ａと、下部に位
置する論理セル３ｂとは電気的に接続されていないの
で、図５に示すような元の論理セル３と同じ動作がなさ
れない。
【００１４】そこで、分離された各論理セル３ａ，３ｂ
は補強された低電位電源配線ＶSSと異なる配線層（この
場合、第１層目のＡｌ配線層）にて接続される。したが
って、本実施例では、論理セルの配置に制限を加えるこ
となく、所望の論理領域の電源配線を強化することがで
きる。図３，４は本発明に係る半導体集積回路の他の実
施例を示す図であり、本実施例における論理セルの分離
を説明するための平面図である。
は補強された低電位電源配線ＶSSと異なる配線層（この
場合、第１層目のＡｌ配線層）にて接続される。したが
って、本実施例では、論理セルの配置に制限を加えるこ
となく、所望の論理領域の電源配線を強化することがで
きる。図３，４は本発明に係る半導体集積回路の他の実
施例を示す図であり、本実施例における論理セルの分離
を説明するための平面図である。
【００１５】なお、図３，４において、図２に示した実
施例に付された番号と同一番号は同一部分を示す。本実
施例の論理セル３は、１０個の基本セル２からなり、２
列にわたって基本セル列を使用している。なお、図３に
示すように、ａ，ｂ，ｃ，ｄの位置がそれら基本セル２
の境界となっている。
施例に付された番号と同一番号は同一部分を示す。本実
施例の論理セル３は、１０個の基本セル２からなり、２
列にわたって基本セル列を使用している。なお、図３に
示すように、ａ，ｂ，ｃ，ｄの位置がそれら基本セル２
の境界となっている。
【００１６】以上の構成において、境界ｂの位置での各
電源配線ＶDD，ＶSSを強化する場合を例に採り説明す
る。まず、本実施例では、境界ｂが１個分の基本セル２
幅だけ分離され、この空いた箇所の第２層目のＡｌ配線
層に高電位電源配線ＶDD、及び低電位電源配線ＶSSが形
成されるとともに、図４中、■で示すように、第１層目
の高電位電源配線Ｖ DDと第３層目の高電位電源配線ＶDD
とのコンタクト４、及び図４中、□で示すように、第３
層目の低電位電源配線ＶSSと第３層目の低電位電源配線
ＶSSとのコンタクト４が形成される。
電源配線ＶDD，ＶSSを強化する場合を例に採り説明す
る。まず、本実施例では、境界ｂが１個分の基本セル２
幅だけ分離され、この空いた箇所の第２層目のＡｌ配線
層に高電位電源配線ＶDD、及び低電位電源配線ＶSSが形
成されるとともに、図４中、■で示すように、第１層目
の高電位電源配線Ｖ DDと第３層目の高電位電源配線ＶDD
とのコンタクト４、及び図４中、□で示すように、第３
層目の低電位電源配線ＶSSと第３層目の低電位電源配線
ＶSSとのコンタクト４が形成される。
【００１７】また、分離された各論理セル３ａ，３ｂ
は、前述の一実施例と同様に、補強された各電源配線Ｖ
DD，ＶSSと異なる配線層（この場合、第１層目のＡｌ配
線層）にて接続される。すなわち、本実施例は前述の一
実施例の考え方を大型の論理セル３に適用したものであ
る。
は、前述の一実施例と同様に、補強された各電源配線Ｖ
DD，ＶSSと異なる配線層（この場合、第１層目のＡｌ配
線層）にて接続される。すなわち、本実施例は前述の一
実施例の考え方を大型の論理セル３に適用したものであ
る。
【００１８】このように本実施例では、論理セル３の機
能を維持しつつ、論理セル３の任意の箇所を基本セル２
のサイズを基本距離単位とする距離によって分離し、分
離によって空いた箇所に電源配線を補強するためのパタ
ーンを配設できる。すなわち、信号配線の妨げとならず
に電源配線ＶDD，ＶSSを強化でき、電源供給能力を高め
ることができる。
能を維持しつつ、論理セル３の任意の箇所を基本セル２
のサイズを基本距離単位とする距離によって分離し、分
離によって空いた箇所に電源配線を補強するためのパタ
ーンを配設できる。すなわち、信号配線の妨げとならず
に電源配線ＶDD，ＶSSを強化でき、電源供給能力を高め
ることができる。
【００１９】したがって、ゲートアレイのような半導体
集積回路において、所望の論理領域の電源配線の強化が
でき、また、論理セル３の配置にも制限がないため、論
理セル３を自由に配置でき、高集積化を維持できる。
集積回路において、所望の論理領域の電源配線の強化が
でき、また、論理セル３の配置にも制限がないため、論
理セル３を自由に配置でき、高集積化を維持できる。
【００２０】
【発明の効果】本発明では、論理セルの機能を維持しつ
つ、論理セルの任意の箇所を基本セルのサイズに基づい
た基本距離単位によって分離し、分離によって空いた箇
所に電源配線を補強するためのパターンを配設できる。
したがって、信号配線の妨げとならずに電源配線を強化
でき、電源供給能力を高めることができる。
つ、論理セルの任意の箇所を基本セルのサイズに基づい
た基本距離単位によって分離し、分離によって空いた箇
所に電源配線を補強するためのパターンを配設できる。
したがって、信号配線の妨げとならずに電源配線を強化
でき、電源供給能力を高めることができる。
【図１】本発明の半導体集積回路の原理説明図である。
【図２】本実施例の論理セルの分離を説明するための平
面図である。
面図である。
【図３】他の実施例の論理セルの分離を説明するための
平面図である。
平面図である。
【図４】他の実施例の論理セルの分離を説明するための
平面図である。
平面図である。
【図５】従来例のゲートアレイを示す平面図である。
１ ゲートアレイ ２ 基本セル ３ 論理セル ４ コンタクト ＶDD 高電位電源配線 ＶSS 低電位電源配線
Claims (2)
- 【請求項１】所定の機能を有する複数の基本セルからな
る論理セルを配置する論理領域部と、 該論理領域部の各論理セルと外部との間の信号を伝達す
る入出力セルが配置される外部入出力領域部と、 からなるチップ領域を有する半導体集積回路であって、 前記基本セルのサイズを基本距離単位とし、前記論理セ
ルの機能を維持しつつ、該論理セルの任意の箇所を該基
本距離単位に基づいて分離し、再配置することを特徴と
する半導体集積回路。 - 【請求項２】前記分離箇所を前記基本距離単位以上の距
離だけ分離するとともに、該分離によって空いた箇所に
電源配線を補強するためのパターンを配設し、分離した
各論理セルは該電源配線と異なる配線層にて接続するこ
とを特徴とする請求項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29155491A JPH05129566A (ja) | 1991-11-07 | 1991-11-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29155491A JPH05129566A (ja) | 1991-11-07 | 1991-11-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05129566A true JPH05129566A (ja) | 1993-05-25 |
Family
ID=17770422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29155491A Withdrawn JPH05129566A (ja) | 1991-11-07 | 1991-11-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05129566A (ja) |
-
1991
- 1991-11-07 JP JP29155491A patent/JPH05129566A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |