JPH10163328A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH10163328A
JPH10163328A JP8319745A JP31974596A JPH10163328A JP H10163328 A JPH10163328 A JP H10163328A JP 8319745 A JP8319745 A JP 8319745A JP 31974596 A JP31974596 A JP 31974596A JP H10163328 A JPH10163328 A JP H10163328A
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clock
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Nobuyuki Ikeda
信之 池田
Yoshio Yokota
美穂 横田
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Abstract

(57)【要約】 【課題】 ドライブ能力が高く、クロックスキューの低
いクロックドライバ回路を有した半導体集積回路装置を
得る。 【解決手段】 クロックドライバ回路１４を中央部に位
置するマクロセル配置領域９に配置する。クロックドラ
イバ回路１４は複数のプリドライバ１５及びメインドラ
イバ１９を有する。プリドライバ１５の入力、出力ノー
ドは第１、第２の共通線１６、１８により、メインドラ
イバ１９の入力、出力ノードは第２、第３の共通線１
８、２０によリ短絡される。複数のクロックドライバ回
路２１は所定間隔を介してクロックドライバ回路１４と
直交して配置される。各クロックドライバ回路２１は複
数のプリドライバ２２及びメインドライバ２５を有す
る。プリドライバ２２の入力、出力ノードは第４、第５
の共通線２３、２４によリ、メインドライバ２５の入
力、出力ノードは第５、第６の共通線２４、２８によリ
短絡される。第３と第４の共通線２０、２３は接続され
る。第６の共通線２８は複数の第２のマクロセル２６が
接続されるクロック信号供給線２７に接続される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えばゲートア
レイ、ＥＣＡ（Embeded Cell Array）等の半導体集積回
路装置に係り、特に、この半導体集積回路装置に設けら
れるクロックドライバ回路に関するものである。
【０００２】
【従来の技術】例えば、ゲートアレイ、ＥＣＡ等の半導
体集積回路装置においては、アンド（ＡＮＤ）回路、オ
ア（ＯＲ）回路等の論理回路となるマクロセルと、フリ
ップフロップ回路などのクロック信号を必要とする内部
回路となるマクロセルとが、内部領域（コア領域）に複
数配置されており、上記複数の内部回路に対してクロッ
ク信号を供給ためのクロックドライバ回路が設けられて
いるものである。
【０００３】近年、このような半導体集積回路装置は、
大規模化及び高速化が要求されてきており、半導体集積
回路装置に配置される内部回路の数が増大するととも
に、各内部回路にクロック信号を効率よく、しかも、ク
ロックスキューを小さくして供給することが提案されつ
つある。図１４は、このような考え方に基づき提案され
たものであり、例えば、特開平７−１４９９４号公報に
示されたものである。
【０００４】図１４において、１００は内部集積回路群
（コア領域）１０１と周辺回路群（バッファ領域）１０
２とを有する半導体基板、１０３は対向して配置される
上記周辺回路群１０２の一方の側の領域に設けられ、基
準信号（クロック信号）を増幅する第１の信号駆動回路
（クロック入力ドライバ）、１０４は一方の側と隣接
し、各々対向して配置される上記周辺回路群１０２の他
方の側の領域であって、上記周辺回路群１０２に隣接す
る上記内部集積回路群１０１の両端領域に設けられる複
数の第２の信号駆動回路（コラムドライバ）、１０５は
これら第１及び第２の信号駆動回路１０３及び１０４と
を接続する第１の信号配線、１０６は上記第２の信号駆
動回路１０４と内部集積回路群１０１とを接続する第２
の信号配線である。
【０００５】このように構成されたものにおいては、第
１の信号駆動回路１０３により基準信号が増幅される
と、第１の信号駆動回路１３から見て対称的に配線され
た第１の信号線１０５を介して複数の第２の信号駆動回
路１０４に基準信号を供給することが可能となる。複数
の第２の信号駆動回路１０４は基準信号を増幅し、櫛形
状に配線された第２の信号配線１０６に均一の基準信号
を供給することが可能となる。これにより、内部信号集
積回路群１０１に到達する基準信号のバラツキを抑える
ことが可能となり、信号遅延量が低減された基準信号、
つまりクロックスキューが低減された基準信号に基づい
て内部集積回路群１１により、各種信号処理を行わせる
ことが可能となる。
【０００６】また、上記のような半導体集積回路装置に
あって、半導体基板の面積を増加させることなく、レイ
アウトの容易な高ドライブ能力のクロックドライバ回路
を設けることも提案されつつある。図１５は、このよう
な考え方に基づき提案されたものであり、例えば、特開
平６−２３６９２３号公報に示されたものである。
【０００７】図１５において、２０１は半導体基板にお
けるマクロセル配置領域、２０２ａは電源電位ＶDDを与
える電源線で、第２層アルミニウム配線からなり、上記
マクロセル配置領域２０１に対して垂直に形成されてい
る。２０２ｂは接地電位ＧＮＤを与える接地線で、第２
層アルミニウム配線からなり、上記マクロセル配置領域
２０１に対して垂直に、かつ、上記電源線２０２ａに平
行に形成され、上記電源線２０２ａとで給電ラインを構
成している。２０３ａは上記マクロセル配置領域の図示
上側に位置し、上記電源線２０２ａとスルーホール２０
４ａで接続される電源線で、第１層アルミニウム層から
なる。２０３ｂは上記マクロセル配置領域の図示下側に
位置し、上記接地線２０２ｂとスルーホール２０４ｂで
接続される接地線で、第１層アルミニウム層からなる。
【０００８】２０５は上記給電ラインの下に位置し、上
記マクロセル配置領域に配置されたドライバ回路等の機
能を持ったマクロセル、２０６はこのマクロセル２０５
へ信号を入力するために上記マクロセル２０５の入力ノ
ードとスルーホール２０７で接続された入力信号線で、
第２層アルミニウム配線からなり、上記電源線２０２ａ
と上記接地線２０２ｂとの間にこれら電源線２０２ａと
接地線２０２ｂと平行に配置されている。２０８は上記
マクロセル２０５から信号出力するために上記マクロセ
ル２０５の出力ノードとスルーホール２０８で接続され
た出力信号線で、第２層アルミニウム配線からなり、上
記電源線２０２ａと上記接地線２０２ｂとの間にこれら
電源線２０２ａと接地線２０２ｂと平行に配置されてい
る。
【０００９】このように構成された半導体集積回路装置
においては、電源線２０２ａ及び接地線２０２ｂからな
る給電ラインの下に、ドライバ回路等の機能を持ったマ
クロセル２０５が配置されているため、マクロセル２０
５への給電が容易であるとともに、マクロセル２０５の
占有面積を小さくすることができる。
【００１０】
【発明が解決しようとする課題】しかるに、さらなる大
規模化及び高速化される半導体集積回路装置が要望され
るに従い、ドライブ能力がさらに高く、クロックスキュ
ーのさらに小さいクロックドライバ回路が要望されてい
る。この発明は上記した点に鑑みてなされたものであ
り、クロック信号を必要とする複数の内部回路に対して
与えられるクロック信号のクロックスキューが小さい、
例えばゲートアレイ、ＥＣＡ等の半導体集積回路装置を
得ることである。第２の目的は、クロック信号を必要と
する複数の内部回路に対して与えられるクロック信号の
クロックスキューを小さくし、このクロック信号を与え
るためのクロックドライバ回路を、他のマクロセルに対
する占有面積を減少させずにセル配置領域に設けられ
る、例えばゲートアレイ、ＥＣＡ等の半導体集積回路装
置を得ることである。
【００１１】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、電極対とその両側に位置するＮ型拡散領
域及びＰ型拡散領域とによって構成される基本セルが第
２の方向に沿って配置されるマクロセル配置領域が第１
の方向に沿って複数配置される半導体基板を有し、半導
体基板の各マクロセル配置領域に、隣接する所定数の基
本セルによって構成される論理回路となる第１のマクロ
セルが配置されるとともに、半導体基板の複数のマクロ
セル配置領域の２以上の所定数のマクロセル配置領域そ
れぞれに、隣接する所定数の基本セルによって構成さ
れ、クロック信号を必要とする内部回路となる第２のマ
クロセルが配置されるものにおいて、半導体基板の複数
のマクロセル配置領域のうちのいずれか１つのマクロセ
ル配置領域に、それぞれが隣接する所定数の基本セルに
よって構成され、かつ互いに所定間隔を有して配置され
る複数のプリドライバ及びこれら複数のプリドライバが
配置されるマクロセル配置領域にそれぞれが隣接する所
定数の基本セルによって構成され、かつ互いに所定間隔
を有して配置される複数のメインドライバとを備える第
１のクロックドライバ回路と、この第１のクロックドラ
イバ回路の複数のプリドライバ及び複数のメインドライ
バが配置されるマクロセル配置領域に沿い、かつ第２の
方向に沿った直線上に配置され、第１のクロックドライ
バ回路の複数のプリドライバの入力ノードに電気的に接
続される第１の共通線と、第１のクロックドライバ回路
の複数のプリドライバ及び複数のメインドライバが配置
されるマクロセル配置領域に沿い、かつ第２の方向に沿
った直線上に配置され、第１のクロックドライバ回路の
複数のプリドライバの出力ノード及び複数のメインドラ
イバの入力ノードに電気的に接続される第２の共通線
と、第１のクロックドライバ回路の複数のプリドライバ
及び複数のメインドライバが配置されるマクロセル配置
領域に沿い、かつ第２の方向に沿った直線上に配置さ
れ、第１のクロックドライバ回路の複数のメインドライ
バの出力ノードに電気的に接続される第３の共通線とを
備え、半導体基板の複数のマクロセル配置領域は、第２
の方向に複数分割され、各分割された領域に対応して第
２のクロックドライバ回路が配置され、各第２のクロッ
クドライバ回路は、対応した分割領域において、半導体
基板の複数のマクロセル配置領域の２以上の所定数のマ
クロセル配置領域のそれぞれに、隣接する所定数の上記
基本セルによって構成され、それぞれが同一直線上に配
置される複数のプリドライバと、対応した分割領域にお
いて、半導体基板の複数のマクロセル配置領域の、複数
のプリドライバが配置されるマクロセル配置領域以外の
２以上の所定数のマクロセル配置領域のそれぞれに、隣
接する所定数の基本セルによって構成され、それぞれが
上記複数のプリドライバが配置される同一直線上に配置
される複数のメインドライバとを備え、各分割された領
域に対応して、対応した分割領域に配置される第２のク
ロックドライバ回路の複数のプリドライバ及び複数のメ
インドライバ上に位置する第１の方向に沿った直線上に
配置されるとともに、対応した分割領域に配置される第
２のクロックドライバ回路の複数のプリドライバの入力
ノードに電気的に接続されるとともに、第３の共通線に
電気的に接続される第４の共通線と、対応した分割領域
に配置される上記第２のクロックドライバ回路の複数の
プリドライバ及び複数のメインドライバ上に位置する第
１の方向に沿った直線上に配置されるとともに、対応し
た分割領域に配置される第２のクロックドライバ回路の
複数のプリドライバの出力ノード及び対応した分割領域
に配置される第２のクロックドライバ回路の複数のメイ
ンドライバの入力ノードに電気的に接続される第５の共
通線と、対応した分割領域に配置される第２のクロック
ドライバ回路の複数のプリドライバ及び複数のメインド
ライバ上に位置する第１の方向に沿った直線上に配置さ
れるとともに、対応した分割領域に配置される第２のク
ロックドライバ回路の複数のメインドライバの出力ノー
ドに電気的に接続される第６の共通線と、第２のマクロ
セルがそれぞれ配置される複数のマクロセル配置領域そ
れぞれに対応して第２の方向に沿った直線上に配置さ
れ、第６の共通線に電気的に接続されるとともに対応し
たマクロセル配置領域に配置された第２のマクロセルで
ある内部回路のクロック入力ノードが電気的に接続され
る複数のクロック信号供給線とを設けたものである。
【００１２】
【発明の実施の形態】
実施の形態１．以下に、この発明の実施の形態１を図１
ないし図１０を用いて説明する。まず始めに、この発明
の実施の形態１が適用される、例えば、ゲートアレイ又
はＥＣＡ等の半導体集積回路装置の半導体基板及びマス
ターチップについて図１及び図２に基づいて説明する。
【００１３】図１に示すように、半導体基板１は一主面
にセル領域（内部領域、コア領域）２を有するとともに
このセル領域２の周辺に設けられるバッファ領域（周辺
領域）３を有する。この半導体基板１のセル領域２の一
主面上には、図２に示すように、第１の方向（図示縦方
向）に沿って配置される第１の電極４と第２の電極５と
からなる電極対が第２の方向（図示横方向）に沿って複
数配置される電極対群を第１の方向に沿って複数配置さ
れる。
【００１４】また、半導体基板１のセル領域２の一主面
には、図２に示すように、各電極対群の第１の電極４に
対応して第２の方向に沿って配置される複数のＮ型拡散
領域６が形成されるとともに、各電極対群の第２の電極
５に対応して第２の方向に沿って配置される複数のＰ型
拡散領域７が対応した上記複数のＮ型拡散領域６と第１
の方向に沿って配置、形成される。
【００１５】第１の電極４とその両側に位置するＮ型拡
散領域６とによってＮ型ＭＯＳトランジスタが構成さ
れ、第２の電極５とその両側に位置するＰ型拡散領域７
とによってＰ型ＭＯＳトランジスタが構成される。第１
の方向に沿って並置される１つのＮ型ＭＯＳトランジス
タと１つのＰ型ＭＯＳトランジスタとによって基本セル
８が構成される。半導体基板１のセル領域２には、Ｎ型
ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとからな
る基本セル８が第１の方向及び第２の方向にマトリクス
状に配置され、全面に敷き詰められた状態になってい
る。このように半導体基板１のセル領域２全面に基本セ
ルが敷き詰められて形成された状態をマスタチップと称
されている。
【００１６】一方、アンド（ＡＮＤ）回路やオア（Ｏ
Ｒ）回路等の論理回路やクロック信号を必要とするフリ
ップフロップ回路等の内部回路は、上記した基本セルを
所定数用いて構成されるセル構造にされる。これらは、
いわゆるマクロセルと称される。以下、論理回路を第１
のマクロセル、内部回路を第２のマクロセルと称す。し
たがって、半導体基板１のセル領域２には、図１に示す
ように、これらマクロセルが配置されるマクロセル配置
領域９が第１の方向に沿って複数設けられるとともに、
隣接するマクロセル配置領域９の間にマクロセル配置領
域９に形成されるマクロセル間を電気的に接続するため
の配線領域１０が設けられる。
【００１７】なお、各マクロセル配置領域９は、第２の
方向に沿って配置された基本セルの一列分によって構成
される。また、各配線領域１０は、そこに配置される第
２の方向に沿った配線の数によって、第２の方向に沿っ
て配置された基本セルの一列分、もしくは複数列分によ
って構成される。半導体基板１のバッファ領域３には、
入力バッファ回路、出力バッファ回路、入出力バッファ
回路等の回路が形成される。
【００１８】そして、このような半導体集積回路装置に
あっては、クロック信号を必要とするフリップフロップ
回路等の内部回路となる第２のマクロセルに、半導体集
積回路装置外部からのクロック信号を与えるためのクロ
ックドライバ回路が設けられる。
【００１９】以下に、この発明の実施の形態１における
クロックドライバ回路について説明する。まず、図３を
用いて説明する。図３において、１１はクロック入力パ
ッド１２にクロック入力線１３を介して入力ノードが電
気的に接続されるクロック入力ドライバ、１４はこのク
ロック入力ドライバから出力されるクロック信号を受け
て、クロック信号を出力する第１のクロックドライバ回
路で、図１に示したマスタチップのセル領域２における
第１の方向の中央部に位置するマクロセル配置領域９に
形成される。この第１のクロックドライバ回路１４は複
数のプリドライバ１５（１）〜１５（ｎ）と複数のメイ
ンドライバ１９（１）〜１９（ｍ）とを備えている。
【００２０】上記第１のクロックドライバ回路１４を構
成する複数のプリドライバ１５（１）〜１５（ｎ）は上
記クロック入力ドライバ１１の出力ノードにクロック出
力線１７を介して電気的に接続される第１の共通線１６
に入力ノードＩＮが電気的に接続されるとともに、出力
ノードＯＵＴが第２の共通線１８に電気的に接続され、
例えば図４に示すように、直列接続されたＰ型ＭＯＳト
ランジスタ及びＮ型ＭＯＳトランジスタからなるインバ
ータ回路を２段縦続接続した回路によって構成されてい
る。上記第１のクロックドライバ回路１４を構成する複
数のメインドライバ１９（１）〜１９（ｍ）は入力ノー
ドＩＮが上記第２の共通線１８に電気的に接続されると
ともに、出力ノードＯＵＴが第３の共通線２０に電気的
に接続され、例えば図５に示すように、直列接続された
Ｐ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタか
らなるインバータ回路を２段縦続接続した回路によって
構成されている。
【００２１】なお、上記プリドライバ１５（１）〜１５
（ｍ）及びメインドライバ１９（１）〜１９（ｍ）はそ
れぞれインバータ回路を２段縦続接続した回路にて構成
したが、２段に限られるものではなく何段でも良いもの
である。ただし、プリドライバを構成するインバータの
数とメインドライバを構成するインバータ回路の数の和
は偶数になるようにした方が良い。
【００２２】２１ａないし２１ｔはそれぞれ複数の第２
のマクロセルを複数分割（ｔ分割）したうちの１分割に
対応して設けられ、上記対応の分割された複数の第２の
マクロセルにクロック信号を与えるための第２のクロッ
クドライバ回路で、具体的には、図１に示したマスタチ
ップのセル領域２における第２の方向に複数分割し、各
分割された領域に対応して配置され、対応の分割された
領域に存在する複数の第２のマクロセルにクロック信号
を与えるためのものである。つまり、上記第２のクロッ
クドライバ回路２１ａないし２１ｔはそれぞれ上記第１
のクロックドライバ回路１４から出力されるクロック信
号を受けて対応の複数の第２のマクロセルにクロック信
号を与えるためのものである。各第２のクロックドライ
バ回路２１ａないし２１ｔはすべて同じ回路構成をして
いるので、以下、クロックドライバ回路２１ａを代表し
て説明する。なお、符号において、添字ａ、ｂ、……、
ｔはクロックドライバ回路２１ａないし２１ｔにそれぞ
れ対応して付したので、以下の説明においては添字ａ、
ｂ、……、ｔを省略して説明する。
【００２３】２２（１）〜２２（ｍ）は上記第３の共通
線２０に電気的に接続される第４の共通線２３に入力ノ
ードＩＮが電気的に接続されるとともに、出力ノードＯ
ＵＴが第５の共通線２４に電気的に接続される複数のプ
リドライバで、例えば図４に示すように、直列接続され
たＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタ
からなるインバータ回路を２段縦続接続した回路によっ
て構成されている。２５（１）〜２５（ｍ）は入力ノー
ドＩＮが上記第５の共通線２４に電気的に接続されると
ともに、それぞれにクロック信号を必要とする内部回路
（第２のマクロセル）２６のクロック入力ノードが電気
的に接続される複数のクロック信号供給線２７（１）〜
２７（ｓ）が接続される第６の共通線２８に出力ノード
ＯＵＴが電気的に接続される複数のメインドライバで、
例えば図５に示すように、直列接続されたＰ型ＭＯＳト
ランジスタ及びＮ型ＭＯＳトランジスタからなるインバ
ータ回路を２段縦続接続した回路によって構成されてい
る。
【００２４】なお、上記プリドライバ２２（１）〜２２
（ｍ）及びメインドライバ２５（１）〜２５（ｍ）はそ
れぞれインバータ回路を２段縦続接続した回路にて構成
したが、２段に限られるものではなく何段でも良いもの
である。ただし、プリドライバを構成するインバータの
数とメインドライバを構成するインバータ回路の数の和
は偶数になるようにした方が良い。また、上記クロック
入力ドライバ１１は、図４及び図５に示した上記プリド
ライバ１５（１）〜１５（ｍ）、２２（１）〜２２
（ｍ）及びメインドライバ１９（１）〜１９（ｍ）、２
５（１）〜２５（ｍ）と同様に、インバータ回路を２段
縦続接続した回路にて構成されてもよい。
【００２５】次に、図３に示す回路構成にされた第１及
び第２のクロックドライバ回路１４及び２１ａ〜２１ｔ
を、図１及び図２に示したマスタチップに配置、形成し
た例について説明する。この例においては、マスタチッ
プのセル領域２における第２の方向に３分割し、３分割
された領域にそれぞれ第２のクロックドライバ回路２１
ａ〜２１ｃを配置したものについて説明する。なお、こ
の例では、３つの第２のクロックドライバ回路２１ａ〜
２１ｃについて説明しているが、ｔは３に限られるもの
でなく、複数であればよい。また、図６において、繁雑
さを避けるため、電源線及び接地線からなる電源線対は
示していないが、この実施の形態１においては、半導体
基板１のセル領域２の一主面上に第１の方向に沿ってセ
ル領域２を横切って直線上に配置される電源線対が所定
間隔［２１０ＢＣ｛Basic Cell、１Basic Cellは基本セ
ル８の幅（第２の方向に沿った長さ）であり、この実施
の形態１では２．６５μｍ｝］毎に配置されている。な
お、この実施の形態１においては、半導体基板１のセル
領域２の第２の方向に沿った長さを９ｍｍにしているた
め、各分割された領域には複数の電源線対が配置され
る。
【００２６】まず、第１のクロックドライバ回路１４に
ついて説明する。第１のクロックドライバ回路１４を構
成する複数のプリドライバ１５（１）〜１５（ｍ）は、
複数のマクロセル配置領域９の１つのマクロセル配置領
域９、この実施の形態１にあっては複数のマクロセル配
置領域９のうちの中央に位置するマクロセル配置領域９
（以下、ドライバ用マクロセル配置領域と便宜上称す）
に、互いに所定間隔を有して配置、形成される。各プリ
ドライバ１５（１）〜１５（ｍ）は、詳細には、図７に
示すように、電源線３１と接地線３２とからなる電源線
対とドライバ用マクロセル配置領域９との交差部に形
成、つまり、電源線対を構成する電源線３１と接地線３
２との間のドライバ用マクロセル配置領域９に形成され
る。
【００２７】各プリドライバ１５内の配線は、第１のマ
クロセル４０となる論理回路内及び第２のマクロセル２
０となる内部回路内の配線並びに論理回路間の配線及び
論理回路と内部回路間の配線と同様に、第２の方向（図
７図示横方向）に沿って配置される直線状の第１の配線
又は第１の方向（図７図示縦方向）に沿って配置される
直線状の第２の配線の少なくとも一方の配線にて構成さ
れる。なお、第１の配線は基本セル８を構成する電極対
上に層間絶縁膜を介して形成される第１の導電体層にて
形成され、第２の配線は第１の導電体層上に層間絶縁膜
を介して形成される第２の導電体層にて形成される。第
１の導電体層と第２の導電体層との上下関係は逆であっ
てもよい。第１及び第２の導電体層は、アルミニウム金
属層（アルミニウム合金層を含む）によって形成され
る。
【００２８】上記電源線３１は電源電位が印加され、接
地線３２は接地電位とされる。電源線対を構成する電源
線３１と接地線３２とは隣接しかつ平行に配置され、第
２の導電体層によって形成される。電源線３１と接地線
３２とからなる電源線対は、半導体基板１のセル領域２
の一主面上に第１の方向に沿ってセル領域２を横切って
直線上に配置される。電源線対を構成する電源線３１の
外側辺と接地線３２の外側辺との距離は、この実施の形
態１では４６ＢＣであるので、プリドライバ１５は電源
線３１と接地線３２との間に十分に形成できる。
【００２９】なお、図７において、プリドライバ１５の
第２の方向に沿った長さを電源線３１の外側辺から接地
線３２の外側辺までとしているが、これに限られるもの
ではなく、プリドライバ１５の構成によっては、電源線
３１の外側辺と接地線３２の外側辺との距離より短いも
のであってもよい。要はプリドライバ１５が電源線対を
構成する電源線３１と接地線３２との間に配置されてい
ればよい。
【００３０】各プリドライバ１５は図７に示すように電
源線３１から電源線２９を介して電源電位Ｖccが与えら
れ、接地線３２に接地線３０を介して接続されて接地電
位ＧＮＤが与えられる。電源線２９は第１の導電体層に
て形成され、コンタクトホール３３を介してプリドライ
バ１５に電気的に接続されるとともにコンタクトホール
３４を介して電源線３１に電気的に接続される。接地線
３０は第１の導電体層にて形成され、コンタクトホール
３５を介してプリドライバ１５に電気的に接続されると
ともにコンタクトホール３６を介して接地線３２に電気
的に接続される。
【００３１】第１のクロックドライバ回路１４を構成す
るメインドライバ１９（１）〜１９（ｍ）はドライバ用
マクロセル配置領域９に互いに所定間隔を有して配置、
形成される。この実施の形態１においては、メインドラ
イバ１９とプリドライバ１５とはドライバ用マクロセル
配置領域内に交互に配置される。しかし、これに限られ
るものではなく、プリドライバ１５及びメインドライバ
１９の数に合わせて任意に配置してよい。各メインドラ
イバ１９は、詳細には、図８に示すように、電源線２５
と接地線２６とからなる電源線対とドライバ用マクロセ
ル配置領域９との交差部に形成、つまり、電源線対を構
成する電源線２５と接地線２６との間のドライバ用マク
ロセル配置領域９に形成される。
【００３２】各メインドライバ１９内の配線は、プリド
ライバ１５と同様に第２の方向に沿って配置される直線
状の第１の配線又は第１の方向に沿って配置される直線
状の第２の配線の少なくとも一方の配線にて構成され
る。また、メインドライバ１９は電源線２５と接地線２
６との間に十分に形成できる。なお、図８において、メ
インドライバ１９の第２の方向に沿った長さを電源線３
１の外側辺から接地線３２の外側辺までとしているが、
これに限られるものではなく、メインドライバ１９の構
成によっては、電源線３１の外側辺と接地線３２の外側
辺との距離より短いものであってもよい。要はメインド
ライバ１９が電源線対を構成する電源線３１と接地線３
２との間に配置されていればよい。
【００３３】各メインドライバ１９は図８に示すように
電源線３１から電源線２９を介して電源電位Ｖccが与え
られ、接地線３２に接地線３０を介して接続されて接地
電位ＧＮＤが与えられる。電源線２９はコンタクトホー
ル３７を介してメインドライバ１９に電気的に接続され
るとともにコンタクトホール３８を介して電源線３１に
電気的に接続される。接地線３０はコンタクトホール３
９を介してメインドライバ１９に電気的に接続されると
ともにコンタクトホール４０を介して接地線３２に電気
的に接続される。なお、ドライバ用マクロセル配置領域
９における電源線対を構成する電源線２５と接地線２６
との間の領域以外には、第１のマクロセル５５及び第２
のマクロセル２６が適宜配置されている。
【００３４】第１の共通線１６は、図６に示すように、
ドライバ用マクロセル配置領域９に沿い、かつ第２の方
向に沿った直線上に配置される。第１の共通線１６は第
１の導電体層にて形成される。第１の共通線１６は、図
７に示すように、第２の導電体層にて形成され、第１の
方向に沿った直線上に配置される配線４１を介して複数
のプリドライバ１５（１）〜１５（ｍ）の入力ノードに
電気的に接続され、複数のプリドライバ１５（１）〜１
５（ｍ）の入力ノードを短絡する。
【００３５】第２の共通線１８は、図６に示すように、
ドライバ用マクロセル配置領域９に沿い、かつ第２の方
向に沿った直線上に配置される。第２の共通線１８は第
１の導電体層にて形成される。第２の共通線１８は、図
７に示すように、第２の導電体層にて形成され、第１の
方向に沿った直線上に配置される配線４２を介して複数
のプリドライバ１５（１）〜１５（ｍ）の出力ノードに
電気的に接続されるとともに、図８に示すように、第２
の導電体層にて形成され、第１の方向に沿った直線上に
配置される配線４３を介して複数のメインドライバ１９
（１）〜１９（ｍ）の入力ノードに接続され、複数のプ
リドライバ１５（１）〜１５（ｍ）の出力ノード及び複
数のメインドライバ１９（１）〜１９（ｍ）の入力ノー
ドを短絡する。
【００３６】第３の共通線２０は、図６に示すように、
ドライバ用マクロセル配置領域９に沿い、かつ第２の方
向に沿った直線上に配置される。第３の共通線２０は第
１の導電体層にて形成される。第３の共通線２２は、図
８に示すように、第２の導電体層にて形成され、第１の
方向に沿った直線上に配置される配線４４を介して複数
のメインドライバ１９（１）〜１９（ｍ）の出力ノード
に接続され、複数のメインドライバ１９（１）〜１９
（ｍ）の出力ノードを短絡する。第３の共通線２０の線
幅は、第１及び第２の共通線１６及び１８の線幅より大
きくしてある。つまり、次の理由によって第３の共通線
２０の線幅を大きくしてある。
【００３７】第１の共通線１６に接続されるのは複数の
プリドライバ１５（１）〜１５（ｍ）の入力ノードであ
り、図４に示すように、入力ノードＩＮが接続されるの
はＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタ
のゲート電極であるため、第１の共通線１６に接続され
る負荷容量値は小さい。また、第２の共通線１８に接続
されるのは複数のメインドライバ１９（１）〜１９
（ｍ）の入力ノードであり、図５に示すように、入力ノ
ードＩＮが接続されるのはＰ型ＭＯＳトランジスタ及び
Ｎ型ＭＯＳトランジスタのゲート電極であるため、第２
の共通線１８に接続される負荷容量値は小さい。これに
対して、第３の共通線２０に接続されるのは、第４の共
通線２３ａ〜２３ｃを介して複数の第２のクロックドラ
イバ回路２１ａ〜２１ｃにおける複数のプリドライバ２
２ａ（１）〜２２ａ（ｍ）、２２ｂ（１）〜２２ｂ
（ｍ）、２２ｃ（１）〜２２ｃ（ｍ）の入力ノードであ
るため、負荷容量値は第１及び第２の共通線１６、１８
に接続される負荷容量値より大きい。また、第２の共通
線１８の線幅は、接続される負荷容量値の違いにより、
第１の共通線１６の線幅より大きくしてある。
【００３８】次に、３つの第２のクロックドライバ回路
２１ａ〜２１ｃについて説明する。各第２のクロックド
ライバ回路２１ａ〜２１ｃは、図６に示すように、半導
体基板１のセル領域２における複数のマクロセル配置領
域９が第２の方向（図６の図示上縦方向）に３分割され
る領域に対応して配置される。すなわち、第２のクロッ
クドライバ回路２１ａは図６において図示下１／３の領
域における第２の方向に沿った中央部に配置され、第２
のクロックドライバ回路２１ｂは図６において図示中央
１／３の領域における第２の方向に沿った中央部に配置
され、第２のクロックドライバ回路２１ｃは図６におい
て図示上１／３の領域における第２の方向に沿った中央
部に配置される。言い換えれば、３つのクロックドライ
バ回路２１ａ〜２１ｃが第２の方向に沿って配置され
る。
【００３９】そして、各第２のクロックドライバ回路２
１ａ〜２１ｃはそれぞれ対応した分割領域の第２の方向
に沿った中央部に配置される電源線対を構成する電源線
３１と接地線３２との間に位置するマクロセル配置領域
に、プリドライバ２２ａ（１）〜２２ａ（ｍ）、２２ｂ
（１）〜２２ｂ（ｍ）、２２ｃ（１）〜２２ｃ（ｍ）及
びメインドライバ２５ａ（１）〜２５ａ（ｍ）、２５ｂ
（１）〜２５ｂ（ｍ）、２５ｃ（１）〜２５ｃ（ｍ）が
配置される。
【００４０】３つの第２のクロックドライバ回路２１ａ
〜２１ｃは、配置位置が上記のように異なるものの、す
べて同じ回路構成をしているので、理解しやすいよう
に、クロックドライバ回路２１ａを代表して図６を用い
て説明する。なお、説明の繁雑さを避けるため、添字
ａ、ｂ、ｃを省略して説明する。
【００４１】第２のクロックドライバ回路２１を構成す
るプリドライバ２２（１）〜２２（ｍ）は複数のマクロ
セル配置領域９の２以上の所定数（この例においてはｎ
個）のマクロセル配置領域のそれぞれに、第１の方向に
沿った同一直線上に互いに所定間隔を有して配置、形成
される。この実施の形態１において所定間隔は、すべて
においてマクロセル配置領域１つおきにしてあるが、こ
れに限られるものではなく、プリドライバ２２の数に合
わせて任意に配置してよい。
【００４２】各プリドライバ２２は、詳細には、図９に
示すように、電源線３１と接地線３２とからなる電源線
対とマクロセル配置領域９との交差部に形成、つまり、
電源線対を構成する電源線３１と接地線３２との間のマ
クロセル配置領域９に形成される。各プリドライバ２２
内の配線は、上記第１のクロックドライバ回路１４のプ
リドライバ１５内の配線と同様に第２の方向に沿って配
置される直線状の第１の配線又は第１の方向に沿って配
置される直線状の第２の配線の少なくとも一方の配線に
て構成される。
【００４３】各プリドライバ２２の第２の方向に沿った
長さは、図９において、電源線３１の外側辺から接地線
３２の外側辺までとしているが、これに限られるもので
はなく、プリドライバ２２の構成によっては、電源線３
１の外側辺と接地線３２の外側辺との距離より短いもの
であってもよい。要はプリドライバ２２が電源線対を構
成する電源線３１と接地線３２との間に配置されていれ
ばよい。
【００４４】各プリドライバ２２は図９に示すように電
源線３１から電源線２９を介して電源電位Ｖccが与えら
れ、接地線３２に接地線３０を介して接続されて接地電
位ＧＮＤが与えられる。電源線２９はマクロセル配置領
域９の一側部（図示上側側部）上に第２の方向に沿って
マクロセル配置領域９全長に亙って配置される。電源線
２９は第１の導電体層にて形成され、コンタクトホール
３３を介してプリドライバ２２に電気的に接続されると
ともにコンタクトホール３４を介して電源線３１に電気
的に接続される。接地線３０はマクロセル配置領域９の
他側部（図示下側側部）上に第２の方向に沿ってマクロ
セル配置領域９全長に亙って配置される。接地線３０は
第１の導電体層にて形成され、コンタクトホール３５を
介してプリドライバ２２に電気的に接続されるとともに
コンタクトホール３６を介して接地線３２に電気的に接
続される。
【００４５】メインドライバ２５（１）〜２５（ｍ）は
複数のマクロセル配置領域９の、プリドライバ２２
（１）〜２２（ｍ）が配置されるマクロセル配置領域９
以外の２以上の所定数（この例においてはｍ個）のマク
ロセル配置領域のそれぞれに、第１の方向に沿った同一
直線上に互いに所定間隔を有して配置、形成される。こ
の実施の形態１において所定間隔は、すべてにおいてマ
クロセル配置領域１つおきにしてある。つまり、メイン
ドライバ２５とプリドライバ２２とは第１の方向に沿っ
た同一直線上に交互に配置される。しかし、これに限ら
れるものではなく、メインドライバ２５の数に合わせて
任意に配置してよい。各メインドライバ２５は、詳細に
は、図１０に示すように、電源線３１と接地線３２とか
らなる電源線対とマクロセル配置領域９との交差部に形
成、つまり、電源線対を構成する電源線３１と接地線３
２との間のマクロセル配置領域９に形成される。
【００４６】各メインドライバ２５内の配線は、プリド
ライバ２２と同様に第２の方向に沿って配置される直線
状の第１の配線又は第１の方向に沿って配置される直線
状の第２の配線の少なくとも一方の配線にて構成され
る。また、メインドライバ１９は電源線３１と接地線３
２との間に十分に形成できる。なお、図１０において、
メインドライバ２２の第２の方向に沿った長さを電源線
３１の外側辺から接地線３２の外側辺までとしている
が、これに限られるものではなく、メインドライバ２５
の構成によっては、電源線３１の外側辺と接地線３２の
外側辺との距離より短いものであってもよい。要はメイ
ンドライバ２５が電源線対を構成する電源線３１と接地
線３２との間に配置されていればよい。
【００４７】各メインドライバ２５は図１０に示すよう
に電源線３１から電源線２９を介して電源電位Ｖccが与
えられ、接地線３２に接地線３０を介して接続されて接
地電位ＧＮＤが与えられる。電源線２９はコンタクトホ
ール３７を介してメインドライバ２５に電気的に接続さ
れるとともにコンタクトホール３８を介して電源線３１
に電気的に接続される。接地線３０はコンタクトホール
３９を介してメインドライバ２５に電気的に接続される
とともにコンタクトホール４０を介して接地線３１に電
気的に接続される。
【００４８】第４の共通線２３は、図６に示すように、
複数のプリドライバ２２（１）〜２２（ｍ）及び複数の
メインドライバ２５（１）〜２５（ｍ）上に位置する第
１の方向に沿った直線上に配置される。第４の共通線２
３は第２の導電体層にて形成され、電源線対を構成する
電源線３１と接地線３２との間に電源線３１と接地線３
２と平行に配置される。第４の共通線２３は図９に示す
ようにコンタクトホール４６を介して複数のプリドライ
バ２２（１）〜２２（ｍ）の入力ノードに電気的に接続
され、複数のプリドライバ２２（１）〜２２（ｍ）の入
力ノードを短絡する。第４の共通線２３は第３の共通線
２０にその交差部にてコンタクトホール４５を介して電
気的に接続される。
【００４９】第５の共通線２４は、図６に示すように、
複数のプリドライバ２２（１）〜２２（ｍ）及び複数の
メインドライバ２５（１）〜２５（ｍ）上に位置する第
１の方向に沿った直線上に配置される。第２の共通線１
８は第２の導電体層にて形成され、電源線対を構成する
電源線３１と接地線３２との間に第４の共通線２３と平
行に配置される。第５の共通線２４は図９に示すように
コンタクトホール４７を介して複数のプリドライバ２２
（１）〜２２（ｍ）の出力ノードに電気的に接続される
とともに、図１０に示すようにコンタクトホール４８を
介して複数のメインドライバ２５（１）〜２５（ｍ）の
入力ノードに接続され、複数のプリドライバ２２（１）
〜２２（ｍ）の出力ノード及び複数のメインドライバ２
５（１）〜２５（ｍ）の入力ノードを短絡する。
【００５０】第６の共通線２８は、図６に示すように、
複数のプリドライバ２２（１）〜２２（ｍ）及び複数の
メインドライバ２５（１）〜２５（ｍ）上に位置する第
１の方向に沿った直線上に配置される。第６の共通線２
８は第２の導電体層にて形成され、電源線対を構成する
電源線３１と接地線３２との間に第４の共通線２３と平
行に配置される。第６の共通線２８は図１０に示すよう
にコンタクトホール４９を介して複数のメインドライバ
２５（１）〜２５（ｍ）の出力ノードに接続され、複数
のメインドライバ２５（１）〜２５（ｍ）の出力ノード
を短絡する。
【００５１】複数のクロック信号供給線２７（１）〜２
７（ｓ）は、図６に示すように、第２のマクロセル２６
がそれぞれ配置される複数のマクロセル配置領域９それ
ぞれに対応して第２の方向に沿った直線上に配置され
る。この実施の形態１においては、複数のマクロセル配
置領域９すべてに対して１対１に対応してクロック信号
供給線２７を配置しているが、隣り合う２つのマクロセ
ル配置領域９に対して１つ、つまり２対１に対応してク
ロック信号供給線２７を配置してもよい。また、第２の
マクロセル２７が配置されるマクロセル配置領域９に対
してだけクロック信号供給線２７を配置してもよく、こ
の場合、隣り合う２つのマクロセル配置領域９両者に第
２のマクロセル２６が配置されれば、この隣り合う２つ
のマクロセル配置領域９に対して１つのクロック信号供
給線２７を配置するようにしてもよい。
【００５２】各クロック信号供給線２７（１）〜２７
（ｓ）は、第１の導電体層にて形成され、配線領域１０
上に、互いに平行に配置される。各クロック信号供給線
２７（１）〜２７（ｓ）は、その中央部にてコンタクト
ホール５０を介して第６の共通線２８に電気的に接続さ
れる。各クロック信号供給線２７（１）〜２７（ｓ）
は、対応したマクロセル配置領域９に配置された第２の
マクロセル２６である内部回路のクロック入力ノードに
配線５１を介して接続される。配線５１は第２の導電体
層にて形成される。
【００５３】第６の共通線２８の線幅は、第４及び第５
の共通線２３及び２４の線幅より大きくしてある。つま
り、次の理由によって第６の共通線２８の線幅を大きく
してある。第４の共通線２３に接続されるのは複数のプ
リドライバ２２（１）〜２２（ｍ）の入力ノードであ
り、図４に示すように、入力ノードＩＮが接続されるの
はＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタ
のゲート電極であるため、第４の共通線２３に接続され
る負荷容量値は小さい。また、第５の共通線２３に接続
されるのは複数のメインドライバ２５（１）〜２５
（ｍ）の入力ノードであり、図５に示すように、入力ノ
ードＩＮが接続されるのはＰ型ＭＯＳトランジスタ及び
Ｎ型ＭＯＳトランジスタのゲート電極であるため、第５
の共通線２３に接続される負荷容量値は小さい。これに
対して、第６の共通線２８に接続されるのは、複数のク
ロック信号供給線２７（１）〜２７（ｓ）及び複数の内
部回路２６のクロック入力ノードであるため、負荷容量
値は大きい。また、第５の共通線２３の線幅は、接続さ
れる負荷容量値の違いにより、第４の共通線２２の線幅
より大きくしてある。
【００５４】クロック入力ドライバ１１は、図６に示す
ように、第１のクロックドライバ回路１４が配置される
ドライバ用マクロセル配置領域９の第２の方向に沿った
中央部に配置される。この実施の形態１においては、ク
ロック入力ドライバ１１は第２の方向に沿った中央部に
配置される電源線対を構成する電源線３１と接地線３２
との間に配置される。クロック入力ドライバ１１の入力
ノードは、半導体基板の一主面上に形成されたクロック
入力パッド１２にクロック入力線１３を介して電気的に
接続される。クロック入力線１３は、第１の導電体層に
て形成される第２の方向に沿った第１の配線と、第２の
導電体層にて形成される第１の方向に沿った第２の配線
とによって形成される。
【００５５】クロック入力ドライバ１１の出力ノード
は、クロック出力線１７を介して第１の共通線１６に電
気的に接続される。クロック出力線１７は、第１の導電
体層にて形成される第２の方向に沿った第１の配線と、
第２の導電体層にて形成される第１の方向に沿った第２
の配線とによって形成される。クロック出力線１７の一
端はクロック入力ドライバ１１の出力ノードに、他端は
第１の共通線１６における第２の方向の中央部に電気的
に接続される。
【００５６】なお、図６において、論理回路となる第１
のマクロセル５５及びクロック信号を必要とする内部回
路となる第２のマクロセル２６を繁雑さを避けるため、
ランダムに配置して示しているが、実際は、電源線対を
構成する電源線３１と接地線３２との間の領域を除いた
マクロセル配置領域９全域において、効率よく、隙間な
く（マクロセル間の絶縁領域（一般に１つの基本セルに
よってマクロセル間の電気的絶縁がなされる）は存在す
る）、第１及び第２のマクロセル４５及び２６が配置さ
れる。
【００５７】次に、このように構成された半導体集積回
路装置において、クロック入力パッド１２にクロック信
号が入力されてから、第２のマクロセル２６である内部
回路のクロック入力ノードにクロック信号が入力される
までの動作について説明する。クロック入力パッド１２
に外部からクロック信号が入力されると、クロック入力
線１３を介してクロック入力ドライバ１１に入力され
る。クロック入力ドライバ１１は入力されたクロック信
号に基づいたクロック信号が出力され、このクロック信
号がクロック出力線１７を介して第１の共通線１６に与
えられ、第１のクロックドライバ回路１４の複数のプリ
ドライバ１５（１）〜１５(ｎ)に入力される。
【００５８】第１のクロックドライバ回路１４の複数の
プリドライバ１５（１）〜１５(ｎ)の入力ノードはそれ
ぞれ第１の共通線１６によって短絡され、第１の共通線
１６に対する負荷容量値も小さいことから、複数のプリ
ドライバ１５（１）〜１５(ｎ)の入力ノードそれぞれに
現れるクロック信号の変化（立ち下がり及び立ち上が
り）も同じになる。第１のクロックドライバ回路１４の
複数のプリドライバ１５（１）〜１５(ｎ)の出力ノード
に現れるクロック信号の変化は同じである。しかも、第
２の共通線１８にはその全長に亙って所定間隔を有し、
分散させて複数のプリドライバ１５（１）〜１５(ｎ)の
出力ノードが接続されるため、第２の共通線１８に現れ
るクロック信号の変化は第２の共通線１８の全長に亙っ
て同じになる。第２の共通線１８にて入力ノードが短絡
される複数のメインドライバ１９（１）〜１９（ｍ）の
出力ノードに現れるクロック信号の変化も同じになる。
【００５９】複数のメインドライバ１９（１）〜１９
（ｍ）の出力ノードは、第３の共通線２０に対してその
全長に亙って所定間隔を有し、分散させて接続されるた
め、第３の共通線２０に現れるクロック信号の変化は第
３の共通線２０の全長に亙って同じになる。クロック信
号は、第３の共通線２０にその交差部にて接続された複
数の第４の共通線２３ａ〜２３ｔ（以下、２３ａ〜２３
ｃとして説明する。）に与えられ、複数の第２のクロッ
クドライバ回路２１ａ〜２１ｔ（以下、２１ａ〜２１ｃ
として説明する）の複数のプリドライバ２２ａ（１）〜
２２ａ(ｎ)、……２２ｔ（１）〜２２ｔ(ｎ)（以下、２
２ｃ（１）〜２２ｃ(ｎ)として説明する）に入力され
る。
【００６０】各第２のクロックドライバ回路２１ａ〜２
１ｃの複数のプリドライバ２２ａ（１）〜２２ａ(ｎ)、
２２ｂ（１）〜２２ｂ(ｎ)、２２ｃ（１）〜２２ｃ(ｎ)
の入力ノードはそれぞれ対応した第４の共通線２３ａ〜
２３ｃによって短絡され、第３の共通線２０及び第４の
共通線２３ａ〜２３ｃに対する負荷容量値も小さいこと
から、複数のプリドライバ２２ａ（１）〜２２ａ(ｎ)、
２２ｂ（１）〜２２ｂ(ｎ)、２２ｃ（１）〜２２ｃ(ｎ)
の入力ノードそれぞれに現れるクロック信号の変化も同
じになる。
【００６１】複数のプリドライバ２２ａ（１）〜２２ａ
(ｎ)、２２ｂ（１）〜２２ｂ(ｎ)、２２ｃ（１）〜２２
ｃ(ｎ)の出力ノードに現れるクロック信号の変化は同じ
である。しかも、第５の共通線２４ａ〜２４ｃそれぞれ
にはその全長に亙って所定間隔を有し、分散させて複数
のプリドライバ２２ａ（１）〜２２ａ(ｎ)、２２ｂ
（１）〜２２ｂ(ｎ)、２２ｃ（１）〜２２ｃ(ｎ)の出力
ノードが接続されるため、第５の共通線２４ａ〜２４ｃ
それぞれに現れるクロック信号の変化は第５の共通線２
４ａ〜２４ｃの全長に亙って同じになる。第５の共通線
２４ａ〜２４ｃにて入力ノードが短絡される複数のメイ
ンドライバ２５ａ（１）〜２５ａ（ｍ）、２５ｂ（１）
〜２５ｂ（ｍ）、２５ｃ（１）〜２５ｃ（ｍ）の出力ノ
ードに現れるクロック信号の変化も同じになる。
【００６２】複数のメインドライバ２５ａ（１）〜２５
ａ（ｍ）、２５ｂ（１）〜２５ｂ（ｍ）、２５ｃ（１）
〜２５ｃ（ｍ）の出力ノードは、第６の共通線２８ａ〜
２８ｃに対してその全長に亙って所定間隔を有し、分散
させて接続されるため、第６の共通線２８ａ〜２８ｃそ
れぞれに現れるクロック信号の変化は第６の共通線２８
ａ〜２８ｃの全長に亙って同じになる。要するに、クロ
ック入力パッド１２に入力されるクロック信号の変化
は、第６の共通線２８ａ〜２８ｃの全長に亙って同じに
現れる。言い換えれば、クロック入力パッド１２に入力
されるクロック信号の第６の共通線２８ａ〜２８ｃに到
達時間のずれ、すなわちクロックスキューは第６の共通
線２８ａ〜２８ｃの全長に亙ってほとんどない。
【００６３】第６の共通線２８ａ〜２８ｃに伝達された
クロック信号はクロック信号供給線２７ａ（１）〜２７
ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）
〜２７ｃ（ｓ）を介してクロック信号を必要とする内部
回路（第２のマクロセル２６）のクロック入力ノードに
与えられる。この時、クロック信号供給線２７ａ（１）
〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ
（１）〜２７ｃ（ｓ）それぞれの第６の共通線２８ａ〜
２８ｃとの接続点、つまり中央部におけるクロック信号
の変化は同じであるものの、両端部におけるクロック信
号の変化は中央部におけるクロック信号の変化より若干
遅れる。
【００６４】しかるに、クロック信号供給線２７ａ
（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、
２７ｃ（１）〜２７ｃ（ｓ）それぞれの長さは、マクロ
セル配置領域９の第２の方向に沿った長さの１／３にさ
れており、クロック信号供給線２７ａ（１）〜２７ａ
（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜
２７ｃ（ｓ）それぞれの配線抵抗及び配線容量は小さな
ものである。しかも、クロック信号供給線２７ａ（１）
〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ
（１）〜２７ｃ（ｓ）それぞれに接続される第２のマク
ロセル２６の数も少ない。その結果、クロック信号供給
線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ
（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）の中央部における
クロック信号の変化に対して一番遅れる両端部における
クロック信号の変化の遅れも非常に小さいものとなる。
要するに、第２のマクロセル２６すべてに対してクロッ
クスキューが低減されたクロック信号が与えられる。
【００６５】この実施の形態１は、以上に述べたことか
ら明らかな如く、次のような効果を奏するものである。 （イ）クロック入力パッド１２に入力されたクロック信
号の変化は、第６の共通線２８ａ〜２８ｃの全長に亙っ
て同じに変化し、クロック信号供給線２７ａ（１）〜２
７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ
（１）〜２７ｃ（ｓ）による時間的遅れも非常に小さな
ものとすることができる。結果として、クロック信号を
必要とする内部回路となる第２のマクロセル２６すべて
に対してクロックスキューが低減されたクロック信号が
与えられる。
【００６６】（ロ）第１のクロックドライバ回路１４を
構成する複数のプリドライバ１５（１）〜１５(ｎ)と複
数のメインドライバ１９（１）〜１９（ｍ）、並びに第
２のクロックドライバ回路２１ａ〜２１ｃを構成する複
数のプリドライバ２２ａ（１）〜２２ａ(ｎ)、２２ｂ
（１）〜２２ｂ(ｎ)、２２ｃ（１）〜２２ｃ(ｎ)と複数
のメインドライバ２５ａ（１）〜２５ａ（ｍ）、２５ｂ
（１）〜２５ｂ（ｍ）、２５ｃ（１）〜２５ｃ（ｍ）
は、第１のマクロセル５５及び第２のマクロセル２６が
配置されない電源線対を構成する電源線３１と接地線３
２との間に配置されるため、セル領域２に対する第１及
び第２のマクロセル４５及び２６の数を減らすことな
く、第１のクロックドライバ回路１４及び第２のクロッ
クドライバ回路２１ａ〜２１ｃをセル領域２内に配置で
きる。
【００６７】（ハ）クロック入力線１３、クロック出力
線１７、第１ないし第３の共通線１６ａ、１８、２０、
２３ａ〜２３ｃ、２４ａ〜２４ｃ、２８ａ〜２８ｃ、及
びクロック信号供給線２７ａ（１）〜２７ａ（ｓ）、２
７ｂ（１）〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ
（ｓ）それぞれを、その線幅の狭いものを使用しても、
第２のマクロセル２６すべてに対してクロックスキュー
が低減されたクロック信号が与えられる。その結果、ク
ロック入力線１３、クロック出力線１７、第１ないし第
３の共通線１６ａ、１８、２０、２３ａ〜２３ｃ、２４
ａ〜２４ｃ、２８ａ〜２８ｃ、及びクロック信号供給線
２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ
（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）すべてによる配線
としての総面積を小さくできるため、配線としての容量
値を低くでき、第１のクロックドライバ回路１４及び第
２のクロックドライバ回路２１ａ〜２１ｃによる消費電
力の低減も図れる。（ニ）図６に示したもの第２のクロ
ックドライバ回路２１ａ〜２１ｃのうちの一つを、基本
構成ブロックとできるため、セル領域２の第２の方向の
長さが長くなった場合でも、この基本構成ブロックを追
加することによって対応でき、同等のクロックスキュー
を持った種々の半導体集積回路装置を得られる。
【００６８】なお、上記実施の形態１において、クロッ
ク入力ドライバ１１の入力ノードがクロック入力線１３
を介して入力パッド１２に接続する構成にしたが、クロ
ック入力ドライバ１１の入力ノードと入力パッド１２と
の間にＰＬＬ回路を介在させてクロック入力ドライバ１
１に入力されるクロック信号を安定化したものであって
もよい。
【００６９】実施の形態２．図１１ないし図１３はこの
発明の実施の形態２を示すものであり、上記した実施の
形態１に対して以下の点が相違するだけであり、その他
は同様のものである。すなわち、実施の形態１における
第１ないし第３の共通線１６、１８、２０及びクロック
信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）
〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）が第１の
導電体層にて形成されているのに対して、この実施の形
態２においては、第１及び第２の導電体層とは異なる層
である第３の導電体層をさらに設け、これら第１ないし
第３の共通線１６、１８、２０及びクロック信号供給線
２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ
（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層
にて形成している。なお、第３の導電体層は第２の導電
体層上に層間絶縁膜を介して形成され、アルミニウム金
属層（アルミニウム合金層を含む）によって形成され
る。
【００７０】第１ないし第３の共通線１６、１８、２０
は、実施の形態１と同様に第１のクロックドライバ回路
１４の複数のプリドライバ１５（１）〜１５（ｍ）及び
複数のメインドライバ１９（１）〜１９（ｍ）上に位置
し、第２の方向に沿った直線上に配置される。しかも、
第１ないし第３の共通線１６、１８、２０は、第３の導
電体層にて形成されるため、複数のプリドライバ１５
（１）〜１５（ｍ）及び複数のメインドライバ１９
（１）〜１９（ｍ）が形成されるドライバ用マクロセル
配置領域９の直上部にも配置できるものであり、この実
施の形態２では、第１ないし第３の共通線１６、１８、
２０をドライバ用マクロセル配置領域９の直上部に配置
している。
【００７１】第１の共通線１６と第１のクロックドライ
バ回路１４の複数のプリドライバ１５（１）〜１５
（ｍ）の入力ノードとの電気的接続はコンタクトホール
５７を介して行われる。第２の共通線１８と第１のクロ
ックドライバ回路１４の複数のプリドライバ（１５）〜
１５（ｍ）の出力ノード及び複数のメインドライバ１９
（１）〜１９（ｍ）の入力ノードとの電気的接続は、そ
れぞれコンタクトホール５８及び５９を介して行われ
る。第３の共通線２０と第１のクロックドライバ回路１
４の複数のメインドライバ１９（１）〜１９（ｍ）の出
力ノードとの電気的接続は、コンタクトホール６０を介
して行われる。第３の共通線２０と複数の第４の共通線
２３ａ〜２３ｃとの電気的接続は、上記した実施の形態
１と同様にコンタクトホール４５を介して行われる。
【００７２】複数のクロック信号供給線２７ａ（１）〜
２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ
（１）〜２７ｃ（ｓ）それぞれは、第２のマクロセル２
６がそれぞれ配置される複数のマクロセル配置領域９そ
れぞれに対応し、その直上部における第２の方向に沿っ
た直線上に配置される。各クロック信号供給線２７ａ
（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、
２７ｃ（１）〜２７ｃ（ｓ）それぞれは、対応したマク
ロセル配置領域９に配置された第２のマクロセル２６で
ある内部回路のクロック入力ノードにコンタクトホール
５５を介して接続される。各複数のクロック信号供給線
２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ
（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）と対応の複数の第
６の共通線２８ａ〜２８ｃとの電気的接続は上記した実
施の形態１と同様にコンタクトホール５０を介して行わ
れる。なお、図１１において、実施の形態１を示した図
に付した符号と同一符号は同一又は相当部分を示してい
る。
【００７３】このように構成された半導体集積回路装置
にあっても、上記した実施の形態１と同様の効果（イ）
〜（ニ）を奏する他、（ホ）各クロック信号供給線２７
ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ
（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）を対応したマクロ
セル配置領域９の直上部に配置しているため、配線領域
１０を有効活用でき、ひいては半導体基板１の小面積化
を図れるとともに、配線領域１０における第１及び第２
のマクロセル５５、２６間を接続するための配線（第１
及び第２の導電体層にて形成される）の最適化が図れる
とともに、（ヘ）各クロック信号供給線２７ａ（１）〜
２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ
（１）〜２７ｃ（ｓ）と第２のマクロセル２６の入力ノ
ードとの電気的接続をコンタクトホール５５を介して行
っているため、この電気的接続によるクロックスキュー
がほとんどないという効果を有する。また、（ト）第１
ないし第３の共通線１６、１８、２０もドライバ用マク
ロセル配置領域９の直上部に配置できるため、配線領域
１０を有効活用でき、ひいては半導体基板１の小面積化
を図れるという効果を有する。
【００７４】なお、上記実施の形態２においては、第４
ないし第６の共通線２３ａ〜２３ｃ、２４ａ〜２４ｃ、
２８ａ〜２８ｃを実施の形態１と同様に第２の導電体層
にて形成したものを示したが、第１ないし第３の導電体
層とは異なる層である第４の導電体層にて形成したもの
であっても同様の効果を奏するものである。なお、第４
の導電体層は第３の導電体層上に層間絶縁膜を介して形
成され、アルミニウム金属層（アルミニウム合金層を含
む）によって形成される。第３の導電体層と第４の導電
体層との上下関係は逆であってもよい。
【００７５】また、第３の導電体層又は第３及び第４の
導電体層を用いた場合、第１ないし第３の共通線１６、
１８、２０、第４ないし第６の共通線２３ａ〜２３ｃ、
２４ａ〜２４ｃ、２８ａ〜２８ｃ、及び複数のクロック
信号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）
〜２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）は、以下
のような導電体層で形成したものであってもよく、これ
らの例においても、上記した実施の形態２と同様な効果
を奏する。
【００７６】態様１．第１の共通線１６を第１の導電体
層にて形成する。第２の共通線１８を第１の導電体層に
て形成する。第３の共通線２０を第１の導電体層にて形
成する。第４の共通線２３ａ〜２３ｃを第２の導電体層
にて形成する。第５の共通線２４ａ〜２４ｃを第２の導
電体層にて形成する。第６の共通線２８ａ〜２８ｃを第
２の導電体層にて形成する。クロック信号供給線２７ａ
（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、
２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層にて形成
する。
【００７７】態様２．第１の共通線１６を第１の導電体
層にて形成する。第２の共通線１８を第１の導電体層に
て形成する。第３の共通線２０を第１の導電体層にて形
成する。第４の共通線２３ａ〜２３ｃを第２の導電体層
にて形成する。第５の共通線２４ａ〜２４ｃを第２の導
電体層にて形成する。第６の共通線２８ａ〜２８ｃを第
３の導電体層にて形成する。クロック信号供給線２７ａ
（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、
２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層にて形成
する。
【００７８】態様３．第１の共通線１６を第１の導電体
層にて形成する。第２の共通線１８を第１の導電体層に
て形成する。第３の共通線２０を第１の導電体層にて形
成する。第４の共通線２３ａ〜２３ｃを第４の導電体層
にて形成する。第５の共通線２４ａ〜２４ｃを第４の導
電体層にて形成する。第６の共通線２８ａ〜２８ｃを第
３の導電体層にて形成する。クロック信号供給線２７ａ
（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、
２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層にて形成
する。
【００７９】態様４．第１の共通線１６を第１の導電体
層にて形成する。第２の共通線１８を第１の導電体層に
て形成する。第３の共通線２０を第４の導電体層にて形
成する。第４の共通線２３ａ〜２３ｃを第４の導電体層
にて形成する。第５の共通線２４ａ〜２４ｃを第２の導
電体層にて形成する。第６の共通線２８ａ〜２８ｃを第
３の導電体層にて形成する。クロック信号供給線２７ａ
（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、
２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層にて形成
する。
【００８０】態様５．第１の共通線１６を第１の導電体
層にて形成する。第２の共通線１８を第１の導電体層に
て形成する。第３の共通線２０を第４の導電体層にて形
成する。第４の共通線２３ａ〜２３ｃを第２の導電体層
にて形成する。第５の共通線２４ａ〜２４ｃを第２の導
電体層にて形成する。第６の共通線２８ａ〜２８ｃを第
２の導電体層にて形成する。クロック信号供給線２７ａ
（１）〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、
２７ｃ（１）〜２７ｃ（ｓ）を第３の導電体層にて形成
する。
【００８１】上記態様にて示したものにおいて、第３の
共通線２０と第４の共通線２３ａ〜２３ｃとを同じ導電
体層にて形成したものは、これら第３の共通線２０と第
４の共通線２３ａ〜２３ｃとの電気的接続をコンタクト
ホールを介して行なう必要がなく、直接行なえ、電気的
接続部による抵抗の増大を抑えられる。また、第６の共
通線２８ａ〜２８ｃとクロック信号供給線２７ａ（１）
〜２７ａ（ｓ）、２７ｂ（１）〜２７ｂ（ｓ）、２７ｃ
（１）〜２７ｃ（ｓ）とを同じ導電体層にて形成したも
のも、これら第６の共通線２８ａ〜２８ｃとクロック信
号供給線２７ａ（１）〜２７ａ（ｓ）、２７ｂ（１）〜
２７ｂ（ｓ）、２７ｃ（１）〜２７ｃ（ｓ）との電気的
接続をコンタクトホールを介して行なう必要がなく、直
接行なえ、電気的接続部による抵抗の増大を抑えられ
る。
【図面の簡単な説明】
【図１】 この発明の実施の形態における半導体集積
回路装置に用いられるマスタチップの概略平面図。
【図２】 図１に示した概略平面図における概略部分
拡大図。
【図３】 この発明の実施の形態１を示す回路図。
【図４】 図３に示したプリドライバ１５（１）〜１
５（ｎ）、２２（１）〜２２（ｎ）を示す回路図。
【図５】 図３に示したメインドライバ１９（１）〜
１９(ｍ)、２５（１）〜２５(ｍ)を示す回路図。
【図６】 この発明の実施の形態１を示す平面パター
ン図。
【図７】 図６に示した第１のクロックドライバ回路
１４のプリドライバ１５（１）〜１５（ｎ）部分の部分
拡大平面パターン図。
【図８】 図６に示した第１のクロックドライバ回路
１４のメインドライバ１９（１）〜１９(ｍ)部分の部分
拡大平面パターン図。
【図９】 図６に示した第２のクロックドライバ回路
２１ａ〜２１ｃのプリドライバ２２ａ（１）〜２２ａ
（ｎ）〜２２ｃ（１）〜２２ｃ（ｎ）部分の部分拡大平
面パターン図。
【図１０】 図６に示した第２のクロックドライバ回
路２１ａ〜２１ｃのメインドライバ２５ａ（１）〜２５
ａ(ｍ)〜２５ｃ（１）〜２５ｃ(ｍ)部分の部分拡大平面
パターン図。
【図１１】 この発明の実施の形態２を示す平面パター
ン図。
【図１２】 図１１に示した第３の共通線２２ａ、２２
ｂ、２２ｃ及びクロック信号供給線２１ａ（１）〜２１
ａ（ｓ）、２１ｂ（１）〜２１ｂ（ｓ）、２１ｃ（１）
〜２１ｃ（ｓ）を示す平面パターン図。
【図１３】 図１１に示した第４ないし第６の共通線２
３ａ〜２３ｃ、２４ａ〜２４ｃ、２８ａ〜２８ｃを示す
平面パターン図。
【図１４】 従来の半導体集積回路装置を示す平面パタ
ーン図。
【図１５】 従来の他の半導体集積回路装置を示す部分
平面パターン図。
【符号の説明】
１ 半導体基板、２ セル領域、４ 第１の電極、５
第２の電極、６ Ｎ型拡散領域、７ Ｐ型拡散領域、８
基本セル、９ マクロセル配置領域、１０配線領域、
１１ クロック入力ドライバ、１２ クロック入力パッ
ド、１３クロック入力線、１４ 第１のクロックドライ
バ回路、１５（１）〜１５（ｎ）プリドライバ、１６
第１の共通線、１７ クロック出力線、１８ 第２の共
通線、１９（１）〜１９（ｍ） メインドライバ、２０
第３の共通線、２１ａ〜２１ｔ 第２のクロックドラ
イバ回路、２２ａ（１）〜２２ａ（ｎ）〜２２ｔ（１）
〜２２ｔ（ｎ） プリドライバ、２３ａ〜２３ｔ 第４
の共通線、２４ａ〜２４ｔ 第５の共通線、２５ａ
（１）〜２５ａ（ｍ）〜２５ｔ（１）〜２５ｔ（ｍ）
メインドライバ、２６ 第２のマクロセル、２７ａ
（１）〜２７ａ（ｓ）〜２７ｔ（１）〜２７ｔ（ｓ）
クロック信号供給線、２８ａ〜２８ｔ 第６の共通線、
３１ 電源線、３２ 接地線、４６ 第１のマクロセ
ル。

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 一主面に第１の方向に沿って配置される
    複数のマクロセル配置領域を有する半導体基板と、この
    半導体基板の各マクロセル配置領域上に上記第１の方向
    と直交する第２の方向に沿って配置される複数の電極対
    とを備え、 上記半導体基板の各マクロセル配置領域に、上記第２の
    方向に沿って配置される複数のＮ型拡散領域と、上記第
    ２の方向に沿って配置される複数のＰ型拡散領域とが上
    記第１の方向に沿って形成され、 上記各電極対は、対応したマクロセル配置領域に形成さ
    れる上記複数のＮ型拡散領域の隣り合う２つのＮ型拡散
    領域間に絶縁膜を介して形成される第１の電極と、この
    第１の電極と上記第１の方向に沿って配置されるととも
    に対応したマクロセル配置領域に形成される上記複数の
    Ｐ型拡散領域の隣り合う２つのＰ型拡散領域間に絶縁膜
    を介して形成される第２の電極とからなり、 上記各電極対とその両側に位置する上記Ｎ型拡散領域及
    び上記Ｐ型拡散領域とによって基本セルを構成し、 上記半導体基板の各マクロセル配置領域に、隣接する所
    定数の上記基本セルによって構成される論理回路となる
    第１のマクロセルが配置されるとともに、 上記半導体基板の複数のマクロセル配置領域の２以上の
    所定数のマクロセル配置領域それぞれに、隣接する所定
    数の上記基本セルによって構成され、クロック信号を必
    要とする内部回路となる第２のマクロセルが配置される
    ものにおいて、 上記半導体基板の複数のマクロセル配置領域のうちのい
    ずれか１つのマクロセル配置領域に、それぞれが隣接す
    る所定数の上記基本セルによって構成され、かつ互いに
    所定間隔を有して配置される複数のプリドライバ、及び
    これら複数のプリドライバが配置されるマクロセル配置
    領域に、それぞれが隣接する所定数の上記基本セルによ
    って構成され、かつ互いに所定間隔を有して配置される
    複数のメインドライバとを備える第１のクロックドライ
    バ回路と、 この第１のクロックドライバ回路の複数のプリドライバ
    及び複数のメインドライバが配置されるマクロセル配置
    領域に沿い、かつ上記第２の方向に沿った直線上に配置
    され、上記第１のクロックドライバ回路の複数のプリド
    ライバの入力ノードに電気的に接続される第１の共通線
    と、 上記第１のクロックドライバ回路の複数のプリドライバ
    及び複数のメインドライバが配置されるマクロセル配置
    領域に沿い、かつ上記第２の方向に沿った直線上に配置
    され、上記第１のクロックドライバ回路の複数のプリド
    ライバの出力ノード及び複数のメインドライバの入力ノ
    ードに電気的に接続される第２の共通線と、 上記第１のクロックドライバ回路の複数のプリドライバ
    及び複数のメインドライバが配置されるマクロセル配置
    領域に沿い、かつ上記第２の方向に沿った直線上に配置
    され、上記第１のクロックドライバ回路の複数のメイン
    ドライバの出力ノードに電気的に接続される第３の共通
    線とを備え、 上記半導体基板の複数のマクロセル配置領域は、上記第
    ２の方向に複数分割され、 上記各分割された領域に対応して第２のクロックドライ
    バ回路が配置され、 上記各第２のクロックドライバ回路は、 対応した分割領域において、上記半導体基板の複数のマ
    クロセル配置領域の２以上の所定数のマクロセル配置領
    域のそれぞれに、隣接する所定数の上記基本セルによっ
    て構成され、それぞれが同一直線上に配置される複数の
    プリドライバと、 対応した分割領域において、上記半導体基板の複数のマ
    クロセル配置領域の、上記複数のプリドライバが配置さ
    れるマクロセル配置領域以外の２以上の所定数のマクロ
    セル配置領域のそれぞれに、隣接する所定数の上記基本
    セルによって構成され、それぞれが上記複数のプリドラ
    イバが配置される同一直線上に配置される複数のメイン
    ドライバとを備え、 上記各分割された領域に対応して、対応した分割領域に
    配置される上記第２のクロックドライバ回路の複数のプ
    リドライバ及び複数のメインドライバ上に位置する上記
    第１の方向に沿った直線上に配置されるとともに、対応
    した分割領域に配置される上記第２のクロックドライバ
    回路の複数のプリドライバの入力ノードに電気的に接続
    されるとともに、上記第３の共通線に電気的に接続され
    る第４の共通線と、対応した分割領域に配置される上記
    第２のクロックドライバ回路の複数のプリドライバ及び
    複数のメインドライバ上に位置する上記第１の方向に沿
    った直線上に配置されるとともに、対応した分割領域に
    配置される上記第２のクロックドライバ回路の複数のプ
    リドライバの出力ノード及び対応した分割領域に配置さ
    れる上記第２のクロックドライバ回路の複数のメインド
    ライバの入力ノードに電気的に接続される第５の共通線
    と、対応した分割領域に配置される上記第２のクロック
    ドライバ回路の複数のプリドライバ及び複数のメインド
    ライバ上に位置する上記第１の方向に沿った直線上に配
    置されるとともに、対応した分割領域に配置される上記
    第２のクロックドライバ回路の複数のメインドライバの
    出力ノードに電気的に接続される第６の共通線と、上記
    第２のマクロセルがそれぞれ配置される上記複数のマク
    ロセル配置領域それぞれに対応して上記第２の方向に沿
    った直線上に配置され、上記第６の共通線に電気的に接
    続されるとともに対応したマクロセル配置領域に配置さ
    れた第２のマクロセルである内部回路のクロック入力ノ
    ードが電気的に接続される複数のクロック信号供給線と
    を設けたことを特徴とする半導体集積回路装置。
  2. 【請求項２】 上記第１のクロックドライバ回路が配置
    されるマクロセル配置領域は、上記第１の方向の中央部
    に位置するマクロセル配置領域であることを特徴とする
    請求項１記載の半導体集積回路装置。
  3. 【請求項３】 上記第３の共通線と上記第４の共通線の
    電気的接続は、それら共通線の交差部にて電気的に接続
    されることを特徴とする請求項１又は請求項２記載の半
    導体集積回路装置。
  4. 【請求項４】 上記半導体基板の一主面に形成され、上
    記半導体基板の一主面上に形成されたクロック入力パッ
    ドにクロック入力線を介して入力ノードが電気的に接続
    され、出力ノードが上記第１の共通線に電気的に接続さ
    れるクロック入力ドライバを、さらに備えていることを
    特徴とする請求項１ないし請求項３のいずれかに記載の
    半導体集積回路装置。
  5. 【請求項５】 上記クロック入力ドライバは、上記第１
    のクロックドライバ回路が配置されるマクロセル配置領
    域に配置されていることを特徴とする請求項４記載の半
    導体集積回路装置。
  6. 【請求項６】 上記各第４ないし第６の共通線は、対応
    した分割領域における第２の方向の中央部に配置され、 上記各分割領域に配置される複数のクロック信号供給線
    は、その中央部にて対応した分割領域に配置される上記
    第６の共通線に電気的に接続されていることを特徴とす
    る請求項１ないし請求項５のいずれかに記載の半導体集
    積回路装置。
  7. 【請求項７】 上記各分割領域それぞれに対応して、電
    源電位が印加される電源線と、この電源線に隣接しかつ
    平行に配置され、接地電位とされる接地線とからなる少
    なくとも一つの電源線対が上記半導体基板の一主面上に
    上記第１の方向に沿って直線上に配置され、 上記各分割領域に配置される上記複数のプリドライバ及
    び上記複数のメインドライバは、対応した分割領域に配
    置される一つの電源線対の電源線と接地線との間に配置
    されることを特徴とする請求項１ないし請求項６のいず
    れかに記載の半導体集積回路装置。
  8. 【請求項８】 上記第１のマクロセルとなる論理回路内
    及び上記第２のマクロセルとなる内部回路内の配線並び
    に上記論理回路間の配線及び上記論理回路と上記内部回
    路間の配線は、上記電極対上に形成される第１の導電体
    層にて形成され、上記第２の方向に沿って配置される第
    １の配線、又は上記電極対上に形成される上記第１の導
    電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記第１ないし第３の共通線は上記第１の導電体層にて
    形成され、 上記各第４ないし第６の共通線は上記第２の導電体層に
    て形成され、 上記各複数のクロック信号供給線は上記第１の導電体層
    にて形成されていることを特徴とする請求項１ないし請
    求項７のいずれかに記載の半導体集積回路装置。
  9. 【請求項９】 上記第１のマクロセルとなる論理回路内
    及び上記第２のマクロセルとなる内部回路内の配線並び
    に上記論理回路間の配線及び上記論理回路と上記内部回
    路間の配線は、上記電極対上に形成される第１の導電体
    層にて形成され、上記第２の方向に沿って配置される第
    １の配線、又は上記電極対上に形成される上記第１の導
    電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記第１ないし第３の共通線は上記第１及び第２の導電
    体層とは異なる層で、かつ上記電極対上に形成される第
    ３の導電体層にて形成され、 上記各第４ないし第６の共通線は上記第２の導電体層若
    しくは上記第１ないし第３の導電体層とは異なる層で、
    かつ上記電極対上に形成される第４の導電体層にて形成
    され、 上記各複数のクロック信号供給線は上記第３の導電体層
    にて形成され、上記各複数のクロック信号供給線のそれ
    ぞれは対応したマクロセル配置領域の直上部に配置され
    ていることを特徴とする請求項１ないし請求項７のいず
    れかに記載の半導体集積回路装置。
  10. 【請求項１０】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記第１ないし第３の共通線は上記第１の導電体層にて
    形成され、 上記各第４ないし第６の共通線は上記第２の導電体層に
    て形成され、 上記各複数のクロック信号供給線は上記第１及び第２の
    導電体層とは異なる層で、かつ上記電極対上に形成され
    る第３の導電体層にて形成され、上記各複数のクロック
    信号供給線のそれぞれは対応したマクロセル配置領域の
    直上部に配置されていることを特徴とする請求項１ない
    し請求項７のいずれかに記載の半導体集積回路装置。
  11. 【請求項１１】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記各第６の共通線は上記第１及び第２の導電体層とは
    異なる層で、かつ上記電極対上に形成される第３の導電
    体層にて形成され、 上記各第４及び第５の共通線は上記第２の導電体層若し
    くは上記第１ないし第３の導電体層とは異なる層で、か
    つ上記電極対上に形成される第４の導電体層にて形成さ
    れ、 上記各複数のクロック信号供給線は上記第３の導電体層
    にて形成され、上記各複数のクロック信号供給線のそれ
    ぞれは対応したマクロセル配置領域の直上部に配置され
    ていることを特徴とする請求項１ないし請求項７のいず
    れかに記載の半導体集積回路装置。
  12. 【請求項１２】 上記第１ないし第３の共通線は上記第
    １の導電体層にて形成されていることを特徴とする請求
    項１１記載の半導体集積回路装置。
  13. 【請求項１３】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記第１及び第２の共通線は上記第１の導電体層にて形
    成され、 上記第３及び各第４の共通線は上記第１及び第２の導電
    体層とは異なる層で、かつ上記電極対上に形成される第
    ３の導電体層にて形成され、 上記各第５の共通線は上記第２の導電体層にて形成さ
    れ、 上記各第６の共通線は上記第１ないし第３の導電体層と
    は異なる層で、かつ上記電極対上に形成される第４の導
    電体層にて形成され、 上記各複数のクロック信号供給線は上記第４の導電体層
    にて形成され、上記各複数のクロック信号供給線のそれ
    ぞれは対応したマクロセル配置領域の直上部に配置され
    ていることを特徴とする請求項１ないし請求項７のいず
    れかに記載の半導体集積回路装置。
  14. 【請求項１４】 上記第１のマクロセルとなる論理回路
    内及び上記第２のマクロセルとなる内部回路内の配線並
    びに上記論理回路間の配線及び上記論理回路と上記内部
    回路間の配線は、上記電極対上に形成される第１の導電
    体層にて形成され、上記第２の方向に沿って配置される
    第１の配線、又は上記電極対上に形成される上記第１の
    導電体層とは異なる層である第２の導電体層にて形成さ
    れ、上記第１の方向に沿って配置される第２の配線の少
    なくとも一方の配線にて構成され、 上記第１及び第２の共通線は上記第１の導電体層にて形
    成され、 上記第３の共通線は、上記第１及び第２の導電体層とは
    異なる層で、かつ上記電極対上に形成される第３の導電
    体層にて形成され、上記第１のクロックドライバ回路が
    配置されるマクロセル配置領域の直上部に配置され、 上記各第４ないし第６の共通線は上記第２の導電体層に
    て形成され、 上記各複数のクロック信号供給線は上記第３の導電体層
    にて形成され、上記各複数のクロック信号供給線のそれ
    ぞれは対応したマクロセル配置領域の直上部に配置され
    ていることを特徴とする請求項１ないし請求項７のいず
    れかに記載の半導体集積回路装置。
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