KR19980041807A - 반도체 집적 회로 장치 - Google Patents

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Abstract

본 발명에 따르면 구동 능력이 높고, 클럭 스큐(skew)가 낮은 클럭 드라이버 회로를 갖는 반도체 집적 회로 장치를 얻을 수 있다.
클럭 드라이버 회로(14)를 중앙부에 위치하는 매크로 셀 배치 영역(9)에 배치한다. 클럭 드라이버 회로(14)는 복수의 프리 드라이버(predriver)(15) 및 메인 드라이버(19)를 갖는다. 프리 드라이버(15)의 입력, 출력노드는 제 1, 제 2 공통선(16, 18)에 의해 단락되고, 메인 드라이버(19)의 입력, 출력노드는 제 2, 제 3 공통선(18, 20)에 의해 단락된다. 복수의 클럭 드라이버 회로(21)는 소정 간격을 거쳐서 클럭 드라이버 회로(14)와 직교하여 배치된다. 각 클럭 드라이버 회로(21)는 복수의 프리 드라이버(22) 및 메인 드라이버(25)를 갖는다. 프리 드라이버(22)의 입력, 출력노드는 제 4, 제 5 공통선(23, 24)에 의해 단락되고, 메인 드라이버(25)의 입력, 출력노드는 제 5, 제 6 공통선(24, 28)에 의해 단락된다. 제 3, 제 4의 공통선(20, 23)은 접속된다. 제 6 공통선(28)은 복수의 제 2 매크로 셀(26)이 접속되는 클럭 신호 공급선(27)에 접속된다.

Description

반도체 집적 회로 장치
본 발명은, 예를 들면 게이트 어레이, ECA(Embeded Cell Array) 등의 반도체 집적 회로 장치에 관한 것으로, 특히 이 반도체 집적 회로 장치에 마련되는 클럭 드라이버 회로에 관한 것이다.
예컨대, 게이트 어레이, ECA 등의 반도체 집적 회로 장치에 있어서는, AND 회로, OR 회로 등의 논리회로로 되는 매크로 셀과, 플립플롭회로 등의 클럭 신호를 필요로 하는 내부회로로 되는 매크로 셀이 내부영역(코아(core)영역)에 복수 배치되어 있고, 상기 복수의 내부회로에 대하여 클럭 신호를 공급하기 위한 클럭 드라이버 회로가 설치되는 것이다.
최근, 이러한 반도체 집적 회로 장치는 대규모화 및 고속화가 요구되고 있고, 반도체 집적 회로 장치에 배치되는 내부회로의 수가 증대함과 동시에, 각 내부회로에 클럭 신호를 효율적으로, 또한 클럭 스큐를 작게 하여 공급하는 것이 제안되고 있다.
도 14는 이러한 사고에 기초하여 제안된 것으로, 예컨대 일본국 특허공개 평성 제 7-14994 호 공보에 개시된 것이다.
도 14에 있어서 (100)은 내부 집적 회로군(코아영역)(101)과 주변 회로군(버퍼영역)(102)을 갖는 반도체 기판, (103)은 대향하여 배치되는 상기 주변 회로군(102)의 한쪽 측 영역에 마련되고, 기준신호(클럭 신호)를 증폭하는 제 1 신호 구동 회로(클럭 입력 드라이버), (104)는 한쪽 측과 인접하고, 각각 대향하여 배치되는 상기 주변 회로군(102)의 다른쪽 측의 영역으로서, 상기 주변 회로군(102)에 인접하는 상기 내부 집적 회로군(101)의 양쪽 단부 영역에 마련되는 복수의 제 2 신호 구동 회로(컬럼 드라이버), (105)는 이들 제 1 및 제 2 신호 구동 회로(103 및 104)를 접속하는 제 1 신호배선, (106)은 상기 제 2 신호 구동 회로(104)와 내부 집적 회로군(101)을 접속하는 제 2 신호배선이다.
이와 같이 구성된 것에 있어서는, 제 1 신호 구동 회로(103)에 의해 기준신호가 증폭되면, 제 1 신호 구동 회로(13)에서 보아 대칭적으로 배선된 제 1 신호선(105)을 거쳐서 복수의 제 2 신호 구동 회로(104)에 기준신호를 공급하는 것이 가능해진다.
복수의 제 2 신호 구동 회로(104)는 기준신호를 증폭하여, 빗형상으로 배선된 제 2 신호배선(106)에 균일한 기준신호를 공급하는 것이 가능해진다.
이에 따라, 내부 신호 집적 회로군(101)에 도달하는 기준신호의 변동을 억제하는 것이 가능해져서, 신호 지연량이 저감된 기준신호, 즉 클럭 스큐가 저감된 기준신호에 근거하여 내부 집적 회로군(101)에 의해 각종 신호처리를 실행시키는 것이 가능해진다.
또한, 상기한 바와 같은 반도체 집적 회로 장치에 있어서, 반도체 기판의 면적을 증가시키는 일 없이, 레이아웃이 용이한 높은 구동 능력의 클럭 드라이버 회로를 마련하는 것도 제안되고 있다.
도 15는 이러한 사고에 기초하여 제안된 것으로, 예컨대 일본국 특허공개 평성 제 6-236923 호 공보에 개시된 것이다.
도 15에 있어서, (201)은 반도체 기판에 있어서의 매크로 셀 배치 영역, (202a)는 전원전위 VDD를 인가하는 전원선으로, 제 2 층 알루미늄 배선으로 이루어지고, 상기 매크로 셀 배치 영역(201)에 대하여 수직으로 형성되어 있다. (202b)는 접지전위 GND를 인가하는 접지선으로, 제 2 층 알루미늄 배선으로 이루어지고, 상기 매크로 셀 배치 영역(201)에 대하여 수직으로, 또한 상기 전원선(202a)에 평행하게 형성되며, 상기 전원선(202a)과 전기 공급 라인를 구성하고 있다. (203a)는 상기 매크로 셀 배치 영역의 상측에 위치하고, 상기 전원선(202a)과 스루 홀(through hole)(204a)에서 접속되는 전원선으로, 제 1 층 알루미늄층으로 이루어진다. (203b)는 상기 매크로 셀 배치 영역의 하측에 위치하고, 상기 접지선(202b)과 스루 홀(204b)에서 접속되는 접지선으로, 제 1 층 알루미늄층으로 이루어진다.
(205)는 상기 전기 공급 라인의 아래에 위치하고, 상기 매크로 셀 배치 영역에 배치된 드라이버 회로 등의 기능을 가진 매크로 셀(206)은 이 매크로 셀(205)에 신호를 입력하기 위해서 상기 매크로 셀(205)의 입력노드와 스루 홀(207)에서 접속된 입력 신호선으로, 제 2 층 알루미늄 배선으로 이루어지고, 상기 전원선(202a)과 상기 접지선(202b)과의 사이에 이들 전원선(202a)과 접지선(202b)과 평행하게 배치되어 있다. (208)은 상기 매크로 셀(205)로부터 신호를 출력하기위해 상기 매크로 셀(205)의 출력노드와 스루 홀(209)에서 접속된 출력 신호선으로, 제 2 층 알루미늄 배선으로 이루어지고, 상기 전원선(202a)과 상기 접지선(202b)과의 사이에 이들 전원선(202a)과 접지선(202b)과 평행하게 배치되어 있다.
이와 같이 구성된 반도체 집적 회로 장치에 있어서는, 전원선(202a) 및 접지선(202b)으로 이루어지는 전기 공급 라인의 아래로, 드라이버 회로 등의 기능을 가진 매크로 셀(205)이 배치되어 있기 때문에, 매크로 셀(205)로의 전기공급이 용이함과 동시에, 매크로 셀(205)의 점유면적을 작게 할 수 있다.
그러므로, 한층 더 대규모화 및 고속화된 반도체 집적 회로 장치가 요망됨에 따라 구동 능력이 더 높고, 클럭 스큐가 더욱 작은 클럭 드라이버 회로가 요망되고 있다.
본 발명의 목적은 상기한 점을 감안하여 이루어진 것으로, 클럭 신호를 필요로 하는 복수의 내부회로에 대하여 인가되는 클럭 신호의 클럭 스큐가 작은, 예를 들면 게이트 어레이, ECA 등의 반도체 집적 회로 장치를 얻는 데 있다.
본 발명의 제 2 목적은 클럭 신호를 필요로 하는 복수의 내부회로에 대하여 인가되는 클럭 신호의 클럭 스큐를 작게 하여, 이 클럭 신호를 인가하기위한 클럭 드라이버 회로를 다른 매크로 셀에 대한 점유면적을 감소시키는 일 없이 셀 배치 영역에 마련되는, 예컨대 게이트 어레이, ECA 등의 반도체 집적 회로 장치를 얻는 데에 있다.
도 1은 본 발명의 실시예에 있어서의 반도체 집적 회로 장치에 이용되는 마스터 칩(master chip)의 개략 평면도.
도 2는 도 1에 도시된 개략 평면도에 있어서의 개략 부분 확대도.
도 3은 본 발명의 실시예 1을 도시하는 회로도.
도 4는 도 3에 도시된 프리 드라이버(15(1)∼15(n), 22(1)∼22(n))를 도시하는 회로도.
도 5는 도 3에 도시된 메인 드라이버(19(1)∼19(m), 25(1)∼25(m))를 도시하는 회로도.
도 6은 본 발명의 실시예 1을 도시하는 평면 패턴도.
도 7은 도 6에 도시된 제 1 클럭 드라이버 회로(14)의 프리 드라이버(15(1)∼15(n))부분의 부분 확대 평면 패턴도.
도 8은 도 6에 도시된 제 1 클럭 드라이버 회로(14)의 메인 드라이버(19(1)∼19(m))부분의 부분 확대 평면 패턴도.
도 9는 도 6에 도시된 제 2 클럭 드라이버 회로(21a∼21c)의 프리 드라이버(22a(1)∼22a(n)∼22c(1)∼22c(n))부분의 부분 확대 평면 패턴도.
도 10은 도 6에 도시된 제 2 클럭 드라이버 회로(21a∼21c)의 메인 드라이버(25a(1)∼25a(m)∼25c(1)∼25c(m))부분의 부분 확대 평면 패턴도.
도 11은 본 발명의 실시예 2를 도시하는 평면 패턴도.
도 12는 도 11에 도시된 제 3 공통선(22a, 22b, 22c) 및 클럭 신호 공급선(21a(1)∼21a(s), 21b(1)∼21b(s), 21c(1)∼21c(s))을 도시하는 평면 패턴도.
도 13은 도 11에 도시된 제 4 내지 제 6 공통선(23a∼23c, 24a∼24c, 28a∼28c)을 도시하는 평면 패턴도.
도 14는 종래의 반도체 집적 회로 장치를 도시하는 평면 패턴도.
도 15는 종래의 다른 반도체 집적 회로 장치를 도시하는 부분 평면 패턴도.
도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 셀영역
4 : 제 1 전극 5 : 제 2 전극
6 : N형 확산 영역 7 : P형 확산 영역
8 : 기본셀 9 : 매크로 셀 배치 영역
10 : 배선영역 11 : 클럭 입력 드라이버
12 : 클럭 입력 패드 13 : 클럭 입력선
14 : 제 1 클럭 드라이버 회로 15(1)∼15(n) : 프리 드라이버
16 : 제 1 공통선 17 : 클럭 출력선
18 : 제 2 공통선 19(1)∼19(m) : 메인 드라이버
20 : 제 3 공통선 21a∼21t : 제 2 클럭 드라이버 회로
22a(1)∼22a(n)∼22t(1)∼22t(n) : 프리 드라이버
23a∼23t : 제 4 공통선 24a∼24t : 제 5 공통선
25a(1)∼25a(m)∼25t(1)∼25t(m) : 메인 드라이버
26 : 제 2 매크로 셀
27a(1)∼27a(s)∼27t(1)∼27t(s) : 클럭 신호 공급선
28a∼28t : 제 6 공통선 31 : 전원선
32 : 접지선 55 : 제 1 매크로 셀
본 발명에 따른 반도체 집적 회로 장치는 전극쌍과 그 양측에 위치하는 N형 확산 영역 및 P형 확산 영역에 의해 구성되는 기본셀이 제 2 방향을 따라 배치되는 매크로 셀 배치 영역이 제 1 방향을 따라서 복수 배치되는 반도체 기판을 갖고, 반도체 기판의 각 매크로 셀 배치 영역에, 인접하는 소정수의 기본셀에 의해 구성되는 논리회로로 되는 제 1 매크로 셀이 배치됨과 동시에, 반도체 기판의 복수의 매크로 셀 배치 영역의 2이상의 소정수의 매크로 셀 배치 영역 각각에, 인접하는 소정수의 기본셀에 의해서 구성되고, 클럭 신호를 필요로 하는 내부회로로 되는 제 2 매크로 셀이 배치되는 것에 있어서, 반도체 기판의 복수의 매크로 셀 배치 영역 중 어느 1개의 매크로 셀 배치 영역에, 각각이 인접하는 소정수의 기본셀에 의해서 구성되고, 또한 서로 소정 간격을 가지고 배치되는 복수의 프리 드라이버 및 이들 복수의 프리 드라이버가 배치되는 매크로 셀 배치 영역에 각각이 인접하는 소정수의 기본셀에 의해서 구성되고, 또한 서로 소정 간격을 가지고 배치되는 복수의 메인 드라이버를 구비하는 제 1 클럭 드라이버 회로와, 이 제 1 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버가 배치되는 매크로 셀 배치 영역에 따라, 또한 제 2 방향에 따른 직선상에 배치되고, 제 1 클럭 드라이버 회로의 복수의 프리 드라이버의 입력노드에 전기적으로 접속되는 제 1 공통선과, 제 1 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버가 배치되는 매크로 셀 배치 영역에 따라, 또한 제 2 방향에 따른 직선상에 배치되고, 제 1 클럭 드라이버 회로의 복수의 프리 드라이버의 출력노드 및 복수의 메인 드라이버의 입력노드에 전기적으로 접속되는 제 2 공통선과, 제 1 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버가 배치되는 매크로 셀 배치 영역에 따라, 또한 제 2 방향에 따른 직선상에 배치되고, 제 1 클럭 드라이버 회로의 복수의 메인 드라이버의 출력노드에 전기적으로 접속되는 제 3 공통선을 구비한다.
반도체 기판의 복수의 매크로 셀 배치 영역은, 제 2 방향으로 복수 분할되고, 각 분할된 영역에 대응하여 제 2 클럭 드라이버 회로가 배치되며, 각 제 2 클럭 드라이버 회로는 대응한 분할영역에서 반도체 기판의 복수의 매크로 셀 배치 영역의 2이상의 소정수의 매크로 셀 배치 영역의 각각에 인접하는 소정수의 상기 기본셀에 의해서 구성되고, 각각이 동일 직선상에 배치되는 복수의 프리 드라이버와, 대응한 분할영역에 있어서 반도체 기판의 복수의 매크로 셀 배치 영역의 복수의 프리 드라이버가 배치되는 매크로 셀 배치 영역이외의 2이상의 소정수의 매크로 셀 배치 영역의 각각에 인접하는 소정수의 기본셀에 의해서 구성되고, 각각이 상기 복수의 프리 드라이버가 배치되는 동일 직선상에 배치되는 복수의 메인 드라이버를 구비하며, 각 분할된 영역에 대응하여 대응한 분할영역에 배치되는 제 2 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 제 2 클럭 드라이버 회로의 복수의 프리 드라이버의 입력노드에 전기적으로 접속됨과 동시에 제 3 공통선에 전기적으로 접속되는 제 4 공통선과, 대응한 분할영역에 배치되는 상기 제 2 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 제 2 클럭 드라이버 회로의 복수의 프리 드라이버의 출력노드 및 대응한 분할영역에 배치되는 제 2 클럭 드라이버 회로의 복수의 메인 드라이버의 입력노드에 전기적으로 접속되는 제 5 공통선과, 대응한 분할영역에 배치되는 제 2 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버상에 위치하는 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 제 2 클럭 드라이버 회로의 복수의 메인 드라이버의 출력노드에 전기적으로 접속되는 제 6 공통선과, 제 2 매크로 셀이 각각 배치되는 복수의 매크로 셀 배치 영역 각각에 대응하여 제 2 방향에 따른 직선상에 배치되고, 제 6 공통선에 전기적으로 접속됨과 동시에 대응한 매크로 셀 배치 영역에 배치된 제 2 매크로 셀인 내부회로의 클럭 입력 노드가 전기적으로 접속되는 복수의 클럭 신호 공급선을 마련한 것이다.
(실시예 1)
이하에, 본 발명의 실시예 1을 도 1 내지 도 10을 이용하여 설명한다.
우선 처음으로, 본 발명의 실시예 1이 적용되는, 예를 들면 게이트 어레이 또는 ECA 등의 반도체 집적 회로 장치의 반도체 기판 및 마스터 칩에 대하여 도 1및 도 2에 근거하여 설명한다.
도 1에 도시하는 바와 같이 반도체 기판(1)은 한 주면에 셀영역(내부영역, 코아영역)(2)을 가짐과 동시에 이 셀영역(2)의 주변에 마련되는 버퍼영역(주변영역)(3)을 갖는다.
이 반도체 기판(1)의 셀영역(2)의 한 주면상에는, 도 2에 도시된 바와 같이 제 1 방향(종방향)에 따라 배치되는 제 1 전극(4)과 제 2 전극(5)으로 이루어지는 전극쌍이 제 2 방향(횡방향)에 따라 복수 배치된다. 이 제 2 방향으로 연장한 전극쌍군이 제 1 방향을 따라 복수 배치된다.
또한, 반도체 기판(1)의 셀영역(2)의 한 주면에는, 도 2에 도시된 바와 같이 각 전극쌍군의 제 1 전극(4)에 대응하여 제 2 방향을 따라서 배치되는 복수의 N형 확산 영역(6)이 형성됨과 동시에, 각 전극쌍군의 제 2 전극(5)에 대응하여 제 2 방향을 따라 배치되는 복수의 P형 확산 영역(7)이 형성된 상기 복수의 P형 확산 영역(7)과 N형 확산 영역(6)과의 쌍이 제 1 방향을 따라서 배치, 형성된다.
제 1 전극(4)과 그 양측에 위치하는 N형 확산 영역(6)에 의해 N형 MOS 트랜지스터가 구성되고, 제 2 전극(5)과 그 양측에 위치하는 P형 확산 영역(7)에 의해 P형 M0S 트랜지스터가 구성된다. 제 1 방향을 따라서 병렬로 배치되는 1개의 N형 MOS 트랜지스터와 1개의 P형 MOS 트랜지스터에 의해 기본셀(8)이 구성된다.
반도체 기판(1)의 셀영역(2)에는 N형 MOS 트랜지스터와 P형 MOS 트랜지스터로 이루어지는 기본셀(8)이 제 1 방향 및 제 2 방향으로 매트릭스형상으로 배치되어 전면에 펼쳐진 상태로 이루어져 있다.
이와 같이 반도체 기판(1)의 셀영역(2) 전면에 기본셀이 전면에 펼쳐져서 형성된 상태를 마스터 칩(master chip)이라 한다.
한편, AND 회로나 OR 회로 등의 논리회로나 클럭 신호를 필요로 하는 플립플롭회로 등의 내부회로는 상기한 기본셀을 소정수 이용하여 구성되는 셀구조로 된다. 이들은 소위 매크로 셀이라 불리운다. 이하, 논리회로를 제 1 매크로 셀, 내부회로를 제 2 매크로 셀이라 한다.
따라서, 반도체 기판(1)의 셀영역(2)에는 도 1에 도시된 바와 같이 이들 매크로 셀이 배치되는 매크로 셀 배치 영역(9)이 제 1 방향을 따라서 복수개 마련됨과 동시에, 인접하는 매크로 셀 배치 영역(9)의 사이에 매크로 셀 배치 영역(9)에 형성되는 매크로 셀 사이를 전기적으로 접속하기 위한 배선영역(10)이 마련된다.
또, 각 매크로 셀 배치 영역(9)은 제 2 방향을 따라 배치된 기본셀(8)의 일렬분(一列分)에 의해서 구성된다.
또한, 각 배선영역(10)은 거기에 배치되는 제 2 방향에 따른 배선의 수에 의해 제 2 방향을 따라 배치된 기본셀의 일렬분, 또는 복수열분의 배선에 의해서 구성된다.
반도체 기판(1)의 버퍼영역(3)에는 입력 버퍼 회로, 출력 버퍼 회로, 입출력 버퍼 회로 등의 회로가 형성된다.
그리고, 이러한 반도체 집적 회로 장치에 있어서는 클럭 신호를 필요로 하는 플립플롭회로 등의 내부회로로 되는 제 2 매크로 셀에 반도체 집적 회로 장치의 외부로부터의 클럭 신호를 인가하기위한 클럭 드라이버 회로가 마련된다.
이하에, 본 발명의 실시예 1에 있어서의 클럭 드라이버 회로에 대하여 설명한다.
우선, 도 3을 이용하여 설명한다.
도 3에 있어서, (11)은 클럭 입력 패드(12)에 클럭 입력선(13)을 거쳐서 입력노드가 전기적으로 접속되는 클럭 입력 드라이버, (14)는 이 클럭 입력 드라이버로부터 출력되는 클럭 신호를 수신하여 클럭 신호를 출력하는 제 1 클럭 드라이버 회로로서, 도 1에 도시된 마스터 칩의 셀영역(2)에 있어서의 제 1 방향의 중앙부에 위치하는 매크로 셀 배치 영역(9)에 형성된다. 이 제 1 클럭 드라이버 회로(14)는 복수의 프리 드라이버(15(1)∼15(n))와 복수의 메인 드라이버(19(1)∼19(m))를 구비하고 있다.
상기 제 1 클럭 드라이버 회로(14)를 구성하는 복수의 프리 드라이버(15(1)∼15(n))는 상기 클럭 입력 드라이버(11)의 출력노드에 클럭 출력선(17)을 거쳐서 전기적으로 접속되는 제 1 공통선(16)에 입력노드 IN이 전기적으로 접속됨과 동시에 출력노드 OUT가 제 2 공통선(18)에 전기적으로 접속되고, 예컨대 도 4에 도시된 바와 같이 직렬접속된 P형 MOS 트랜지스터 및 N형 MOS 트랜지스터로 이루어지는 인버터 회로를 2단 종속(縱續) 접속한 회로에 의해 구성되어 있다.
상기 제 1 클럭 드라이버 회로(14)를 구성하는 복수의 메인 드라이버(19(1)∼19(m))는 입력노드 IN이 상기 제 2 공통선(18)에 전기적으로 접속됨과 동시에 출력노드 OUT가 제 3 공통선(20)에 전기적으로 접속되고, 예컨대 도 5에 도시된 바와 같이 직렬접속된 P형 MOS 트랜지스터 및 N형 MOS 트랜지스터로 이루어지는 인버터 회로를 2단 종속 접속한 회로에 의해 구성되어 있다.
또, 상기 프리 드라이버(15(1)∼15(n)) 및 메인 드라이버(19(1)∼19(m))는 각각 인버터 회로를 2단 종속 접속한 회로로 구성하였지만, 2단에 한정되는 것이 아니라 몇단이라도 좋다. 단, 프리 드라이버를 구성하는 인버터의 수와 메인 드라이버를 구성하는 인버터 회로의 수의 합은 짝수가 되도록 하는 것이 좋다.
(21a) 내지 (21t)는 각각 복수의 매크로 셀영역(9)을 복수 분할(t 분할)한 것 중의 1분할에 대응하여 마련되고, 상기 대응하는 분할된 영역(9)의 복수의 제 2 매크로 셀에 클럭 신호를 인가하기위한 제 2 클럭 드라이버 회로로서, 구체적으로는 도 1에 도시된 마스터 칩의 셀영역(2)에 있어서의 제 2 방향으로 복수 분할하여 각 분할된 영역에 대응하여 배치되고, 대응하는 분할된 영역에 존재하는 복수의 제 2 매크로 셀에 클럭 신호를 인가하기 위한 것이다.
즉, 상기 제 2 클럭 드라이버 회로(21a) 내지 (21t)는 각각 상기 제 1 클럭 드라이버 회로(14)로부터 출력되는 클럭 신호를 수신하여 대응하는 복수의 제 2 매크로 셀에 클럭 신호를 인가하기 위한 것이다.
각 제 2 클럭 드라이버 회로(21a) 내지 (21t)는 모두 동일한 회로구성을 하고 있기 때문에, 이하 클럭 드라이버 회로(21a)를 대표하여 설명한다. 또, 부호에 있어서, 첨자 a, b,……, t는 클럭 드라이버 회로(21a) 내지 (21t)에 각각 대응하여 부여한 것이므로, 이하의 설명에 있어서는 첨자 a, b, ……, t를 생략하고 설명한다.
22(1)∼22(m)는 상기 제 3 공통선(20)에 전기적으로 접속되는 제 4 공통선(23)에 입력노드 IN이 전기적으로 접속됨과 동시에, 출력노드 OUT가 제 5 공통선(24)에 전기적으로 접속되는 복수의 프리 드라이버로서, 예컨대 도 4에 도시하는 바와 같이 직렬접속된 P형 MOS 트랜지스터 및 N형 MOS 트랜지스터로 이루어지는 인버터 회로를 2단 종속 접속한 회로에 의해 구성되어 있다.
25(1)∼25(m)는 입력노드 IN이 상기 제 5 공통선(24)에 전기적으로 접속됨과 동시에 각각에 클럭 신호를 필요로 하는 내부회로(제 2 매크로 셀)(26)의 클럭 입력 노드가 전기적으로 접속되는 복수의 클럭 신호 공급선(27(1)∼27(s))이 접속되는 제 6 공통선(28)에 출력노드 OUT가 전기적으로 접속되는 복수의 메인 드라이버로서, 예컨대 도 5에 도시된 바와 같이 직렬접속된 P형 MOS 트랜지스터 및 N형 MOS 트랜지스터로 이루어지는 인버터 회로를 2단 종속 접속한 회로에 의해서 구성되어 있다.
또, 상기 프리 드라이버(22(1)∼22(m)) 및 메인 드라이버(25(1)∼25(m))는 각각 인버터 회로를 2단 종속 접속한 회로로 구성하였지만, 2단에 한정되는 것이 아니라 몇단이라도 좋다. 단, 프리 드라이버를 구성하는 인버터의 수와 메인 드라이버를 구성하는 인버터 회로의 수의 합은 짝수로 되도록 하는 것이 좋다.
또한, 상기 클럭 입력 드라이버(11)는 도 4 및 도 5에 도시된 상기 프리 드라이버(15(1)∼15(n), 22(1)∼22(m)) 및 메인 드라이버(19(1)∼19(m), 25(1)∼25(m))와 마찬가지로 인버터 회로를 2단 종속 접속한 회로로 구성되어도 좋다.
다음에, 도 6을 참조하여 도 3에 도시하는 회로구성으로 된 제 1 및 제 2 클럭 드라이버 회로(14 및 21a∼21t)를 도 1 및 도 2에 도시된 마스터 칩에 배치, 형성한 예에 대하여 설명한다. 이 예에 있어서는, 마스터 칩의 셀영역(2)에 있어서의 제 2 방향으로 3분할하고, 3분할된 영역에 각각 제 2 클럭 드라이버 회로(21a∼21c)를 배치한 것에 대하여 설명한다. 또, 이 예에서는, 세 개의 제 2 클럭 드라이버 회로(21a∼21c)에 대하여 설명하고 있지만, t는 3에 한정되는 것이 아니고, 복수이면 된다.
또한, 도 6에 있어서 번잡을 피하기 위해서, 전원선 및 접지선으로 이루어지는 전원선쌍은 도시되지 않았지만, 이 실시예 1에 있어서는 반도체 기판(1)의 셀영역(2)의 한 주면상에 제 1 방향을 따라 셀영역(2)을 가로 질러 직선상에 배치되는 전원선 쌍이 소정 간격(210BC(Basic Cel1, 1Basic Cel1은 기본셀(8)의 폭(제 2 방향에 따른 길이)이고, 이 실시예 1에서는 2.65μm))마다 배치되어 있다. 또, 이 실시예 1에 있어서는, 반도체 기판(1)의 셀영역(2)의 제 2 방향에 따른 길이를 9 mm로 하고 있기 때문에, 각 분할된 영역에는 복수의 전원선쌍이 배치된다.
우선, 제 1 클럭 드라이버 회로(14)에 대하여 설명한다.
제 1 클럭 드라이버 회로(14)를 구성하는 복수의 프리 드라이버(15(1)∼15 (n))는 복수의 매크로 셀 배치 영역(9)의 1개의 매크로 셀 배치 영역(9), 이 실시예 1에 있어서는 복수의 매크로 셀 배치 영역(9) 중의 중앙에 위치하는 매크로 셀 배치 영역(9)(이하, 드라이버용 매크로 셀 배치 영역이라고 편의상 칭한다)에 서로 소정 간격을 갖고 배치, 형성된다.
각 프리 드라이버(15(1)∼15(n))는 상세하게 도 7에 도시된 바와 같이 전원선(31)과 접지선(32)으로 이루어지는 전원선쌍과 드라이버용 매크로 셀 배치 영역(9)과의 교차부에 형성, 즉 전원선쌍을 구성하는 전원선(31)과 접지선(32)과의 사이의 드라이버용 매크로 셀 배치 영역(9)에 형성된다.
각 프리 드라이버(15)내의 배선은 제 1 매크로 셀(55)로 되는 논리회로내 및 제 2 매크로 셀(26)로 되는 내부회로내의 배선 및 논리회로간의 배선 및 논리회로와 내부회로사이의 배선과 마찬가지로, 제 2 방향(도 7의 횡방향)에 따라 배치되는 직선형상의 제 1 배선 또는 제 1 방향(도 7의 종방향)에 따라 배치되는 직선형상의 제 2 배선의 적어도 한쪽의 배선으로 구성된다.
또, 제 1 배선은 기본셀(8)을 구성하는 전극쌍상에 층간 절연막을 거쳐서 형성되는 제 1 도전체층으로 형성되고, 제 2 배선은 제 1 도전체층상에 층간 절연막을 거쳐서 형성되는 제 2 도전체층으로 형성된다. 제 1 도전체층과 제 2 도전체층과의 상하관계는 반대라도 좋다. 제 1 및 제 2 도전체층은 알루미늄 금속층(알루미늄 합금층을 포함한다)에 의해서 형성된다.
상기 전원선(31)에는 전원전위가 인가되고, 접지선(32)은 접지전위가 된다. 전원선쌍을 구성하는 전원선(31)과 접지선(32)은 인접하고 또한 평행하게 배치되며, 제 2 도전체층에 의해서 형성된다. 전원선(31)과 접지선(32)으로 이루어지는 전원선쌍은 반도체 기판(1)의 셀영역(2)의 한 주면상에 제 1 방향을 따라 셀영역(2)을 가로 질러 직선상에 배치된다.
전원선쌍을 구성하는 전원선(31)의 외측변(外側邊)과 접지선(32)의 외측변과의 거리는 이 실시예 1에서는 46BC이기 때문에, 프리 드라이버(15)는 전원선(31)과 접지선(32)과의 사이에 충분히 형성될 수 있다.
또, 도 7에 있어서 프리 드라이버(15)의 제 2 방향에 따른 길이를 전원선(31)의 외측변에서 접지선(32)의 외측변까지로 하고 있지만, 이것에 한정되는 것이 아니라, 프리 드라이버(15)의 구성에 따라서는 전원선(31)의 외측변과 접지선(32)의 외측변과의 거리보다 짧은 것도 좋다. 요는 프리 드라이버(15)가 전원선쌍을 구성하는 전원선(31)과 접지선(32)과의 사이에 배치되어 있으면 된다.
각 프리 드라이버(15)는 도 7에 도시된 바와 같이 전원선(31)으로부터 전원선(29)을 거쳐서 전원전위 Vcc가 인가되고, 접지선(32)에 접지선(30)을 거쳐서 접속되어 접지전위 GND가 인가된다. 전원선(29)은 제 1 도전체층으로 형성되고, 콘택트 홀(33)을 거쳐서 프리 드라이버(15)에 전기적으로 접속됨과 동시에 콘택트 홀(34)을 거쳐서 전원선(31)에 전기적으로 접속된다. 접지선(30)은 제 1 도전체층으로 형성되고, 콘택트 홀(35)을 거쳐서 프리 드라이버(15)에 전기적으로 접속됨과 동시에 콘택트 홀(36)을 거쳐서 접지선(32)에 전기적으로 접속된다.
제 1 클럭 드라이버 회로(14)를 구성하는 메인 드라이버(19(1)∼19(m))는 드라이버용 매크로 셀 배치 영역(9)에 서로 소정 간격을 갖고 배치, 형성된다. 이 실시예 1에 있어서, 메인 드라이버(19)와 프리 드라이버(15)와는 드라이버용 매크로 셀 배치 영역내에 교대로 배치된다. 그러나, 이것에 한정되는 것이 아니라 프리 드라이버(15) 및 메인 드라이버(19)의 수에 맞춰서 임의로 배치하면 된다.
각 메인 드라이버(19)는 상세하게 도 8에 도시된 바와 같이 전원선(31)과 접지선(32)으로 이루어지는 전원선쌍과 드라이버용 매크로 셀 배치 영역(9)과의 교차부에 형성, 즉 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이의 드라이버용 매크로 셀 배치 영역(9)에 형성된다.
각 메인 드라이버(19)내의 배선은 프리 드라이버(15)와 마찬가지로 제 2 방향을 따라 배치되는 직선형상의 제 1 배선 또는 제 1 방향을 따라 배치되는 직선형상의 제 2 배선의 적어도 한쪽의 배선으로 구성된다. 또한, 메인 드라이버(19)는 전원선(31)과 접지선(32) 사이에 충분히 형성할 수 있다.
또, 도 8에 있어서 메인 드라이버(19)의 제 2 방향에 따른 길이를 전원선(31)의 외측변에서 접지선(32)의 외측변까지로 하고 있지만, 이것에 한정되는 것이 아니라 메인 드라이버(19)의 구성에 따라서는 전원선(31)의 외측변과 접지선(32)의 외측변과의 거리보다 짧은 것도 좋다. 요는 메인 드라이버(19)가 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이에 배치되어 있으면 된다.
각 메인 드라이버(19)는 도 8에 도시된 바와 같이 전원선(31)으로부터 전원선(29)을 거쳐서 전원전위 Vcc가 인가되고, 접지선(32)에 접지선(30)을 거쳐서 접속되어 접지전위 GND가 인가된다. 전원선(29)은 콘택트 홀(37)을 거쳐서 메인 드라이버(19)에 전기적으로 접속됨과 동시에 콘택트 홀(38)을 거쳐서 전원선(31)에 전기적으로 접속된다. 접지선(30)은 콘택트 홀(39)을 거쳐서 메인 드라이버(19)에 전기적으로 접속됨과 동시에 콘택트 홀(40)을 거쳐서 접지선(32)에 전기적으로 접속된다.
또, 드라이버용 매크로 셀 배치 영역(9)에 있어서의 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이의 영역 이외에는 제 1 매크로 셀(55) 및 제 2 매크로 셀(26)이 적절히 배치되어 있다.
제 1 공통선(16)은 도 6에 도시된 바와 같이 드라이버용 매크로 셀 배치 영역(9)에 따라, 또한 제 2 방향에 따른 직선상에 배치된다. 제 1 공통선(16)은 제 1 도전체층으로 형성된다. 제 1 공통선(16)은 도 7에 도시된 바와 같이 제 2 도전체층으로 형성되고, 제 1 방향에 따른 직선상에 배치되는 배선(41)을 거쳐서 복수의 프리 드라이버(15(1)∼15(n))의 입력노드에 전기적으로 접속되어, 복수의 프리 드라이버(15(1)∼15(n))의 입력노드를 단락한다.
제 2 공통선(18)은 도 6에 도시된 바와 같이 드라이버용 매크로 셀 배치 영역(9)에 따라, 또한 제 2 방향에 따른 직선상에 배치된다. 제 2 공통선(18)은 제 1 도전체층으로 형성된다. 제 2 공통선(18)은 도 7에 도시된 바와 같이 제 2 도전체층으로 형성되고, 제 1 방향에 따른 직선상에 배치되는 배선(42)을 거쳐서 복수의 프리 드라이버(15(1)∼15(n))의 출력노드에 전기적으로 접속됨과 동시에, 도 8에 도시된 바와 같이 제 2 도전체층으로 형성되고, 제 1 방향에 따른 직선상에 배치되는 배선(43)을 거쳐서 복수의 메인 드라이버(19(1)∼19(m))의 입력노드에 접속되어, 복수의 프리 드라이버(15(1)∼15(n))의 출력노드 및 복수의 메인 드라이버(19(1)∼19(m))의 입력노드를 단락한다.
제 3 공통선(20)은 도 6에 도시된 바와 같이 드라이버용 매크로 셀 배치 영역(9)에 따라, 또한 제 2 방향에 따른 직선상에 배치된다. 제 3 공통선(20)은 제 1 도전체층으로 형성된다. 제 3 공통선(20)은 도 8에 도시된 바와 같이 제 2 도전체층으로 형성되고, 제 1 방향에 따른 직선상에 배치되는 배선(44)을 거쳐서 복수의 메인 드라이버(19(1)∼19(m))의 출력노드에 접속되어, 복수의 메인 드라이버(19(1)∼19(m))의 출력노드를 단락한다.
제 3 공통선(20)의 선폭은, 제 1 및 제 2 공통선(16 및 18)의 선폭보다 크게 해 놓는다. 즉, 다음 이유에 의해서 제 3 공통선(20)의 선폭을 크게 해 놓는다.
제 1 공통선(16)에 접속되는 것은 복수의 프리 드라이버(15(1)∼15(n)의 입력노드이고, 도 4에 도시된 바와 같이 입력노드 IN이 접속되는 것은 P형 MOS 트랜지스터 및 N형 MOS 트랜지스터의 게이트 전극이기 때문에, 제 1 공통선(16)에 접속되는 부하용량값은 작다. 또한, 제 2 공통선(18)에 접속되는 것은 복수의 메인 드라이버(19(1)∼19(m))의 입력노드이고, 도 5에 도시된 바와 같이 입력노드 IN이 접속되는 것은 P형 MOS 트랜지스터 및 N형 MOS 트랜지스터의 게이트 전극이기 때문에, 제 2 공통선(18)에 접속되는 부하용량값은 작다. 이것에 대하여, 제 3 공통선(20)에 접속되는 것은 제 4 공통선(23a∼23c)을 거쳐서 복수의 제 2 클럭 드라이버 회로(21a∼21c)에 있어서의 복수의 프리 드라이버(22a(1)∼22a(m), 22b(1)∼22b(m), 22c(1)∼22c(m))의 입력노드이기 때문에, 부하용량값은 제 1 및 제 2 공통선(16, 18)에 접속되는 부하용량값보다 크다.
또한, 제 2 공통선(18)의 선폭은 접속되는 부하용량값의 상위(相違)에 따라 제 1 공통선(16)의 선폭보다 크게 해 놓는다.
다음에, 3가지의 제 2 클럭 드라이버 회로(21a∼21c)에 대하여 설명한다. 각 제 2 클럭 드라이버 회로(21a∼21c)는 도 6에 도시된 바와 같이 반도체 기판(1)의 셀영역(2)에 있어서의 복수의 매크로 셀 배치 영역(9)이 제 2 방향(도 6의 횡방향)으로 3분할되는 영역에 대응하여 배치된다.
즉, 제 2 클럭 드라이버 회로(21a)는 도 6에 있어서 좌측 1/3의 영역에 있어서의 제 2 방향에 따른 중앙부에 배치되고, 제 2 클럭 드라이버 회로(21b)는 도 6에 있어서 중앙 1/3의 영역에 있어서의 제 2 방향에 따른 중앙부에 배치되며, 제 2 클럭 드라이버 회로(21c)는 도 6에 있어서 우측 1/3의 영역에 있어서의 제 2 방향에 따른 중앙부에 배치된다. 환언하면, 3개의 클럭 드라이버 회로(21a∼21c)가 제 2 방향을 따라 배치된다.
그리고, 각 제 2 클럭 드라이버 회로(21a∼21c)는 각각 대응한 분할영역의 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(31)과 접지선(32)과의 사이에 위치하는 매크로 셀 배치 영역에 프리 드라이버(22a(1)∼22a(m), 22b(1)∼22b(m), 22c(1)∼22c(m)) 및 메인 드라이버(25a(1)∼25a(m), 25b(1)∼25b(m), 25c(1)∼25c(m))가 배치된다.
3개의 제 2 클럭 드라이버 회로(21a∼21c)는 배치위치가 상기한 바와 같이 다르지만, 모두 마찬가지의 회로구성을 하고 있기 때문에, 이해하기 쉽게 클럭 드라이버 회로(21a)를 대표하여 도 6을 이용하여 설명한다. 또, 설명의 번잡을 피하기 위해서, 첨자 a, b, c를 생략하여 설명한다.
제 2 클럭 드라이버 회로(21)를 구성하는 프리 드라이버(22(1)∼22(m))는 복수의 매크로 셀 배치 영역(9)의 2이상의 소정수(이 예에 있어서는 n개)의 매크로 셀 배치 영역의 각각에, 제 1 방향에 따른 동일 직선상에 서로 소정 간격을 갖고 배치, 형성된다. 이 실시예 1에 있어서 소정 간격은, 모두에 있어서 매크로 셀 배치 영역 1개 간격으로 하였지만, 이것에 한정되는 것이 아니라 프리 드라이버(22)의 수에 맞춰서 임의로 배치해도 좋다.
각 프리 드라이버(22)는 상세하게 도 9에 도시된 바와 같이 전원선(31)과 접지선(32)으로 이루어지는 전원선쌍과 매크로 셀 배치 영역(9)과의 교차부에 형성, 즉 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이의 매크로 셀 배치 영역(9)에 형성된다.
각 프리 드라이버(22)내의 배선은 상기 제 1 클럭 드라이버 회로(14)의 프리 드라이버(15)내의 배선과 마찬가지로 제 2 방향을 따라서 배치되는 직선형상의 제 1 배선 또는 제 1 방향을 따라서 배치되는 직선형상의 제 2 배선의 적어도 한쪽의 배선으로 구성된다.
각 프리 드라이버(22)의 제 2 방향에 따른 길이는 도 9에 있어서 전원선(31)의 외측변에서 접지선(32)의 외측변까지로 하고 있지만, 이것에 한정되는 것이 아니라 프리 드라이버(22)의 구성에 따라서는 전원선(31)의 외측변과 접지선(32)의 외측변과의 거리보다 짧아도 좋다. 요는 프리 드라이버(22)가 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이에 배치되어 있으면 된다.
각 프리 드라이버(22)에는 도 9에 도시된 바와 같이 전원선(31)으로부터 전원선(29)을 거쳐서 전원전위 Vcc가 인가되고, 접지선(32)에 접지선(30)을 거쳐서 접속되어 접지전위 GND가 인가된다. 전원선(29)은 매크로 셀 배치 영역(9)의 일측부(상측 측부)상에 제 2 방향을 따라 매크로 셀 배치 영역(9) 전체길이에 걸쳐 배치된다. 전원선(29)은 제 1 도전체층으로 형성되고, 콘택트 홀(33)을 거쳐서 프리 드라이버(22)에 전기적으로 접속됨과 동시에 콘택트 홀(38)을 거쳐서 전원선(31)에 전기적으로 접속된다. 접지선(30)은 매크로 셀 배치 영역(9)의 다른 측부(하측 측부)상에 제 2 방향을 따라 매크로 셀 배치 영역(9) 전체길이에 걸쳐 배치된다. 접지선(30)은 제 1 도전체층으로 형성되고, 콘택트 홀(35)을 거쳐서 프리 드라이버(22)에 전기적으로 접속됨과 동시에 콘택트 홀(36)을 거쳐서 접지선(32)에 전기적으로 접속된다.
메인 드라이버(25(1)∼25(m))는 복수의 매크로 셀 배치 영역(9)의 프리 드라이버(22(1)∼22(m))가 배치되는 매크로 셀 배치 영역(9) 이외의 2이상의 소정수(본 예에 있어서는 m개)의 매크로 셀 배치 영역의 각각에, 제 1 방향에 따른 동일 직선상에 서로 소정 간격을 갖고 배치, 형성된다. 이 실시예 1에 있어서 소정 간격은, 모두에 있어서 매크로 셀 배치 영역 1개 간격으로 해 놓는다. 즉, 메인 드라이버(25)와 프리 드라이버(22)는 제 1 방향에 따른 동일 직선상에 교대로 배치된다. 그러나, 이것에 한정되는 것이 아니라 메인 드라이버(25)의 수에 맞춰서 임의로 배치해도 좋다.
각 메인 드라이버(25)는 상세하게 도 10에 도시된 바와 같이 전원선(31)과 접지선(32)으로 이루어지는 전원선쌍과 매크로 셀 배치 영역(9)과의 교차부에 형성, 즉 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이의 매크로 셀 배치 영역(9)에 형성된다.
각 메인 드라이버(25)내의 배선은 프리 드라이버(22)와 마찬가지로 제 2 방향을 따라서 배치되는 직선형상의 제 1 배선 또는 제 1 방향을 따라 배치되는 직선형상의 제 2 배선의 적어도 한쪽의 배선으로 구성된다. 또한, 메인 드라이버(25)는 전원선(31)과 접지선(32) 사이에 충분히 형성될 수 있다.
또, 도 10에 있어서 메인 드라이버(25)의 제 2 방향에 따른 길이를 전원선(31)의 외측변에서 접지선(32)의 외측변까지로 하고 있지만, 이것에 한정되는 것이 아니라 메인 드라이버(25)의 구성에 따라서는 전원선(31)의 외측변과 접지선(32)의 외측변과의 거리보다 짧아도 좋다. 요는 메인 드라이버(25)가 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이에 배치되어 있으면 된다.
각 메인 드라이버(25)에는 도 10에 도시된 바와 같이 전원선(31)으로부터 전원선(29)을 거쳐서 전원전위 Vcc가 인가되고, 접지선(32)에 접지선(30)을 거쳐서 접속되어 접지전위 GND가 인가된다. 전원선(29)은 콘택트 홀(37)을 거쳐서 메인 드라이버(25)에 전기적으로 접속됨과 동시에 콘택트 홀(38)을 거쳐서 전원선(31)에 전기적으로 접속된다. 접지선(30)은 콘택트 홀(39)을 거쳐서 메인 드라이버(25)에 전기적으로 접속됨과 동시에 콘택트 홀(40)을 거쳐서 접지선(32)에 전기적으로 접속된다.
제 4 공통선(23)은 도 6에 도시된 바와 같이 복수의 프리 드라이버(22(1)∼22(m)) 및 복수의 메인 드라이버(25(1)∼25(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 4 공통선(23)은 제 2 도전체층으로 형성되어, 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이에 전원선(31)과 접지선(32)과 평행하게 배치된다. 제 4 공통선(23)은 도 9에 도시된 바와 같이 콘택트 홀(46)을 거쳐서 복수의 프리 드라이버(22(1)∼22(m))의 입력노드에 전기적으로 접속되어, 복수의 프리 드라이버(22(1)∼22(m))의 입력노드를 단락한다. 도 6에 도시된 바와 같이 제 4 공통선(23)은 제 3 공통선(20)에 그 교차부에서 콘택트 홀(45)을 거쳐서 전기적으로 접속된다.
제 5 공통선(24)은 도 6에 도시된 바와 같이 복수의 프리 드라이버(22(1)∼22(m)) 및 복수의 메인 드라이버(25(1)∼25(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 5 공통선(24)은 제 2 도전체층으로 형성되고, 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이에 제 4 공통선(23)과 평행하게 배치된다. 제 5 공통선(24)은 도 9에 도시된 바와 같이 콘택트 홀(47)을 거쳐서 복수의 프리 드라이버(22(1)∼22(m))의 출력노드에 전기적으로 접속됨과 동시에, 도 10에 도시된 바와 같이 콘택트 홀(48)을 거쳐서 복수의 메인 드라이버(25(1)∼25(m))의 입력노드에 접속되어, 복수의 프리 드라이버(22(1)∼22(m))의 출력노드 및 복수의 메인 드라이버(25(1)∼25(m))의 입력노드를 단락한다.
제 6 공통선(28)은 도 6에 도시된 바와 같이 복수의 프리 드라이버(22(1)∼22(m)) 및 복수의 메인 드라이버(25(1)∼25(m))상에 위치하는 제 1 방향에 따른 직선상에 배치된다. 제 6 공통선(28)은 제 2 도전체층으로 형성되고, 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이에 제 4 공통선(23)과 평행하게 배치된다. 제 6 공통선(28)은 도 10에 도시된 바와 같이 콘택트 홀(49)을 거쳐서 복수의 메인 드라이버(25(1)∼25(m))의 출력노드에 접속되어, 복수의 메인 드라이버(25(1)∼25(m))의 출력노드를 단락한다.
복수의 클럭 신호 공급선(27(1)∼27(s))은 도 6에 도시된 바와 같이 제 2 매크로 셀(26)이 각각 배치되는 복수의 매크로 셀 배치 영역(9) 각각에 대응하여 제 2 방향에 따른 직선상에 배치된다.
이 실시예 1에 있어서는, 복수의 매크로 셀 배치 영역(9) 모두에 대하여 1대1로 대응하여 클럭 신호 공급선(27)을 배치하고 있지만, 서로 인접하는 2개의 매크로 셀 배치 영역(9)에 대하여 1개, 즉 2대 1로 대응하여 클럭 신호 공급선(27)을 배치해도 좋다. 또한, 제 2 매크로 셀(26)이 배치되는 매크로 셀 배치 영역(9)에 대해서만 클럭 신호 공급선(27)을 배치해도 좋고, 이 경우 서로 인접하는 2개의 매크로 셀 배치 영역(9) 양자에게 제 2 매크로 셀(26)이 배치되면, 이 서로 인접하는 2개의 매크로 셀 배치 영역(9)에 대하여 1개의 클럭 신호 공급선(27)을 배치하도록 해도 좋다.
각 클럭 신호 공급선(27(1)∼27(s))은 제 1 도전체층으로 형성되고, 배선영역(10)상에 서로 평행하게 배치된다. 각 클럭 신호 공급선(27(1)∼27(s))은 그 중앙부에 콘택트 홀(50)을 거쳐서 제 6 공통선(28)에 전기적으로 접속된다. 각 클럭 신호 공급선(27(1)∼27(s))은 대응한 매크로 셀 배치 영역(9)에 배치된 제 2 매크로 셀(26)인 내부회로의 클럭 입력 노드에 배선(51)을 거쳐서 접속된다. 배선(51)은 제 2 도전체층으로 형성된다.
제 6 공통선(28)의 선폭은 제 4 및 제 5 공통선(23 및 24)의 선폭보다 크게 되어 있다. 즉, 다음의 이유에 의해 제 6 공통선(28)의 선폭을 크게 하고 있다.
제 4 공통선(23)에 접속되는 것은 복수의 프리 드라이버(22(1)∼22(m))의 입력노드이고, 도 4에 도시된 바와 같이 입력노드 IN이 접속되는 것은 P형 MOS 트랜지스터 및 N형 MOS 트랜지스터의 게이트 전극이기 때문에, 제 4 공통선(23)에 접속되는 부하용량값은 작다. 또한, 제 5 공통선(24)에 접속되는 것은 복수의 메인 드라이버(25(1)∼25(m))의 입력노드이고, 도 5에 도시된 바와 같이 입력노드 IN이 접속되는 것은 P형 MOS 트랜지스터 및 N형 MOS 트랜지스터의 게이트 전극이기 때문에, 제 5 공통선(24)에 접속되는 부하용량값은 작다. 이것에 대하여, 제 6 공통선(28)에 접속되는 것은 복수의 클럭 신호 공급선(27(1)∼27(s)) 및 복수의 내부회로(26)의 클럭 입력 노드이기 때문에, 부하용량값은 크다.
또한, 제 5 공통선(24)의 선폭은 접속되는 부하용량값의 차이에 따라, 제 4 공통선(23)의 선폭보다 크게 되어 있다.
클럭 입력 드라이버(11)는 도 6에 도시된 바와 같이 제 1 클럭 드라이버 회로(14)가 배치되는 드라이버용 매크로 셀 배치 영역(9)의 제 2 방향에 따른 중앙부에 배치된다. 이 실시예 1에 있어서, 클럭 입력 드라이버(11)는 제 2 방향에 따른 중앙부에 배치되는 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이에 배치된다.
클럭 입력 드라이버(11)의 입력노드는 반도체 기판의 한 주면상에 형성된 클럭 입력 패드(12)에 클럭 입력선(13)을 거쳐서 전기적으로 접속된다.
클럭 입력선(13)은 제 1 도전체층으로 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층으로 형성되는 제 1 방향에 따른 제 2 배선으로 형성된다.
클럭 입력 드라이버(11)의 출력노드는 클럭 출력선(17)을 거쳐서 제 1 공통선(16)에 전기적으로 접속된다.
클럭 출력선(17)은 제 1 도전체층으로 형성되는 제 2 방향에 따른 제 1 배선과, 제 2 도전체층으로 형성되는 제 1 방향에 따른 제 2 배선으로 형성된다. 클럭 출력선(17)의 한쪽 단부는 클럭 입력 드라이버(11)의 출력노드에, 다른쪽 단부는 제 1 공통선(16)에 있어서의 제 2 방향의 중앙부에 전기적으로 접속된다.
또, 도 6에 있어서, 번잡하지 않게 하기 위해, 논리회로로 되는 제 1 매크로 셀(55) 및 클럭 신호를 필요로 하는 내부회로로 되는 제 2 매크로 셀(26)을 랜덤(random)하게 배치하여 나타내고 있지만, 실제로는 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이의 영역을 제외한 매크로 셀 배치 영역(9) 전역에 있어서 효율적이고 빈틈없이(매크로 셀간의 절연영역(일반적으로 1개의 기본셀에 의해서 매크로 셀간의 전기적 절연이 이루어진다)이 존재한다) 제 1 및 제 2 매크로 셀(55 및 26)이 배치된다.
다음에, 이와 같이 구성된 반도체 집적 회로 장치에 있어서, 클럭 입력 패드(12)에 클럭 신호가 입력되고 나서부터 제 2 매크로 셀(26)인 내부회로의 클럭 입력 노드에 클럭 신호가 입력되기까지의 동작에 대하여 설명한다.
클럭 입력 패드(12)에 외부에서 클럭 신호가 입력되면, 클럭 입력선(13)을 거쳐서 클럭 입력 드라이버(11)에 입력된다. 클럭 입력 드라이버(11)는 입력된 클럭 신호에 기초한 클럭 신호가 출력되고, 이 클럭 신호가 클럭 출력선(17)을 거쳐서 제 1 공통선(16)에 인가되어 제 1 클럭 드라이버 회로(14)의 복수의 프리 드라이버(15(1)∼15(n))에 입력된다.
제 1 클럭 드라이버 회로(14)의 복수의 프리 드라이버(15(1)∼15(n))의 입력노드는 각각 제 1 공통선(16)에 의해서 단락되고, 제 1 공통선(16)에 대한 부하용량값도 작기 때문에, 복수의 프리 드라이버(15(1)∼15(n))의 입력노드 각각에 나타나는 클럭 신호의 변화(하강 및 상승)도 동일하게 된다.
제 1 클럭 드라이버 회로(14)의 복수의 프리 드라이버(15(1)∼15(n))의 출력노드에 나타나는 클럭 신호의 변화는 동일하다. 더구나, 제 2 공통선(18)에는 그 전체길이에 걸쳐 소정 간격을 갖고, 분산시켜서 복수의 프리 드라이버(15(1)∼15(n))의 출력노드가 접속되기 때문에, 제 2 공통선(18)에 나타나는 클럭 신호의 변화는 제 2 공통선(18)의 전체길이에 걸쳐 동일하게 된다.
제 2 공통선(18)에 의해 입력노드가 단락되는 복수의 메인 드라이버(19(1)∼19(m))의 출력노드에 나타나는 클럭 신호의 변화도 동일하게 된다.
복수의 메인 드라이버(19(1)∼19(m))의 출력노드는 제 3 공통선(20)에 대하여 그 전체길이에 걸쳐 소정간격을 갖고 분산시켜 접속되기 때문에, 제 3 공통선(20)에 나타나는 클럭 신호의 변화는 제 3 공통선(20)의 전체길이에 걸쳐 동일하게 된다.
클럭 신호는 제 3 공통선(20)에 그 교차부에서 접속된 복수의 제 4 공통선(23a∼23t)(이하, 23a∼23c로서 설명한다)에 인가되고, 복수의 제 2 클럭 드라이버 회로(21a∼21t)(이하, 21a∼21c로서 설명한다)의 복수의 프리 드라이버(22a(1)∼22a(n),……22t(1)∼22t(n))(이하, 22c(1)∼22c(n)로서 설명한다)에 입력된다.
각 제 2 클럭 드라이버 회로(21a∼21c)의 복수의 프리 드라이버(22a(1)∼22a(n), 22b(1)∼22b(n), 22c(1)∼22c(n))의 입력노드는 각각 대응한 제 4 공통선(23a∼23c)에 의해서 단락되고, 제 3 공통선(20) 및 제 4 공통선(23a∼23c)에 대하는 부하용량값도 작기 때문에, 복수의 프리 드라이버(22a(1)∼22a(n), 22b(1)∼22b(n), 22c(1)∼22c(n))의 입력노드 각각에 나타나는 클럭 신호의 변화도 동일하게 된다.
복수의 프리 드라이버(22a(1)∼22a(n), 22b(1)∼22b(n), 22c(1)∼22c(n))의 출력노드에 나타나는 클럭 신호의 변화는 동일하다. 더구나, 제 5 공통선(24a∼24c) 각각에는 그 전체길이에 걸쳐 소정간격을 갖고, 분산시켜서 복수의 프리 드라이버(22a(1)∼22a(n), 22b(1)∼22b(n), 22c(1)∼22c(n))의 출력노드가 접속되기 때문에, 제 5 공통선(24a∼24c) 각각에 나타나는 클럭 신호의 변화는 제 5 공통선(24a∼24c)의 전체길이에 걸쳐 동일하게 된다.
제 5 공통선(24a∼24c)에 의해 입력노드가 단락되는 복수의 메인 드라이버(25a(1)∼25a(m), 25b(1)∼25b(m), 25c(1)∼25c(m))의 출력노드에 나타나는 클럭 신호의 변화도 동일하게 된다.
복수의 메인 드라이버(25a(1)∼25a(m), 25b(1)∼25b(m), 25c(1)∼25c(m))의 출력노드는 제 6 공통선(28a∼28c)에 대하여 그 전체길이에 걸쳐 소정 간격을 갖고 분산시켜 접속되기 때문에, 제 6 공통선(28a∼28c) 각각에 나타나는 클럭 신호의 변화는 제 6 공통선(28a∼28c)의 전체길이에 걸쳐 동일하게 된다.
요컨데, 클럭 입력 패드(12)에 입력되는 클럭 신호의 변화는 제 6 공통선(28a∼28c)의 전체길이에 걸쳐 동일하게 나타난다. 바꿔 말하면, 클럭 입력 패드(12)에 입력되는 클럭 신호의 제 6 공통선(28a∼28c)에 도달시간의 어긋남, 즉 클럭 스큐는 제 6 공통선(28a∼28c)의 전체길이에 걸쳐 거의 없다.
제 6 공통선(28a∼28c)에 전달된 클럭 신호는 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))을 거쳐서 클럭 신호를 필요로 하는 내부회로(제 2 매크로 셀(26))의 클럭 입력 노드에 인가된다.
이 때, 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))각각의 제 6 공통선(28a∼28c)과의 접속점, 즉 중앙부에서의 클럭 신호의 변화는 동일하지만, 양단부에 있어서의 클럭 신호의 변화는 중앙부에 있어서의 클럭 신호의 변화보다 약간 지연된다.
그런데, 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s)) 각각의 길이는 매크로 셀 배치 영역(9)의 제 2 방향에 따른 길이의 1/3로 되어 있고, 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s)) 각각의 배선저항 및 배선용량은 작은 것이다. 더구나, 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s)) 각각에 접속되는 제 2 매크로 셀(26)의 수도 적다.
그 결과, 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))의 중앙부에 있어서의 클럭 신호의 변화에 대하여 가장 지연되는 양단부에 있어서의 클럭 신호의 변화의 지연도 대단히 작은 것으로 된다.
요컨데, 제 2 매크로 셀(26) 모두에 대하여 클럭 스큐가 저감된 클럭 신호가 인가된다.
이 실시예 1은 이상 상술한 바에서 명백한 바와 같이, 다음과 같은 효과를 나타내는 것이다.
(A)클럭 입력 패드(12)에 입력된 클럭 신호의 변화는 제 6 공통선(28a∼28c)의 전체길이에 걸쳐 동일하게 변화하여, 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))에 의한 시간적 지연도 매우 작은 것으로 할 수 있다. 결과적으로, 클럭 신호를 필요로 하는 내부회로로 되는 제 2 매크로 셀(26) 전부에 대하여 클럭 스큐가 저감된 클럭 신호가 인가된다.
(B)제 1 클럭 드라이버 회로(14)를 구성하는 복수의 프리 드라이버(15(1)∼15(n))와 복수의 메인 드라이버(19(1)∼19(m)) 및 제 2 클럭 드라이버 회로(21a∼21c)를 구성하는 복수의 프리 드라이버(22a(1)∼22a(n), 22b(1)∼22b(n), 22c(1)∼22c(n))와 복수의 메인 드라이버(25a(1)∼25a(m), 25b(1)∼25b(m), 25c(1)∼25c(m))는, 제 1 매크로 셀(55) 및 제 2 매크로 셀(26)이 배치되지 않은 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이에 배치되기 때문에, 셀영역(2)에 대한 제 1 및 제 2 매크로 셀(55 및 26)의 수를 저감하는 일 없이 제 1 클럭 드라이버 회로(14) 및 제 2 클럭 드라이버 회로(21a∼21c)를 셀영역(2)내에 배치할 수 있다.
(C)클럭 입력선(13), 클럭 출력선(17), 제 1 내지 제 6 공통선(16, 18, 20, 23a∼23c, 24a∼24c, 28a∼28c) 및 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s)) 각각을 그 선폭이 좁은 것을 사용하더라도 제 2 매크로 셀(26) 모두에 대하여 클럭 스큐가 저감된 클럭 신호가 인가된다. 그 결과, 클럭 입력선(13), 클럭 출력선(17), 제 1 내지 제 6 공통선(16, 18, 20, 23a∼23c, 24a∼24c, 28a∼28c) 및 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s)) 모두에 의한 배선으로서의 총면적을 작게 할 수 있기 때문에, 배선으로서의 용량치를 낮게할 수 있고, 제 1 클럭 드라이버 회로(14) 및 제 2 클럭 드라이버 회로(21a∼21c)에 의한 소비전력의 저감도 도모할 수 있다.
(D)도 6에 도시한 제 2 클럭 드라이버 회로(21a∼21c) 중의 하나를 기본구성블럭으로 할 수 있기 때문에, 셀영역(2)의 제 2 방향의 길이가 길어진 경우에도, 이 기본구성블럭을 추가함으로써 대응할 수 있어 동등한 클럭 스큐를 가진 여러가지의 반도체 집적 회로 장치를 얻을 수 있다.
또, 상기 실시예 1에 있어서, 클럭 입력 드라이버(11)의 입력노드가 클럭 입력선(13)을 거쳐서 입력패드(12)에 접속하는 구성으로 하였지만, 클럭 입력 드라이버(11)의 입력노드와 입력 패드(12)와의 사이에 PLL 회로를 개재시켜 클럭 입력 드라이버(11)에 입력되는 클럭 신호를 안정화한 것이어도 좋다.
(실시예 2)
도 11 내지 도 13은 본 발명의 실시예 2를 도시하는 것으로, 상기한 실시예 1에 대하여 이하의 점이 상위할 뿐, 그 밖에는 동일한 것이다.
즉, 실시예 1에 있어서의 제 1 내지 제 3 공통선(16, 18, 20) 및 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))이 제 1 도전체층으로 형성되어 있는 데 반하여, 이 실시예 2에 있어서는 제 1 및 제 2 도전체층과는 다른 층인 제 3 도전체층을 더 마련하고, 이들 제 1 내지 제 3 공통선(16, 18, 20) 및 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))을 제 3 도전체층으로 형성하고 있다.
또, 제 3 도전체층은 제 2 도전체층상에 층간 절연막을 거쳐서 형성되고, 알루미늄 금속층(알루미늄 합금층을 포함한다)에 의해서 형성된다.
제 1 내지 제 3 공통선(16, 18, 20)은 실시예 1과 마찬가지로 제 1 클럭 드라이버 회로(14)의 복수의 프리 드라이버(15(1)∼15(n)) 및 복수의 메인 드라이버(19(1)∼19(m))상에 위치하여 제 2 방향에 따른 직선상에 배치된다. 더구나, 제 1 내지 제 3 공통선(16, 18, 20)은 제 3 도전체층으로 형성되기 때문에, 복수의 프리 드라이버(15(1)∼15(n)) 및 복수의 메인 드라이버(19(1)∼19(m))가 형성되는 드라이버용 매크로 셀 배치 영역(9)의 바로 윗부분에도 배치할 수 있는 것이며, 이 실시예 2에서는 제 1 내지 제 3 공통선(16, 18, 20)을 드라이버용 매크로 셀 배치 영역(9)의 바로 윗부분에 배치하고 있다.
제 1 공통선(16)과 제 1 클럭 드라이버 회로(14)의 복수의 프리 드라이버(15(1)∼15(n))의 입력노드와의 전기적 접속은 콘택트 홀(57)을 거쳐서 실행된다.
제 2 공통선(18)과 제 1 클럭 드라이버 회로(14)의 복수의 프리 드라이버(15(1)∼15(n))의 출력노드 및 복수의 메인 드라이버(19(1)∼19(m))의 입력노드와의 전기적 접속은 각각 콘택트 홀(58 및 59)을 거쳐서 실행된다.
제 3 공통선(20)과 제 1 클럭 드라이버 회로(14)의 복수의 메인 드라이버(19(1)∼19(m))의 출력노드와의 전기적 접속은 콘택트 홀(60)을 거쳐서 실행된다.
제 3 공통선(20)과 복수의 제 4 공통선(23a∼23c)과의 전기적 접속은 상기 한 실시예 1과 마찬가지로 콘택트 홀(45)을 거쳐서 실행된다.
복수의 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s)) 각각은 제 2 매크로 셀(26)이 각각 배치되는 복수의 매크로 셀 배치 영역(9) 각각에 대응하여 그 바로 윗부분에 있어서의 제 2 방향에 따른 직선상에 배치된다.
각 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s)) 각각은 대응한 매크로 셀 배치 영역(9)에 배치된 제 2 매크로 셀(26)인 내부회로의 클럭 입력 노드에 콘택트 홀(56)을 거쳐서 접속된다.
각 복수의 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))과 대응하는 복수의 제 6 공통선(28a∼28c)과의 전기적 접속은 상기한 실시예 1과 마찬가지로 콘택트 홀(50)을 거쳐서 실행된다.
또, 도 11에 있어서 실시예 1을 도시한 도면에 부여한 부호와 동일부호는 동일 또는 상당부분을 나타내고 있다.
이와 같이 구성된 반도체 집적 회로 장치에 있어서도, 상기한 실시예 1과 동일한 효과(A)∼(D)를 나타내는 것 이외에,
(E)각 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))을 대응한 매크로 셀 배치 영역(9)의 바로 윗부분에 배치하고 있기 때문에, 배선영역(10)을 유효하게 활용할 수 있고, 나아가서는 반도체 기판(1)의 소면적화를 도모할 수 있음과 동시에, 배선영역(10)에 있어서의 제 1 및 제 2 매크로 셀(55, 26)간을 접속하기 위한 배선(제 1 및 제 2 도전체층으로 형성된다)의 최적화를 도모할 수 있음과 동시에,
(F)각 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))과 제 2 매크로 셀(26)의 입력노드와의 전기적 접속을 콘택트 홀(56)을 거쳐서 실행하고 있기 때문에, 이 전기적 접속에 의한 클럭 스큐가 거의 없다고 하는 효과를 갖는다.
또한, (G)제 1 내지 제 3 공통선(16, 18, 20)도 드라이버용 매크로 셀 배치 영역(9)의 바로 윗부분에 배치할 수 있기 때문에, 배선영역(10)을 유효하게 활용할 수 있고, 나아가서는 반도체 기판(1)의 소면적화를 도모할 수 있다고 하는 효과를 갖는다.
또, 상기 실시예 2에 있어서는 제 4 내지 제 6 공통선(23a∼23c, 24a∼24c, 28a∼28c)을 실시예 1과 마찬가지로 제 2 도전체층으로 형성한 것을 나타냈지만, 제 1 내지 제 3 도전체층과는 다른 층인 제 4 도전체층으로 형성한 것이어도 동일한 효과를 나타낸다.
또, 제 4 도전체층은 제 3 도전체층상에 층간 절연막을 거쳐서 형성되고, 알루미늄 금속층(알루미늄 합금층을 포함한다)에 의해서 형성된다. 제 3 도전체층과 제 4 도전체층과의 상하관계는 반대라도 좋다.
또한, 제 3 도전체층 또는 제 3 및 제 4 도전체층을 이용한 경우, 제 1 내지 제 3 공통선(16, 18, 20), 제 4 내지 제 6 공통선(23a∼23c, 24a∼24c, 28a∼28c) 및 복수의 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))은, 이하와 같은 도전체층으로 형성한 것이어도 좋고, 이들의 예에 있어서도 상기한 실시예 2와 마찬가지 효과를 나타낸다.
(형태 1)
제 1 공통선(16)을 제 1 도전체층으로 형성한다.
제 2 공통선(18)을 제 1 도전체층으로 형성한다.
제 3 공통선(20)을 제 1 도전체층으로 형성한다.
제 4 공통선(23a∼23c)을 제 2 도전체층으로 형성한다.
제 5 공통선(24a∼24c)을 제 2 도전체층으로 형성한다.
제 6 공통선(28a∼28c)을 제 2 도전체층으로 형성한다.
클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))을 제 3 도전체층으로 형성한다.
(형태 2)
제 1 공통선(16)을 제 1 도전체층으로 형성한다.
제 2 공통선(18)을 제 1 도전체층으로 형성한다.
제 3 공통선(20)을 제 1 도전체층으로 형성한다.
제 4 공통선(23a∼23c)을 제 2 도전체층으로 형성한다.
제 5 공통선(24a∼24c)을 제 2 도전체층으로 형성한다.
제 6 공통선(28a∼28c)을 제 3 도전체층으로 형성한다.
클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))을 제 3 도전체층으로 형성한다.
(형태 3)
제 1 공통선(16)을 제 1 도전체층으로 형성한다.
제 2 공통선(18)을 제 1 도전체층으로 형성한다.
제 3 공통선(20)을 제 1 도전체층으로 형성한다.
제 4 공통선(23a∼23c)을 제 4 도전체층으로 형성한다.
제 5 공통선(24a∼24c)을 제 4 도전체층으로 형성한다.
제 6 공통선(28a∼28c)을 제 3 도전체층으로 형성한다.
클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))을 제 3 도전체층으로 형성한다.
(형태 4)
제 1 공통선(16)을 제 1 도전체층으로 형성한다.
제 2 공통선(18)을 제 1 도전체층으로 형성한다.
제 3 공통선(20)을 제 4 도전체층으로 형성한다.
제 4 공통선(23a∼23c)을 제 4 도전체층으로 형성한다.
제 5 공통선(24a∼24c)을 제 2 도전체층으로 형성한다.
제 6 공통선(28a∼28c)을 제 3 도전체층으로 형성한다.
클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))을 제 3 도전체층으로 형성한다.
(형태 5)
제 1 공통선(16)을 제 1 도전체층으로 형성한다.
제 2 공통선(18)을 제 1 도전체층으로 형성한다.
제 3 공통선(20)을 제 4 도전체층으로 형성한다.
제 4 공통선(23a∼23c)을 제 2 도전체층으로 형성한다.
제 5 공통선(24a∼24c)을 제 2 도전체층으로 형성한다.
제 6 공통선(28a∼28c)을 제 2 도전체층으로 형성한다.
클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))을 제 3 도전체층으로 형성한다.
상기 형태에서 나타낸 바에 있어서, 제 3 공통선(20)과 제 4 공통선(23a∼23c)을 동일한 도전체층으로 형성한 것은 이들 제 3 공통선(20)과 제 4 공통선(23a∼23c)과의 전기적 접속을 콘택트 홀을 거쳐서 실행할 필요가 없이, 직접 실행할 수 있어 전기적 접속부에 의한 저항의 증대를 억제할 수 있다. 또한, 제 6 공통선(28a∼28c)과 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))를 동일한 도전체층으로 형성한 것도, 이들 제 6 공통선(28a∼28c)과 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))과의 전기적 접속을 콘택트 홀을 거쳐서 실행할 필요가 없이, 직접 실행할 수 있어 전기적 접속부에 의한 저항의 증대를 억제할 수 있다.
본 발명의 실시예 1에 따르면, 클럭 입력 패드(12)에 입력된 클럭 신호의 변화는 제 6 공통선(28a∼28c)의 전체길이에 걸쳐 동일하게 변화하여, 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))에 의한 시간적 지연도 매우 작은 것으로 할 수 있다. 결과적으로, 클럭 신호를 필요로 하는 내부회로로 되는 제 2 매크로 셀(26) 전부에 대하여 클럭 스큐가 저감된 클럭 신호가 인가된다.
또한, 제 1 클럭 드라이버 회로(14)를 구성하는 복수의 프리 드라이버(15(1)∼15(n))와 복수의 메인 드라이버(19(1)∼19(m)) 및 제 2 클럭 드라이버 회로(21a∼21c)를 구성하는 복수의 프리 드라이버(22a(1)∼22a(n), 22b(1)∼22b(n), 22c(1)∼22c(n))와 복수의 메인 드라이버(25a(1)∼25a(m), 25b(1)∼25b(m), 25c(1)∼25c(m))는 제 1 매크로 셀(55) 및 제 2 매크로 셀(26)이 배치되지 않은 전원선쌍을 구성하는 전원선(31)과 접지선(32) 사이에 배치되기 때문에, 셀영역(2)에 대한 제 1 및 제 2 매크로 셀(55 및 26)의 수를 저감하는 일 없이 제 1 클럭 드라이버 회로(14) 및 제 2 클럭 드라이버 회로(21a∼21c)를 셀영역(2)내에 배치할 수 있다.
또한, 클럭 입력선(13), 클럭 출력선(17), 제 1 내지 제 6 공통선(16, 18, 20, 23a∼23c, 24a∼24c, 28a∼28c) 및 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s)) 각각을 그 선폭이 좁은 것을 사용하더라도 제 2 매크로 셀(26) 모두에 대하여 클럭 스큐가 저감된 클럭 신호가 인가된다. 그 결과, 클럭 입력선(13), 클럭 출력선(17), 제 1 내지 제 6 공통선(16, 18, 20, 23a∼23c, 24a∼24c, 28a∼28c) 및 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s)) 모두에 의한 배선으로서의 총면적을 작게 할 수 있기 때문에, 배선으로서의 용량치를 낮게할 수 있고, 제 1 클럭 드라이버 회로(14) 및 제 2 클럭 드라이버 회로(21a∼21c)에 의한 소비전력의 저감도 도모할 수 있다.
또한, 도 6에 도시한 제 2 클럭 드라이버 회로(21a∼21c) 중의 하나를 기본구성블럭으로 할 수 있기 때문에, 셀영역(2)의 제 2 방향의 길이가 길어진 경우에도 이 기본구성블럭을 추가함으로써 대응할 수 있어 동등한 클럭 스큐를 가진 여러가지의 반도체 집적 회로 장치를 얻을 수 있다.
또한, 본 발명의 실시예 2에 따르면, 각 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))을 대응한 매크로 셀 배치 영역(9)의 바로 윗부분에 배치하고 있기 때문에, 배선영역(10)을 유효하게 활용할 수 있고, 나아가서는 반도체 기판(1)의 소면적화를 도모할 수 있음과 동시에, 배선영역(10)에 있어서의 제 1 및 제 2 매크로 셀(55, 26)간을 접속하기 위한 배선(제 1 및 제 2 도전체층으로 형성된다)의 최적화를 도모할 수 있음과 동시에, 각 클럭 신호 공급선(27a(1)∼27a(s), 27b(1)∼27b(s), 27c(1)∼27c(s))과 제 2 매크로 셀(26)의 입력노드와의 전기적 접속을 콘택트 홀(56)을 거쳐서 실행하고 있기 때문에, 이 전기적 접속에 의한 클럭 스큐가 거의 없다고 하는 효과를 갖는다.
또한, 제 1 내지 제 3 공통선(16, 18, 20)도 드라이버용 매크로 셀 배치 영역(9)의 바로 윗부분에 배치할 수 있기 때문에, 배선영역(10)을 유효하게 활용할 수 있고, 나아가서는 반도체 기판(1)의 소면적화를 도모할 수 있다고 하는 효과를 갖는다.
또, 상기 실시예 2에 있어서는 제 4 내지 제 6 공통선(23a∼23c, 24a∼24c, 28a∼28c)을 실시예 1과 마찬가지로 제 2 도전체층으로 형성한 것을 나타냈지만, 제 1 내지 제 3 도전체층과는 다른 층인 제 4 도전체층으로 형성한 것이어도 동일한 효과를 나타낸다.

Claims (3)

  1. 한 주면에 제 1 방향을 따라서 배치되는 복수의 매크로 셀 배치 영역을 갖는 반도체 기판과, 이 반도체 기판의 각 매크로 셀 배치 영역상에 상기 제 1 방향과 직교하는 제 2 방향을 따라서 배치되는 복수의 전극쌍을 포함하고,
    상기 반도체 기판의 각 매크로 셀 배치 영역에 상기 제 2 방향을 따라서 배치되는 복수의 N형 확산 영역과, 상기 제 2 방향을 따라서 배치되는 복수의 P형 확산 영역이 상기 제 1 방향을 따라서 형성되고,
    상기 각 전극쌍은 대응한 매크로 셀 배치 영역에 형성되는 상기 복수의 N형 확산 영역의 서로 인접하는 2개의 N형 확산 영역 사이에 절연막을 거쳐서 형성되는 제 1 전극과, 이 제 1 전극과 상기 제 1 방향을 따라서 배치됨과 동시에 대응한 매크로 셀 배치 영역에 형성되는 상기 복수의 P형 확산 영역의 서로 인접하는 2개의 P형 확산 영역 사이에 절연막을 거쳐서 형성되는 제 2 전극으로 이루어지며,
    상기 각 전극쌍과 그 양측에 위치하는 상기 N형 확산 영역 및 상기 P형 확산 영역에 의해 기본셀을 구성하고,
    상기 반도체 기판의 각 매크로 셀 배치 영역에 인접하는 소정수의 상기 기본셀에 의해 구성되는 논리회로로 되는 제 1 매크로 셀이 배치됨과 동시에,
    상기 반도체 기판의 복수의 매크로 셀 배치 영역의 2이상의 소정수의 매크로 셀 배치 영역 각각에 인접하는 소정수의 상기 기본셀에 의해 구성되고 클럭 신호를 필요로 하는 내부회로로 되는 제 2 매크로 셀이 배치되는 것에 있어서,
    상기 반도체 기판의 복수의 매크로 셀 배치 영역 중 어느 1개의 매크로 셀 배치 영역에 각각이 인접하는 소정수의 상기 기본셀에 의해 구성되고, 또한 서로 소정 간격을 갖고 배치되는 복수의 프리 드라이버 및 이들 복수의 프리 드라이버가 배치되는 매크로 셀 배치 영역에 각각이 인접하는 소정수의 상기 기본셀에 의해서 구성되고, 또한 서로 소정 간격을 갖고 배치되는 복수의 메인 드라이버를 구비하는 제 1 클럭 드라이버 회로와,
    이 제 1 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버가 배치되는 매크로 셀 배치 영역에 따라, 또한 상기 제 2 방향에 따른 직선상에 배치되고, 상기 제 1 클럭 드라이버 회로의 복수의 프리 드라이버의 입력노드에 전기적으로 접속되는 제 1 공통선과,
    상기 제 1 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버가 배치되는 매크로 셀 배치 영역에 따라, 또한 상기 제 2 방향에 따른 직선상에 배치되고, 상기 제 1 클럭 드라이버 회로의 복수의 프리 드라이버의 출력노드 및 복수의 메인 드라이버의 입력노드에 전기적으로 접속되는 제 2 공통선과,
    상기 제 1 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버가 배치되는 매크로 셀 배치 영역에 따라, 또한 상기 제 2 방향에 따른 직선상에 배치되고, 상기 제 1 클럭 드라이버 회로의 복수의 메인 드라이버의 출력노드에 전기적으로 접속되는 제 3 공통선을 포함하고,
    상기 반도체 기판의 복수의 매크로 셀 배치 영역은 상기 제 2 방향으로 복수 분할되고,
    상기 각 분할된 영역에 대응하여 제 2 클럭 드라이버 회로가 배치되며,
    상기 각 제 2 클럭 드라이버 회로는,
    대응한 분할영역에 있어서, 상기 반도체 기판의 복수의 매크로 셀 배치 영역의 2이상의 소정수의 매크로 셀 배치 영역의 각각에 인접하는 소정수의 상기 기본셀에 의해 구성되고, 각각이 동일 직선상에 배치되는 복수의 프리 드라이버와,
    대응한 분할영역에 있어서, 상기 반도체 기판의 복수의 매크로 셀 배치 영역의 상기 복수의 프리 드라이버가 배치되는 매크로 셀 배치 영역 이외의 2이상의 소정수의 매크로 셀 배치 영역의 각각에 인접하는 소정수의 상기 기본셀에 의해서 구성되고, 각각이 상기 복수의 프리 드라이버가 배치되는 동일 직선상에 배치되는 복수의 메인 드라이버를 포함하며,
    상기 각 분할된 영역에 대응하여, 대응한 분할영역에 배치되는 상기 제 2 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버상에 위치하는 상기 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 상기 제 2 클럭 드라이버 회로의 복수의 프리 드라이버의 입력노드에 전기적으로 접속됨과 동시에, 상기 제 3 공통선에 전기적으로 접속되는 제 4 공통선과, 대응한 분할영역에 배치되는 상기 제 2 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버상에 위치하는 상기 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 상기 제 2 클럭 드라이버 회로의 복수의 프리 드라이버의 출력노드 및 대응한 분할영역에 배치되는 상기 제 2 클럭 드라이버 회로의 복수의 메인 드라이버의 입력노드에 전기적으로 접속되는 제 5 공통선과, 대응한 분할영역에 배치되는 상기 제 2 클럭 드라이버 회로의 복수의 프리 드라이버 및 복수의 메인 드라이버상에 위치하는 상기 제 1 방향에 따른 직선상에 배치됨과 동시에, 대응한 분할영역에 배치되는 상기 제 2 클럭 드라이버 회로의 복수의 메인 드라이버의 출력노드에 전기적으로 접속되는 제 6 공통선과, 상기 제 2 매크로 셀이 각각 배치되는 상기 복수의 매크로 셀 배치 영역 각각에 대응하여 상기 제 2 방향에 따른 직선상에 배치되고, 상기 제 6 공통선에 전기적으로 접속됨과 동시에 대응한 매크로 셀 배치 영역에 배치된 제 2 매크로 셀인 내부회로의 클럭 입력 노드가 전기적으로 접속되는 복수의 클럭 신호 공급선을 마련한 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제 1 항에 있어서,
    상기 제 1 클럭 드라이버 회로가 배치되는 매크로 셀 배치 영역은 상기 제 1 방향의 중앙부에 위치하는 매크로 셀 배치 영역인 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 3 공통선(20)과 상기 제 4 공통선(23)의 전기적 접속은 그들 공통선의 교차부에서 전기적으로 접속되는 것을 특징으로 하는 반도체 집적 회로 장치.
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