KR100664474B1 - 반도체 집적 회로 장치의 레이아웃 설계 시스템, 반도체집적 회로 장치의 레이아웃 설계 방법 및 그 시스템에있어서의 각 수단 또는 그 방법에 있어서의 각 공정을컴퓨터에서 실행시키는 프로그램을 기록한 컴퓨터 판독가능한 기록 매체 - Google Patents

반도체 집적 회로 장치의 레이아웃 설계 시스템, 반도체집적 회로 장치의 레이아웃 설계 방법 및 그 시스템에있어서의 각 수단 또는 그 방법에 있어서의 각 공정을컴퓨터에서 실행시키는 프로그램을 기록한 컴퓨터 판독가능한 기록 매체 Download PDF

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Abstract

본 발명은 복수개의 블록을 갖는 계층 레이아웃의 설계에 있어서, 레이아웃 블록 사이의 클록 스큐가 가능한 한 작아지는 레이아웃의 설계를 자동화하여 행하는 것을 목적으로 한다.
평면도 및 각 블록 내의 셀 배치 설계 후, 하위 계층의 각 블록 내에서 클록 스큐가 최소가 되도록 클록 트리를 생성하여 각 블록의 루트 클록 드라이버의 배치 위치 및 셀 배치가 가능한 영역의 정보를 상위 계층으로 끌어올리고, 각 블록에 대하여 루트 클록 드라이버에서 말단 버퍼까지의 평균 지연값을 구하여, 이들 정보에 기초하여 상위 계층에 있어서 블록 사이의 클록 스큐가 최소가 되도록 클록 트리를 생성한다. 그 때, 새롭게 발생한 버퍼의 배치 위치를 하위 계층의 대응하는 블록의 셀 배치에 기초하여 조정하고, 블록 내의 배선·블록 사이의 배선 설계를 한다.

Description

반도체 집적 회로 장치의 레이아웃 설계 시스템, 반도체 집적 회로 장치의 레이아웃 설계 방법 및 그 시스템에 있어서의 각 수단 또는 그 방법에 있어서의 각 공정을 컴퓨터에서 실행시키는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체{LAYOUT DESIGN SYSTEM OF SEMICONDUCTOR IC DEVICE, LAYOUT DESIGN METHOD OF SEMICONDUCTOR IC DEVICE AND COMPUTER-READABLE RECORDING MEDIUM ON WHICH PROGRAMS FOR ALLOWING COMPUTER TO EXECUTE RESPECTIVE MEANS IN THE SYSTEM OR RESPECTIVE STEPS IN THE METHOD ARE RECORDED}
도 1은 본 발명에 관한 레이아웃 설계 장치의 하드웨어 구성을 도시한 블록도.
도 2는 본 발명에 관한 레이아웃 설계 장치의 제1 실시 형태의 기능적 구성을 도시한 기능 블록도.
도 3은 본 발명에 관한 레이아웃 설계 방법의 제1 실시 형태를 도시한 흐름도.
도 4는 본 발명에 관한 레이아웃 설계 장치의 제2 실시 형태의 기능적 구성을 도시한 기능 블록도.
도 5는 본 발명에 관한 레이아웃 설계 방법의 제2 실시 형태를 도시한 흐름도.
도 6은 본 발명에 관한 레이아웃 설계 장치의 제3 실시 형태의 기능적 구성을 도시한 기능 블록도.
도 7은 본 발명에 관한 레이아웃 설계 방법의 제3 실시 형태를 도시한 흐름도.
도 8은 본 발명에 관한 레이아웃 설계 장치의 제4 실시 형태의 기능적 구성을 도시한 기능 블록도.
도 9는 본 발명에 관한 레이아웃 설계 방법의 제4 실시 형태를 도시한 흐름도.
도 10은 본 발명에 관한 레이아웃 설계 장치의 제5 실시 형태의 기능적 구성을 도시한 기능 블록도.
도 11은 본 발명에 관한 레이아웃 설계 방법의 제5 실시 형태를 도시한 흐름도.
도 12는 본 발명에 의해 설계중인 레이아웃의 일례를 도시한 레이아웃 도면.
도 13은 본 발명에 의해 설계중인 레이아웃의 다른 일례를 도시한 레이아웃 도면.
도 14는 본 발명에 의해 설계중인 레이아웃의 다른 일례를 도시한 레이아웃 도면.
도 15는 본 발명에 의해 설계중인 레이아웃의 다른 일례를 도시한 레이아웃 도면.
도 16은 본 발명에 의해 설계중인 레이아웃의 다른 일례를 도시한 레이아웃 도면.
도 17은 본 발명에 의해 설계중인 레이아웃의 다른 일례를 도시한 레이아웃 도면.
도 18은 본 발명에 의해 설계중인 레이아웃의 다른 일례를 도시한 레이아웃 도면.
도 19는 본 발명에 의해 설계중인 레이아웃의 다른 일례를 도시한 레이아웃 도면.
도 20은 본 발명에 의해 설계중인 레이아웃의 다른 일례를 도시한 레이아웃 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
1, 2, 3, 4, 5, 6 : 블록
11, 21, 31, 41, 42, 43, 44, 51 : 클록 버퍼(루트 클록 드라이버)
3, 23, 33 : 셀의 배치가 가능한 영역
14, 24, 34, 36, 54 : 버퍼
55 : 임시 단자
201, 401 : 제1 설계부
202, 402 : 제2 설계부
203 : 조정부
403 : 제3 설계부
601 : 클록 버퍼 설정부
602 : 클록 버퍼 결정부
601 : 임시 단자 설정부
802, 1002 : 배선부
1001 : 버퍼 배치부
본 발명은 반도체 집적 회로 장치의 레이아웃 설계 장치, 반도체 집적 회로 장치의 레이아웃 설계 시스템, 반도체 집적 회로 장치의 레이아웃 설계 방법 및 그 시스템에 있어서의 각 수단 또는 그 방법에 있어서의 각 공정을 컴퓨터에서 실행시키는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체에 관한 것이다. 일반적으로, 반도체 집적 회로 장치는 플립플롭 등과 같이, 클록에 동기하여 동작하는 순서 회로를 갖는다.
IC 칩의 내부 또는 외부로부터 공급되는 클록 신호는 일반적으로, 여러 단의 버퍼를 통과한 후, 플립플롭에 도달한다. 그 때문에, 각 플립플롭 회로에 클록 신호가 도달하는 시간, 즉 지연이 플립플롭마다 다른 경우가 있으며, 이것을 클록 스큐라고 부르고 있다. 클록 스큐가 크면 회로가 오동작할 우려가 있기 때문에, 클록 스큐를 가능한 한 작게 해야 한다.
종래, 반도체 집적 회로 장치의 레이아웃 설계에 있어서, 버퍼 셀 사이의 배선 및 버퍼 셀과 플립플롭 사이의 배선은 DA에 의해 자동적으로 행해지고 있다. 일반적으로, 레이아웃 블록(이하, 블록이라 함) 내에 대해서는 클록 스큐를 최소로 하기 위해서 DA에 의해 클록 트리가 생성된다. 그러나, 레이아웃에 복수개의 블록을 갖는 계층 레이아웃의 경우, 블록 사이의 클록 스큐가 문제가 된다. 블록 사이의 클록 스큐를 최소로 하기 위해서, 예컨대 각 블록의 지연값을 동일하게 하고, 클록 신호가 공급되는 단자와 각 블록 사이의 배선 길이를 같게 하는 방법이 있다.
그러나, 상술한 종래의 방법에서는, 레이아웃 설계의 자유도가 감소한다는 결점과, 설계자가 수작업으로 설계를 행하기 때문에, 수고와 시간을 요한다는 문제점이 있었다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 복수개의 블록을 갖는 계층 레이아웃의 설계를 행하는데 있어서, 블록 사이의 클록 스큐가 가능한 한 작아지는 레이아웃의 설계를 자동화하여 행할 수 있는 반도체 집적 회로 장치의 레이아웃 설계 시스템, 반도체 집적 회로 장치의 레이아웃 설계 방법 및 그 시스템에 있어서의 각 수단 또는 그 방법에 있어서의 각 공정을 컴퓨터에 실행시키는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명은 다음과 같은 순서로 반도체 집적 회로 장치의 레이아웃 설계를 행한다. 평면도 및 각 블록 내의 셀 배치의 설계를 행한 후, 하위 계층에 있어서 각 블록 내에서 클록 스큐가 최소가 되도록 클록 트리를 생성한다.
그리고, 각 블록에 있어서 클록 신호의 기준이 되는 클록 버퍼(루트 클록 드라이버)의 배치 위치 및 셀 배치가 가능한 영역의 정보를 상위 계층으로 끌어올리는 동시에 각 블록에 대하여, 그 기준이 되는 클록 버퍼에서 말단 버퍼까지의 평균 지연값을 구한다. 이들 정보에 기초하여 상위 계층에 있어서 블록 사이의 클록 스큐가 최소가 되도록 클록 트리를 생성한다.
그 상위 계층의 클록 트리 생성시에 새롭게 발생한 버퍼가 있는 경우에는 그 발생한 버퍼의 배치 위치를 하위 계층으로 되돌리고, 대응하는 블록의 셀 배치에 기초하여 조정한다. 그리고, 하위 계층에 있어서 블록 내의 배선 설계를 행하고, 추가로 상위 계층에 있어서 블록 사이의 배선 설계를 행한다.
또는, 먼저 상위 계층에 있어서 블록 사이의 클록 스큐가 최소가 되도록 클록 트리를 생성하고 나서, 그 클록 트리 생성시에 새롭게 발생한 버퍼가 있는 경우에는 그 발생한 버퍼의 배치 위치를 고려하여 각 블록 내의 셀 배치의 설계를 행한다. 그 다음에, 하위 계층에 있어서 각 블록 내의 클록 트리의 설계를 행하고, 배선 설계를 행하도록 하여도 좋다.
이하에, 본 발명에 관한 반도체 집적 회로 장치의 레이아웃 설계 시스템, 반도체 집적 회로 장치의 레이아웃 설계 방법 및 그 시스템에 있어서의 각 수단 또는 그 방법에 있어서의 각 공정을 컴퓨터에 실행시키는 프로그램을 기록한 컴퓨터 판독 가능한 기록 매체의 적합한 실시 형태에 대해서 도면을 참조하면서 상세히 설명한다. 또, 각 레이아웃 도면에 있어서 동일한 구성 요소에 대해서는 동일한 부호를 붙인다.
(제1 실시 형태)
도 1은 본 발명에 관한 반도체 집적 회로 장치의 레이아웃 설계 시스템으로서의 레이아웃 설계 장치의 하드웨어 구성을 도시한 블록도이다.
도 1에 있어서, 도면 부호 101은 장치 전체를 제어하는 CPU를, 102는 부팅 프로그램 등을 기억한 ROM을, 103은 CPU의 작업 영역으로서 사용되는 RAM을, 104는 CPU(101)의 제어에 따라 HD(hard disk: 105)에 대한 데이터의 리드/라이트를 제어하는 HDD(hard disk drive)를, 105는 HDD(104)의 제어로 기록된 데이터를 기억하는 HD를 각각 나타내고 있다.
또한, 도면 부호 106은 CPU(101)의 제어에 따라 FD(floppy disk: 107)에 대한 데이터의 리드/라이트를 제어하는 FDD(floppy disk drive)를, 107은 FDD(106)의 제어로 기록된 데이터를 기억하는 착탈식 기록 매체의 일례로서의 FD를, 108은 레이아웃 도면 기타 정보를 표시하는 디스플레이를 각각 나타내고 있다.
또한, 도면 부호 109는 통신 회선(110)을 통해 네트워크(NET)에 접속되고 그 네트워크(NET)와 내부의 인터페이스를 담당하는 인터페이스(I/F)를, 111은 문자, 수치 및 각종 지시 등의 입력을 위한 키를 구비한 키보드를, 112는 커서의 이동이나 범위 선택 등을 행하는 마우스를, 113은 화상을 광학적으로 판독하는 스캐너를, 114는 레이아웃 도면 기타 화상 정보를 출력하는 프린터를, 115는 상기 각부를 접속하기 위한 버스를 각각 나타내고 있다.
게다가, 반도체 집적 회로 장치의 레이아웃 설계를 행하기 위한 프로그램, 데이터 등이 저장되어 있는 각종 데이터 베이스(논리 회로 정보 데이터 베이스(121), 셀 라이브러리 데이터 베이스(122), 새로운 논리 회로 정보 데이터 베이스(123) 등)가 버스(115)에 접속되어 있다.
논리 회로 정보 데이터 베이스(121)는 과거에 레이아웃 설계된 논리 회로에 관한 정보 등이 저장되어 있고, 또한 셀 라이브러리 데이터 베이스(122)는 각종 셀에 관한 정보가 저장되어 있으며, 또한 새로운 논리 회로 정보 데이터 베이스(123)는 새롭게 레이아웃 설계된 논리 회로에 관한 정보 등을 저장한다.
상기 각종 데이터 베이스(논리 회로 정보 데이터 베이스(121), 셀 라이브러리 데이터 베이스(122), 새로운 논리 회로 정보 데이터 베이스(123))는 레이아웃 설계 장치를 구성하는 구성부로 되어 있고, 예컨대 HD(105)의 소정 영역 내에 저장되어 있다. 그러나, 이 구성에 한정되는 것은 아니며, 이들 데이터 베이스의 전부 또는 일부는 네트워크(NET)를 통해 접속되는 구성(예컨대, 네트워크에 접속되는 논리 회로 정보 데이터 베이스(131), 셀 라이브러리 데이터 베이스(132), 새로운 논리 회로 정보 데이터 베이스(133))으로 되어 있어도 좋다.
도 2는 본 발명에 관한 반도체 집적 회로 장치의 레이아웃 설계 시스템으로서의 레이아웃 설계 장치의 제1 실시 형태의 기능적 구성을 도시한 기능 블록도이다. 도 2에 있어서, 반도체 집적 회로의 레이아웃 설계 장치는 제1 설계부(201), 제2 설계부(202), 조정부(203)로 구성된다.
제1 설계부(201)는 셀 배치가 결정된 복수개의 블록 각각에 대하여 각 블록에 있어서의 클록 신호의 기준이 되는 클록 버퍼의 배치 위치를 특정하여 각 블록 내에 클록 트리를 설계한다.
또한, 제2 설계부(202)는 제1 설계부(201)에 의해 특정된 각 블록에 있어서의 상기 클록 버퍼의 배치 위치, 각 블록 버퍼의 배치 위치에 기초하여 산출되는 각 블록 내에 전송되는 클록 신호의 지연값에 기초하여 복수개의 블록 사이의 클록 트리를 설계한다.
또한, 조정부(203)는 제2 설계부(202)에 의해 추가된 버퍼가 있는 경우에, 그 추가된 버퍼의 배치 위치를 대응하는 블록의 셀 배치에 기초하여 조정한다.
또, 제1 설계부(201), 제2 설계부(202), 조정부(203)는 각각 ROM(102), RAM(103) 또는 HD(105) 등의 기록 매체에 기록된 프로그램에 기재된 명령에 따라 CPU(101) 등이 명령 처리를 실행함으로써, 각부의 기능을 실현한다.
도 3은 본 발명에 관한 레이아웃 설계 방법의 제1 실시 형태를 도시한 흐름도이다. 제1 실시 형태의 레이아웃 설계 처리가 시작되면, 우선 평면도의 설계가 행해진다(단계 S301). 평면도의 설계에서는, 예컨대 도 12에 도시된 레이아웃 도면과 같이, 계층 레이아웃으로써 상위 계층에서부터 각 블록(1, 2, 3)의 배치 위치가 결정된다.
계속해서, 단계 S301에서 생성된 평면도에 기초하여 각각의 블록 내의 셀의 배치가 자동적으로 행해진다(단계 S302). 그리고, 각각의 블록 내에서 클록 스큐가 최소가 되도록 클록 트리가 생성된다(단계 S303).
이 클록 트리의 생성 단계에서는, 예컨대 도 13에 도시된 레이아웃 도면과 같이, 각 블록(1, 2, 3)마다 각 블록(1, 2, 3)에 있어서 클록의 기본이 되는 클록 버퍼(11, 21, 31: 해칭을 굵은 선으로 그은 셀)가 1개씩 배치된다.
또한, 각 블록(1, 2, 3)마다 클록 스큐를 조정하기 위한 버퍼(12, 22, 32: 해칭을 가는 선으로 그은 셀)가 추가 생성되어 각 블록(1, 2, 3) 내에 적절하게 배치된다. 이하, 클록의 기본이 되는 클록 버퍼(11, 21, 31)를 추가 생성된 다른 버퍼(12, 22, 32)와 구별하기 위해 루트 클록 드라이버라 칭한다.
단계 S303에서 생성된 하위 계층의 클록 트리에 기초하여 각 블록의 루트 클록 드라이버의 배치 위치와, 셀의 배치가 가능한 영역(이하, 사이트라 함)의 정보가 상위 계층으로 끌어올려진다(단계 S304). 즉, 예컨대 도 14에 도시된 레이아웃 도면과 같이, 각 블록(1, 2, 3) 내에 루트 클록 드라이버(11, 21, 31)와 사이트(13, 23, 33)가 배치된 정보가 상위 계층에 부여된다.
계속해서, 단계 S304에서 상위 계층으로 끌어올려진 각 루트 클록 드라이버에, 단계 S303에서 생성된 각 블록의 클록 트리에 있어서 루트 클록 드라이버에서 말단 버퍼까지의 평균 지연값이 속성(property)으로서 부여된다(단계 S305). 그리고, 하위 계층으로부터 끌어올려진 정보에 기초하여 상위 계층에 있어서 클록 스큐가 최소가 되도록 클록 트리가 생성된다(단계 S306).
이 클록 트리의 생성 단계에서는, 예컨대 도 15에 도시된 레이아웃 도면과 같이, 예컨대 외부로부터 클록 신호가 공급되는 단자(150)가 특정된다. 또한, 각 루트 클록 드라이버(11, 21, 31)는 말단 셀로 간주된다. 그리고, 단계 S305에서 각 루트 클록 드라이버(11, 21, 31)에 부여된 평균 지연값에 기초하여 각 블록(1, 2, 3)마다 클록 스큐를 조정하기 위한 버퍼(망으로 도시된 셀: 14, 24, 34)가 추가 생성되어 각 블록(1, 2, 3) 내에 적절하게 배치된다. 도 15에 있어서, 클록 공급 단자(150)로부터 버퍼(14, 24, 34)를 경유하여 각 루트 클록 드라이버(11, 21, 31)에 이르는 점선은 상정되는 배선 경로를 표시하고 있다.
단계 S306에서 추가 생성된 상위 계층에 있어서의 버퍼(14, 24, 34)의 정보가 하위 계층에 부여된다(단계 S307). 그것에 의해, 예컨대 도 16에 도시된 레이아웃 도면과 같이, 각 블록(1, 2, 3) 내에 루트 클록 드라이버(11, 21, 31), 하위 계층의 클록 트리 생성시에 추가된 버퍼(12, 22, 32) 및 상위 계층의 클록 트리 생성시에 추가된 버퍼(14, 24, 34)가 배치된 정보를 얻을 수 있다.
계속해서, 하위 계층의 블록마다 상위 계층으로부터 부여된 버퍼(14, 24, 34)의 오버랩이 해소된다(단계 S308). 즉, 예컨대 도 17에 도시된 레이아웃 도면과 같이, 버퍼(14, 24, 34)는 각각 단계 S302에서 배치된 각 블록의 셀 군 중 어느 하나의 셀에 일치되도록 배치 위치가 조정된다.
버퍼의 오버랩이 해소되면, 각 블록에 대하여 자동 배선이 행해진다(단계 S309). 그것에 이어서, 상위 계층에 있어서 자동 배선이 행해진다(단계 S310). 그리고, 처리가 종료된다.
제1 실시 형태에 따르면, 계층 레이아웃의 설계를 행하는데 있어서 하위 계층의 각 블록 내의 설계뿐만 아니라 블록 사이의 설계에 있어서도, 클록 스큐를 가능한 한 작게 하는 레이아웃의 설계를 자동화하여 행할 수 있다. 따라서, 종래의 같은 길이의 배선을 행하는 경우에 비하여 레이아웃의 자유도가 증가하는 동시에 설계 작업시 노동력 절감 및 설계 시간의 단축화를 도모할 수 있다.
(제2 실시 형태)
본 발명에 관한 반도체 집적 회로 장치의 레이아웃 설계 시스템으로서의 레이아웃 장치의 제2 실시 형태의 하드웨어 구성은 도 1에 도시된 제1 실시 형태의 하드웨어 구성과 동일하므로 그 설명은 생략한다.
도 4는 본 발명에 관한 반도체 집적 회로 장치의 레이아웃 설계 시스템으로서의 레이아웃 설계 장치의 제2 실시 형태의 기능적 구성을 도시한 기능 블록도이다. 도 4에 있어서, 반도체 집적 회로의 레이아웃 설계 장치는 제1 설계부(401), 제2 설계부(402), 제3 설계부(403)로 구성된다.
제1 설계부(401)는 복수개의 블록의 각각 대하여, 각 블록에 있어서의 클록 신호의 기준이 되는 클록 버퍼의 배치 위치, 각 블록 버퍼의 배치 위치 및 각 블록의 크기에 기초하여 산출되는 각 블록 내에 전송되는 클록 신호의 지연값에 기초하여 복수개의 블록 사이의 클록 트리를 설계한다.
또한, 제2 설계부(402)는 제1 설계부(401)에 의해 추가된 버퍼가 있는 경우에는 그 추가된 버퍼의 배치 위치를 고려하여 각 블록의 셀 배치를 설계한다. 또한, 제3 설계부(403)는 제2 설계부(402)에 의해 설계된 셀 배치에 기초하여 각 블록 내에 클록 트리를 설계한다.
또한, 제1 설계부(401), 제2 설계부(402), 제3 설계부(403)는 각각 ROM(102), RAM(103) 또는 HD(105) 등의 기록 매체에 기록된 프로그램에 기재된 명령에 따라 CPU(101) 등이 명령 처리를 실행함으로써, 각부의 기능을 실현한다.
도 5는 본 발명에 관한 레이아웃 설계 방법의 제2 실시 형태를 도시한 흐름도이다. 제2 실시 형태의 레이아웃 설계 처리가 시작되면, 우선 계층 레이아웃으 로써 상위 계층에서부터 각 블록의 배치, 즉 평면도의 설계가 행해진다(단계 S501). 계속해서, 단계 S501에서 생성된 평면도에 기초하여 각 블록의 루트 클록 드라이버의 배치 위치와 사이트 정보가 추출된다(단계 S502).
단계 S502에서 추출된 루트 클록 드라이버의 배치 위치 및 사이트 정보에 기초하여 블록마다 그 블록의 크기에 따른 지연값을 구할 수 있다. 그리고, 각 블록에 있어서, 그 구한 지연값을 속성으로서 갖는 루트 클록 드라이버가 상정된다.
그 상정된 루트 클록 드라이버와, 클록 신호가 공급되는 단자 위치에 기초하여 상위 계층에 있어서 클록 스큐가 최소가 되도록 클록 트리가 생성된다(단계 S503). 그 때, 블록마다 클록 스큐를 조정하기 위한 버퍼가 추가 생성되어 각 블록 내에 적절하게 배치된다.
단계 S503에서 버퍼가 추가 생성되면, 그 버퍼의 정보가 하위 계층에 부여된다(단계 S504). 그 상위 계층의 버퍼 정보를 이용하여 각 블록에 있어서, 블록 내의 셀의 배치가 자동적으로 행해진다(단계 S505). 그리고, 각각의 블록 내에서 클록 스큐가 최소가 되도록, 클록 트리가 생성된다(단계 S506). 그 때, 목표가 되는 클록 스큐의 값은 단계 S503에서 상위 계층의 클록 트리를 생성할 때에 사용한 값으로 한다.
계속해서, 각 블록에 대하여 자동 배선이 행해지고(단계 S507), 추가로 상위 계층에 있어서 자동 배선이 행해진다(단계 S508). 그리고, 처리가 종료된다.
제2 실시 형태에 따르면, 계층 레이아웃의 설계를 행하는데 있어서, 하위 계층의 각 블록 내의 설계뿐만 아니라 블록 사이의 설계에 있어서도, 클록 스큐를 가 능한 한 작게 하는 레이아웃의 설계를 자동화하여 행할 수 있다. 따라서, 종래의 같은 길이의 배선을 행하는 경우에 비하여 레이아웃의 자유도가 증가하는 동시에 설계 작업시 노동력 절감 및 설계 시간의 단축화를 도모할 수 있다.
(제3 실시 형태)
제3 실시 형태는 제1 실시 형태에 있어서, 하위 계층의 클록 트리를 생성할 때에, 각 블록에 지연값이 다른 복수개의 루트 클록 드라이버를 준비하고, 상위 계층의 클록 트리 생성시에, 적당한 지연값을 갖는 루트 클록 드라이버를 선택하여 사용하는 것이다.
본 발명에 관한 반도체 집적 회로 장치의 레이아웃 설계 시스템으로서의 레이아웃 장치의 제3 실시 형태의 하드웨어 구성은 도 1에 도시된 제1 실시 형태의 하드웨어 구성과 동일하므로 그 설명은 생략한다.
도 6은 본 발명에 관한 반도체 집적 회로 장치의 레이아웃 설계 시스템으로서의 레이아웃 설계 장치의 제3 실시 형태의 기능적 구성을 도시한 기능 블록도이다. 또한, 도 2에 도시된 제1 실시 형태의 기능적 구성과 동일한 구성에 대해서는 동일한 부호를 붙여 그 설명을 생략한다.
도 6에 있어서, 반도체 집적 회로의 레이아웃 설계 장치는 제1 설계부(201), 제2 설계부(202), 조정부(203)로 구성되고, 추가로 제2 설계부(202)는 클록 버퍼 설정부(601)와 클록 버퍼 결정부(602)를 갖는다.
클록 버퍼 설정부(601)는 각 블록에 대하여 지연 시간이 다른 복수개의 클록 버퍼를 설정한다. 또한, 클록 버퍼 결정부(602)는 각 블록에 대하여, 상기 제4 단 계에서 설정된 복수개의 클록 버퍼 중에서 지연 시간에 기초하여 1개를 선택하여 그 블록의 클록 버퍼로 결정한다.
또한, 클록 버퍼 설정부(601), 클록 버퍼 결정부(602)는 각각 ROM(102), RAM(103) 또는 HD(105) 등의 기록 매체에 기록된 프로그램에 기재된 명령에 따라 CPU(101) 등이 명령 처리를 실행함으로써, 각부의 기능을 실현한다.
도 7은 본 발명에 관한 레이아웃 설계 방법의 제3 실시 형태를 도시한 흐름도이다. 제3 실시 형태의 레이아웃 설계 처리가 시작되면, 우선 계층 레이아웃으로써 상위 계층에서부터 각 블록의 배치, 즉 평면도의 설계가 행해진다(단계 S701). 계속해서, 단계 S701에서 생성된 평면도에 기초하여 각각의 블록 내의 셀의 배치가 자동적으로 행해진다(단계 S702).
그리고, 각각의 블록 내에서 클록 스큐가 최소가 되도록, 루트 클록 드라이버의 배치 및 클록 스큐를 조정하기 위한 버퍼의 배치가 행해진다. 그것에 의해, 클록 트리가 생성된다(단계 S703).
단계 S703에서 생성된 하위 계층의 클록 트리에 기초하여 각 블록의 루트 클록 드라이버의 배치 위치 및 사이트 정보가 상위의 계층으로 끌어올려진다(단계 S704). 그 때, 각 블록에 있어서, 지연값이 다른 복수개의 루트 클록 드라이버가 설정된다(단계 S705). 예컨대, 도 18에 도시된 레이아웃 도면과 같이, 블록(4) 내로 특별히 한정하지 않지만, 예컨대 1 ns, 2 ns, 3 ns 및 4 ns의 각 지연값을 갖는 루트 클록 드라이버(41, 42, 43, 44)가 준비된다.
계속해서, 상위 계층으로 끌어올려진 각 루트 클록 드라이버에, 하위 계층의 클록 트리에 있어서 각 루트 클록 드라이버에서 말단 버퍼까지의 평균 지연값이 속성으로서 부여된다(단계 S706). 그리고, 하위 계층으로부터 끌어올려진 정보에 기초하여 상위 계층에 있어서 클록 스큐가 최소가 되도록 클록 트리가 생성된다(단계 S707).
그 때, 각 블록 사이의 클록 스큐를 맞추기 위해서, 각 블록에 있어서 최적의 지연값을 갖는 루트 클록 드라이버가 선택된다. 그 때문에, 제3 실시 형태에서는, 상위 계층에 있어서, 클록 스큐를 조정하기 위한 버퍼는 생성되지 않는다.
그 후, 각 블록에 대하여 자동 배선이 행해지고(단계 S708), 추가로 상위 계층에 있어서 자동 배선이 행해진다(단계 S709). 그리고, 처리가 종료된다.
제3 실시 형태에 따르면, 제1 실시 형태와 같이, 상위 계층의 블록 사이의 설계에 있어서도, 클록 스큐를 가능한 한 작게 하는 레이아웃의 설계를 자동화하여 행할 수 있다. 또한, 상위 계층의 클록 트리를 생성할 때에, 클록 스큐를 조정하기 위한 버퍼가 생성되지 않으므로, 하위 계층에 있어서 버퍼의 오버랩을 해소할 필요가 없어진다. 따라서, 제1 실시 형태에 비하여 레이아웃 처리가 간략해진다.
(제4 실시 형태)
제4 실시 형태는 제1 실시 형태에 있어서, 하위 계층의 클록 트리를 생성할 때에 지연값을 계산하기 위해서 상정한 블록 단자를 임시 단자로 하고, 그 임시 단자의 위치를 반영시켜 자동 배선을 행하는 것이다.
본 발명에 관한 반도체 집적 회로 장치의 레이아웃 설계 시스템으로서의 레이아웃 설계 장치의 제4 실시 형태의 하드웨어 구성도 도 1에 도시된 제1 실시 형 태의 하드웨어 구성과 동일하므로 그 설명은 생략한다.
도 8은 본 발명에 관한 반도체 집적 회로 장치의 레이아웃 설계 시스템으로서의 레이아웃 설계 장치의 제4 실시 형태의 기능적 구성을 도시한 기능 블록도이다. 또한, 도 2에 도시된 제1 실시 형태의 기능적 구성과 동일한 구성에 대해서는 동일한 부호를 붙여 그 설명을 생략한다.
도 8에 있어서, 반도체 집적 회로의 레이아웃 설계 장치는 제1 설계부(201), 제2 설계부(202), 조정부(203), 배선부(802)로 구성되고, 추가로 제1 설계부(201)는 임시 단자 설정부(801)를 갖는다.
임시 단자 설정부(801)는 블록 내의 클록 트리를 설계할 때의 기준이 되는 블록 내의 배선 경로를 규정하기 위해 임시 단자를 설정한다. 또한, 배선부(802)는 임시 단자 설정부(801)에 의해 설정된 임시 단자를 통하도록 블록 내의 배선을 행한다.
또한, 임시 단자 설정부(801), 배선부(802)는 각각 ROM(102), RAM(103) 또는 HD(105) 등의 기록 매체에 기록된 프로그램에 기재된 명령에 따라 CPU(101) 등이 명령 처리를 실행함으로써, 각부의 기능을 실현한다.
도 9는 본 발명에 관한 레이아웃 설계 방법의 제4 실시 형태를 도시한 흐름도이다. 제4 실시 형태의 레이아웃 설계 처리가 시작되면, 우선 계층 레이아웃으로써 상위 계층에서부터 각 블록의 배치, 즉 평면도의 설계가 행해진다(단계 S901). 계속해서, 단계 S901에서 생성된 평면도에 기초하여 각각의 블록 내의 셀의 배치가 자동적으로 행해진다(단계 S902).
블록 내의 셀 배치가 종료되면, 각각의 블록 내에서 클록 스큐가 최소가 되도록, 루트 클록 드라이버의 배치 및 클록 스큐를 조정하기 위한 버퍼의 배치가 행해진다. 그것에 의해, 클록 트리가 생성된다(단계 S903). 그 때, 각 블록에 있어서, 지연값을 계산하기 위해 배선 경로를 임시로 설정하기 위한 블록 단자가 상정된다.
계속해서, 단계 S903에서 상정된 블록 단자가 임시 단자로서 설정된다(단계 S904). 그리고, 그 임시 단자의 배치 위치와 함께 각 블록의 루트 클록 드라이버의 배치 위치 및 사이트 정보가 상위 계층으로 끌어올려진다(단계 S905).
계속해서, 상위 계층으로 끌어올려진 각 루트 클록 드라이버에, 하위 계층의 클록 트리에 있어서 각 루트 클록 드라이버에서 말단 버퍼까지의 평균 지연값이 속성으로서 부여된다(단계 S906). 그리고, 하위 계층으로부터 끌어올려진 정보에 기초하여 상위 계층에 있어서 클록 스큐가 최소가 되도록 클록 트리가 생성된다(단계 S907). 그 때, 각 블록에 클록 스큐를 조정하기 위한 버퍼가 추가 생성되어 각 블록 내에 적절하게 배치된다.
계속해서, 단계 S907에서 추가 생성된 상위 계층에 있어서의 버퍼의 정보가 하위 계층에 부여된다(단계 S908). 그리고, 하위 계층의 블록마다 상위 계층으로부터 부여된 버퍼의 오버랩이 해소된다(단계 S909). 버퍼의 오버랩이 해소되면, 각 블록에 대하여 자동 배선이 행해진다(단계 S910).
그 때, 예컨대 도 19에 도시된 레이아웃 도면과 같이, 블록(5)에 있어서, 루트 클록 드라이버(51)와, 상위 계층의 클록 트리 생성시에 추가된 버퍼(54)와, 단 계 S904에서 설정된 임시 단자(55)를 통하도록 블록 내의 배선이 행해진다.
그 후, 상위 계층에 있어서 자동 배선이 행해진다(단계 S911). 그 때, 예컨대 도 19에 도시된 레이아웃 도면과 같이, 클록 신호가 공급되는 단자(도시생략)와 단계 S904에서 설정된 임시 단자(55)를 연결하도록 배선이 행해진다. 그리고, 처리가 종료된다.
제4 실시 형태에 따르면, 제1 실시 형태와 같이, 상위 계층의 블록 사이의 설계에 있어서도 클록 스큐를 가능한 한 작게 하는 레이아웃의 설계를 자동화하여 행할 수 있다. 또한, 하위 계층의 클록 트리를 생성할 때의 지연값 계산을 위해 상정한 블록 단자를 임시 단자로 하고, 그 임시 단자의 위치를 반영시켜 자동 배선하기 때문에, 더욱 더 정확하고 확실하게 클록 스큐의 조정을 행할 수 있다.
(제5 실시 형태)
제4 실시 형태는 제1 실시 형태에 있어서, 하위 계층에 클록 트리의 생성이 불가능한 하드 매크로 등의 블록(이하, 하드 매크로 블록이라 함)이 있는 경우에, 그 하드 매크로 블록의 클록 스큐를 맞추기 위한 버퍼를 다른 블록 내에 배치하고, 그 버퍼와 하드 매크로 블록 사이를 배선하는 것이다.
본 발명에 관한 반도체 집적 회로 장치의 레이아웃 설계 시스템으로서의 레이아웃 설계 장치의 제5 실시 형태의 하드웨어 구성도 도 1에 도시된 제1 실시 형태의 하드웨어 구성과 동일하므로 그 설명은 생략한다.
도 10은 본 발명에 관한 반도체 집적 회로 장치의 레이아웃 설계 시스템으로서의 레이아웃 설계 장치의 제5 실시 형태의 기능적 구성을 도시한 기능 블록도이 다. 또한, 도 2에 도시된 제1 실시 형태의 기능적 구성과 동일한 구성에 대해서는 동일한 부호를 붙여 그 설명을 생략한다.
도 10에 있어서, 반도체 집적 회로의 레이아웃 설계 장치는 제1 설계부(201), 제2 설계부(202), 조정부(203), 배선부(1002)로 구성되고, 추가로 제2 설계부(202)는 버퍼 배치부(1001)를 갖는다.
버퍼 배치부(1001)는 임의의 블록의 클록 스큐를 조정하기 위해 그 블록과는 다른 별도의 블록에 버퍼를 배치한다. 또한, 배선부(1002)는 버퍼 배치부(1001)에 의해 설정된 버퍼와 그 블록을 배선으로 접속한다.
또한, 버퍼 배치부(1001), 배선부(1002)는 각각 ROM(102), RAM(103) 또는 HD(105) 등의 기록 매체에 기록된 프로그램에 기재된 명령에 따라 CPU(101) 등이 명령 처리를 실행함으로써, 각부의 기능을 실현한다.
도 11은 본 발명에 관한 레이아웃 설계 방법의 제5 실시 형태를 도시한 흐름도이다. 제5 실시 형태의 레이아웃 설계 처리가 시작되면, 우선 계층 레이아웃으로써 상위 계층에서부터 각 블록의 배치, 즉 평면도의 설계가 행해진다(단계 S1101). 계속해서, 단계 S1101에서 생성된 평면도에 기초하여 각각의 블록 내의 셀의 배치가 자동적으로 행해진다(단계 S1102).
블록 내의 셀 배치가 종료되면, 각각의 블록 내에서 클록 스큐가 최소가 되도록, 루트 클록 드라이버의 배치 및 클록 스큐를 조정하기 위한 버퍼의 배치가 행해진다. 그것에 의해, 클록 트리가 생성된다(단계 S1103).
하위 계층의 클록 트리가 생성되면, 각 블록의 루트 클록 드라이버의 배치 위치 및 사이트 정보가 상위의 계층으로 끌어올려진다(단계 S1104). 그리고, 상위 계층으로 끌어올려진 각 루트 클록 드라이버에 하위 계층의 클록 트리에 있어서 각 루트 클록 드라이버에서 말단 버퍼까지의 평균 지연값이 속성으로서 부여된다(단계 S1105).
하위 계층으로부터 끌어올려진 정보에 기초하여 상위의 계층에 있어서 클록 스큐가 최소가 되도록, 버퍼가 적절하게 추가 생성되며, 클록 트리가 생성된다(단계 S1106).
그 때, 블록 내에 있는 사이트에서 클록 스큐의 조정을 할 수 없는 경우, 예컨대 하드 매크로 등과 같이 블록 내에 버퍼를 추가 배치시킬 수 없는 경우에는 별도의 블록 내의 사이트에 버퍼가 설치된다. 하드 매크로 블록 등의 클록 스큐는 그 별도의 블록에 준비된 버퍼를 이용하여 조정된다(단계 S1107).
예컨대 도 20에 도시된 레이아웃 도면과 같이, 하드 매크로 블록(6)의 클록 스큐를 조정하기 위한 버퍼(36)는 별도의 블록(3) 내에 설치된다.
계속해서, 단계 S1107에서 추가 생성된 상위 계층에 있어서의 버퍼의 정보가 하위 계층에 부여된다(단계 S1108). 하위 계층에 부여되는 버퍼의 정보에는 하드 매크로 블록(6)과 별도의 블록(3) 내의 버퍼(36)가 배선에 의해 접속된다고 하는 정보가 포함된다. 그리고, 하위 계층의 블록마다 상위 계층으로부터 부여된 버퍼의 오버랩이 해소된다(단계 S1109). 버퍼의 오버랩이 해소되면, 각 블록에 대하여 자동 배선이 행해진다(단계 S1110).
또한, 상위 계층에 있어서 자동 배선이 행해진다(단계 S1111). 그 때, 예컨 대 도 20에 도시된 레이아웃 도면과 같이, 하드 매크로 블록(6)과 별도의 블록(3) 내의 버퍼(36)는 배선에 의해 접속된다. 그리고, 처리가 종료된다.
제5 실시 형태에 따르면, 제1 실시 형태와 같이, 상위 계층의 블록 사이의 설계에 있어서도, 클록 스큐를 가능한 한 작게 하는 레이아웃의 설계를 자동화하여 행할 수 있다. 또한, 하위 계층에 클록 트리의 생성이 불가능한 블록이 있는 경우에도 그 블록의 클록 스큐를 맞출 수 있다.
이상에 있어서 본 발명은 상기 각 실시 형태에 한정되지 않고, 다양하게 변경할 수 있다. 예컨대, 제5 실시 형태에 있어서, 블록 내의 사이트에 버퍼를 배치시켜 클록 스큐의 조정을 행할 수 있는 블록에 대해서 하드 매크로 블록과 같이 별도의 블록에 클록 스큐의 조정용 버퍼를 배치시키도록 하여도 좋다.
또한, 제1 실시 형태 내지 제5 실시 형태에서 설명한 레이아웃 설계 방법은 미리 준비된 프로그램을 퍼스널 컴퓨터나 워크스테이션 등의 컴퓨터로 실행함으로써 실현할 수 있다. 예컨대, 일반적인 DA(Design Automation)를 이용하여 실행된다. 또한, 흐름도의 설명과 함께 참조한 도 12 내지 도 20에 도시된 레이아웃 도면은 반드시 DA에 접속된 모니터(디스플레이(108))나 프린터(114)로 출력되는 것은 아니다.
또한, 이들 프로그램은 예컨대 하드디스크, 플로피 디스크, CD-ROM, MO, DVD 등의 컴퓨터로 판독 가능한 기록 매체에 기록되고, 컴퓨터에 의해 기록 매체로부터 판독됨으로써 실행된다. 또한 이 프로그램은 상기 기록 매체 또는 전송 매체로서 네트워크를 통해 배포할 수 있다.
또한, 청구범위 제3항에 기재한 발명인 "셀 배치가 결정된 복수개의 블록의 각각에 대하여, 각 블록에 있어서의 클록 신호의 기준이 되는 클록 버퍼의 배치 위치를 특정하여 각 블록 내에 클록 트리를 설계하는 제1 단계와, 상기 제1 단계에서 특정된 각 블록에 있어서의 상기 클록 버퍼의 배치 위치, 각 블록 버퍼의 배치 위치에 기초하여 산출되는 각 블록 내에 전송되는 클록 신호의 지연값에 기초하여 복수개의 블록 사이의 클록 트리를 설계하는 제2 단계와, 상기 제2 단계에서 추가된 버퍼가 있는 경우에는, 그 추가된 버퍼의 배치 위치를 대응하는 블록의 셀 배치에 기초하여 조정하는 제3 단계를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 레이아웃 설계 방법"에 대하여, 예컨대 이하의 내용을 종속하는 청구범위의 예로서 생각할 수 있다.
(청구범위 예 1)
상기 제2 단계는 각 블록에 대하여 지연 시간이 다른 복수개의 클록 버퍼를 설정하는 제4 단계와, 각 블록에 대하여, 상기 제4 단계에서 설정된 복수개의 클록 버퍼 중에서 지연 시간에 기초하여 1개를 선택하여 그 블록의 클록 버퍼로 결정하는 제5 단계를 추가로 갖는 것을 특징으로 하는 청구범위 제3항에 기재한 반도체 집적 회로 장치의 레이아웃 설계 방법.
(청구범위 예 2)
상기 제1 단계는 블록 내의 클록 트리를 설계할 때의 기준이 되는 블록 내의 배선 경로를 규정하기 위해 임시 단자를 설정하는 제6 단계를 추가로 가지며,
또한, 상기 제3 단계 후에 상기 제6 단계에서 설정된 상기 임시 단자를 통하 도록 블록 내의 배선을 행하는 제7 단계를 갖는 것을 특징으로 하는 청구범위 제3항에 기재한 반도체 집적 회로 장치의 레이아웃 설계 방법.
(청구범위 예 3)
상기 제2 단계는 임의의 블록의 클록 스큐를 조정하기 위해 그 블록과는 다른 별도의 블록에 버퍼를 배치하는 제8 단계를 추가로 가지며,
또한, 상기 제3 단계 후에 상기 제8 단계에서 설정된 버퍼와 그 블록을 배선으로 접속하는 제9 단계를 갖는 것을 특징으로 하는 청구범위 제3항에 기재한 반도체 집적 회로 장치의 레이아웃 설계 방법.
이상 설명한 바와 같이, 본 발명에 따르면, 계층 레이아웃의 설계를 행하는데 있어서, 하위 계층의 각 블록 내의 설계뿐만 아니라 블록 사이의 설계에 있어서도 클록 스큐를 가능한 한 작게 하는 레이아웃의 설계를 자동화하여 행할 수 있다.

Claims (12)

  1. 셀 배치가 결정된 복수개의 블록의 각각에 있어서 클록 신호의 기준이 되는 클록 버퍼의 배치 위치를 특정하여 각 블록 내에 제1 클록 트리를 상기 클록 버퍼의 특정 배치 위치에 기초해서 설계하는 제1 설계부와,
    상기 제1 설계부에 의해 특정된 각 블록에 있어서의 상기 클록 버퍼의 배치 위치에 기초하고 상기 제1 클록 트리에서 전송되는 클록 신호의 지연값에 기초해서 블록들 사이에서 제2 클록 트리를 설계하고 추가 버퍼를 추가하는 제2 설계부와,
    상기 제2 설계부에 의해 추가된 버퍼가 있는 경우에는, 그 추가된 버퍼의 배치 위치를 대응의 블록의 셀들 중 적어도 하나의 트리 배치 위치에 따르도록 상기 추가 버퍼의 배치 위치를 조정하는 조정 수단을 구비하는 반도체 집적 회로 장치의 레이아웃 설계 시스템.
  2. 복수개의 블록의 각각에 있어서 클록 신호의 기준이 되는 클록 버퍼의 배치 위치와 제1 클록 스큐가 최소가 되도록 설계되는 제1 클록 트리에서 전송되는 상기 클록 신호의 지연값 및 상기 블록 각각의 크기에 기초해서 상기 복수개의 블록 사이에서 상기 제1 클록 트리를 특정하는 제1 설계부와,
    상기 제1 설계부에 의해 추가된 추가 버퍼가 있는 경우에는 상기 추가 버퍼의 배치 위치를 고려하여 상기 복수개의 블록에서 셀배치를 설계하는 제2 설계부와,
    상기 제2 설계부에 의해 설계된 셀배치에 기초해서 상기 복수개의 블록에서 제2 클록 트리를 설계하는 제3 설계부를 구비하며, 상기 제2 클록 트리는 목표가 되는 제2 클록 트리에서 제2 클록 스큐가 제1 클록 스큐가 되도록 설계되는 것인 반도체 집적 회로 장치의 레이아웃 설계 시스템.
  3. 셀 배치가 결정된 복수개의 블록의 각각에서, 클록 신호의 기준이 되는 클록 버퍼의 배치 위치를 특정하고 상기 클록 버퍼의 특정 배치 위치에 기초해서 각 블록에서 제1 클록 트리를 설계하는 제1 단계와,
    상기 제1 단계에서 특정된 각 블록에 있어서의 상기 클록 버퍼의 배치 위치에 기초하고 상기 제1 클록 트리에서 전송되는 상기 클록 신호의 지연값에 기초해서 상기 복수개의 블록들 사이에서 제2 클록 트리를 설계하고 추가 버퍼를 더 추가하는 제2 단계와,
    상기 제2 단계에서 추가된 추가 버퍼가 있는 경우에는, 그 추가된 버퍼의 배치 위치를 대응의 블록의 셀들 중 적어도 하나의 배치 위치에 따르도록 조정하는 제3 단계를 포함하는 반도체 집적 회로 장치의 레이아웃 설계 방법.
  4. 복수개의 블록의 각각에 있어서 클록 신호의 기준이 되는 클록 버퍼의 배치 위치와 제1 클록 스큐가 최소가 되도록 설계되는 제1 클록 트리에서 전송되는 상기 클록 신호의 지연값 및 상기 블록 각각의 크기에 기초해서 상기 복수개의 블록 사이에서 제1 클록 트리를 특정하는 제1 단계와,
    상기 제1 단계에서 추가된 추가 버퍼가 있는 경우에는 상기 추가 버퍼의 배치 위치를 고려하여 상기 복수개의 블록에서 셀배치를 설계하는 제2 단계와,
    상기 제2 단계에서 설계된 셀배치에 기초해서 상기 복수개의 블록에서 제2 클록 트리를 설계하는 제3 단계를 포함하며, 상기 제2 클록 트리는 목표가 되는 제2 클록 트리에서 제2 클록 스큐가 제1 클록 스큐가 되도록 설계되는 것인 반도체 집적 회로 장치의 레이아웃 설계 방법.
  5. 컴퓨터 판독 가능한 기록 매체로서,
    컴퓨터로 하여금 다음의 부들, 즉
    셀 배치가 결정된 복수개의 블록의 각각에 있어서 클록 신호의 기준이 되는 클록 버퍼의 배치 위치를 특정하여 각 블록 내에 제1 클록 트리를 상기 클록 버퍼의 특정 배치 위치에 기초해서 설계하는 제1 설계부와,
    상기 제1 설계부에 의해 특정된 각 블록에 있어서의 상기 클록 버퍼의 배치 위치에 기초하고 상기 제1 클록 트리에서 전송되는 클록 신호의 지연값에 기초해서 상기 복수개의 블록들 사이에서 제2 클록 트리를 설계하고 추가 버퍼를 추가하는 제2 설계부와,
    상기 제2 설계부에 의해 추가된 버퍼가 있는 경우에는, 그 추가된 버퍼의 배치 위치를 대응의 블록의 셀들 중 적어도 하나의 트리 배치 위치에 따르도록 상기 추가 버퍼의 배치 위치를 조정하는 조정부
    를 실현하도록 상기 기록 매체 상에 기록된 프로그램을 포함하는 것인 컴퓨터 판독 가능한 기록 매체.
  6. 컴퓨터 판독 가능한 기록 매체로서,
    컴퓨터로 하여금 다음의 부들, 즉
    복수개의 블록의 각각에 있어서 클록 신호의 기준이 되는 클록 버퍼의 배치 위치와 제1 클록 스큐가 최소가 되도록 설계되는 제1 클록 트리에서 전송되는 상기 클록 신호의 지연값 및 상기 블록 각각의 크기에 기초해서 상기 복수개의 블록 사이에서 상기 제1 클록 트리를 설계하는 제1 설계부와,
    상기 제1 설계부에 의해 추가된 추가 버퍼가 있는 경우에는 상기 추가 버퍼의 배치 위치를 고려하여 상기 복수개의 블록에서 셀배치를 설계하는 제2 설계부와,
    상기 제2 설계부에 의해 설계된 셀배치에 기초해서 상기 복수개의 블록에서 제2 클록 트리를 설계하는 제3 설계부를
    실현하도록 상기 기록 매체 상에 기록된 프로그램을 포함하며,
    상기 제2 클록 트리는 목표가 되는 제2 클록 트리에서 제2 클록 스큐가 제1 클록 스큐가 되도록 설계되는 것인 컴퓨터 판독 가능한 기록 매체.
  7. 컴퓨터 판독 가능한 기록 매체로서,
    컴퓨터로 하여금 다음의 단계들, 즉
    셀 배치가 결정된 복수개의 블록의 각각에서, 클록 신호의 기준이 되는 클록 버퍼의 배치 위치를 특정하고 상기 클록 버퍼의 특정 배치 위치에 기초해서 각 블록에서 제1 클록 트리를 설계하는 제1 단계와,
    상기 제1 단계에서 특정된 각 블록에 있어서의 상기 클록 버퍼의 배치 위치에 기초하고 상기 제1 클록 트리에서 전송되는 상기 클록 신호의 지연값에 기초해서 상기 복수개의 블록들 사이에서 제2 클록 트리를 설계하고 추가 버퍼를 더 추가하는 제2 단계와,
    상기 제2 단계에서 추가된 추가 버퍼가 있는 경우에는, 그 추가된 버퍼의 배치 위치를 대응의 블록의 셀들 중 적어도 하나의 배치 위치에 따르도록 조정하는 제3 단계를
    실행하도록 상기 기록 매체 상에 기록된 프로그램을 포함하는 컴퓨터 판독 가능한 기록 매체.
  8. 컴퓨터 판독 가능한 기록 매체로서,
    컴퓨터로 하여금 다음의 단계들, 즉
    복수개의 블록의 각각에 있어서 클록 신호의 기준이 되는 클록 버퍼의 배치 위치와 제1 클록 스큐가 최소가 되도록 설계되는 제1 클록 트리에서 전송되는 상기 클록 신호의 지연값 및 상기 블록 각각의 크기에 기초해서 상기 복수개의 블록 사이에서 제1 클록 트리를 특정하는 제1 단계와,
    상기 제1 단계에서 추가된 추가 버퍼가 있는 경우에는 상기 추가 버퍼의 배치 위치를 고려하여 상기 복수개의 블록에서 셀배치를 설계하는 제2 단계와,
    상기 제2 단계에서 설계된 셀배치에 기초해서 상기 복수개의 블록에서 제2 클록 트리를 설계하는 제3 단계
    를 실행하도록 상기 기록 매체 상에 기록된 프로그램을 포함하며,
    상기 제2 클록 트리는 목표가 되는 제2 클록 트리에서 제2 클록 스큐가 제1 클록 스큐가 되도록 설계되는 것인 반도체 집적 회로 장치의 레이아웃 설계 방법.
  9. 복수개의 블록을 가진 반도체 집적 회로 장치의 레이아웃 설계 시스템으로,
    상기 블록의 셀배치를 특정하는 셀배치 특정부와,
    상기 셀배치 특정부에 의해 셀배치가 특정된 상기 복수개의 블록 각각에서 소요 클록 신호를 발생하는 클록 버퍼의 배치 위치를 결정하는 배치 결정부와,
    상기 배치 결정부에 의해서 결정된 상기 클록 버퍼의 배치에 기초해서 각각의 블록에서 클록 트리를 설계하는 클록 트리 설계부와,
    상기 복수개의 블록에서 클록 신호를 전송하여 각각의 블록에서 클록 신호의 지연값을 얻는 지연값 계산부와,
    상기 배치 결정부에 의해서 결정된 클록 버퍼의 배치 위치와 상기 지연값 계산부에 의해서 계산된 클록 신호의 지연값에 기초해서 상기 복수개의 블록 사이에서 클록 트리를 설계하는 블록간 클록 트리 설계부와,
    클록 스큐를 조정하기 위해 하나의 블록내에 하나의 버퍼를 생성하는 버퍼 생성부와,
    셀배치에 기초해서 버퍼 추가부에 의해서 생성된 버퍼의 배치 위치를 조정하는 조정부
    를 구비하는 반도체 집적 회로 장치의 레이아웃 설계 시스템.
  10. 반도체 집적 회로 장치의 레이아웃 설계 시스템으로,
    셀 배치가 결정된 복수개의 블록의 각각에 있어서 클록 신호의 기준이 되는 클록 버퍼의 배치 위치를 특정하여 각 블록 내에 제1 클록 트리를 상기 클록 버퍼의 특정 배치 위치에 기초해서 설계하는 제1 설계부와,
    상기 제1 설계부에 의해 특정된 각 블록에 있어서의 상기 클록 버퍼의 배치 위치에 기초하고 상기 제1 클록 트리에서 전송되는 클록 신호의 지연값에 기초해서 상기 복수개의 블록들 사이에서 제2 클록 트리를 설계하고 추가 버퍼를 추가하는 제2 설계부와,
    상기 제2 설계부에 의해 추가된 버퍼가 있는 경우에는, 상기 추가 버퍼와 대응 블록의 셀들 중 적어도 하나 사이의 배치 위치의 오버랩이 해소되도록 상기 추가 버퍼의 배치 위치를 조정하는 조정부
    를 구비하는 반도체 집적 회로 장치의 레이아웃 설계 시스템
  11. 반도체 집적 회로 장치의 레이아웃 설계 방법으로,
    셀 배치가 결정된 복수개의 블록의 각각에서, 클록 신호의 기준이 되는 클록 버퍼의 배치 위치를 특정하고 상기 클록 버퍼의 특정 배치 위치에 기초해서 각 블록에서 제1 클록 트리를 설계하는 제1 단계와,
    상기 제1 단계에서 특정된 각 블록에 있어서의 상기 클록 버퍼의 배치 위치에 기초하고 상기 제1 클록 트리에서 전송되는 상기 클록 신호의 지연값에 기초해서 상기 복수개의 블록들 사이에서 제2 클록 트리를 설계하고 추가 버퍼를 더 추가하는 제2 단계와,
    상기 제2 단계에서 추가된 추가 버퍼가 있는 경우에는, 상기 추가 버퍼와 대응 블록의 셀들 중 적어도 하나 사이의 배치 위치의 오버랩을 해소하도록 추가 버퍼의 배치 위치를 조정하는 제3 단계
    를 포함하는 반도체 집적 회로 장치의 레이아웃 설계 방법.
  12. 컴퓨터 판독 가능한 기록 매체로서,
    컴퓨터로 하여금 다음의 부들, 즉
    셀 배치가 결정된 복수개의 블록의 각각에 있어서 클록 신호의 기준이 되는 클록 버퍼의 배치 위치를 특정하여 각 블록 내에 제1 클록 트리를 상기 클록 버퍼의 특정 배치 위치에 기초해서 설계하는 제1 설계부와,
    상기 제1 설계부에 의해 특정된 각 블록에 있어서의 상기 클록 버퍼의 배치 위치에 기초하고 상기 제1 클록 트리에서 전송되는 클록 신호의 지연값에 기초해서 상기 복수개의 블록들 사이에서 제2 클록 트리를 설계하고 추가 버퍼를 추가하는 제2 설계부와,
    상기 제2 설계부에 의해 추가된 버퍼가 있는 경우에는, 상기 추가 버퍼와 대응 블록의 셀들 중 적어도 하나 사이의 배치 위치의 오버랩이 해소되도록 상기 추가 버퍼의 배치 위치를 조정하는 조정부
    를 실현하도록 상기 기록 매체 상에 기록된 프로그램을 포함하는 것인 컴퓨터 판독 가능한 기록 매체.
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