JPS59177944A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体集積回路装置に係り、特に超高速なゲー
トアレイＬ　Ｓ　Ｉ　（Ｌａｒｇｅ　５ｃａｌｅ■ｎｔ
ｅｇｒａｔｉｏｎ　）　　に好適な半導体集積回路装置
に関する。

〔発明の背景〕

近年に於ける半導体技術の進歩には著しいものがある。

特にＭＯＳ　（Ｍｅｔａｌ　Ｑｘｉｄｅ　Ｓｅｍ１−ｃ
ｏｎｄｕｃｔｏｒ　）の進歩は顕著であり、ＭＯ８技術
の進歩により素子の微細化が進んで、多くの回路が数ミ
リ角のシリコンチップ状に集積される様になってきた。

しかしながら、ＬＳＩがこの様にＭＯ８技術によって高
集積化されてくると、多数のＭＯ８（ＭＯ８電界効果ト
ランジスタ）で構成されている論理ブロック間の結合に
於いて、特に容量性負荷が増大し、信号伝達速度の低下
が問題となりつつある。この容量性負荷の増大は、電圧
素子であるＭＯ８’４界効果トランジスタを多数使用す
るところに原因あり、ＭＯ８電界効果トランジスタの弱
点が表われてくる場合である。

上記した問題点に対し、ゲートアレイＬＳＩでは第１図
（ａ）に示す通常ゲートに対しＭＯ８電界効果トランジ
スタを第１図伽）に示す様に並列接続して実効的にＭＯ
８電界効果トランジスタの幅を増加させ、その容量性負
荷に対する駆動力を強化する。しかしながら、大きなＭ
Ｏ８電界効果トランジスタではそれ自身の持つ容量性負
荷も増加する為、ＭＯ８電界効果トランジスタの大きさ
に比例した駆動力は望めないし、その大きさに比例した
領域を資すととＫなる。

すなわち、電流容量の大きいＭＯ８電界効果トランジス
タを使うと、それ自身の出力負荷も同時に増加する為、
飛躍的な信号伝達速度効果を得ることが難しくなる。

また、この様な信号伝達遅延の増加と、使用しているＭ
Ｏ８電界効果トランジスタの電流駆動能力の欠如に起因
するものである。

〔発明の目的〕

本発明の目的は、高速信号伝達を阻害することなく高集
積を可能とする半導体集積回路装置を提供することにあ
る。

〔発明の概要〕

上記目的を達成する本発明半導体集積回路装置の特徴と
するところは、一方の主面側に、少なくとも一つのトラ
ンジスタによって構成される基本セルを一方向に多数個
並設して基本セル列とし、該基本セル列を直角方向に複
数個並設してなる半導体チップと、該半導体チップ上に
絶縁膜を介して積層され、上記基本セル内及び上記基本
セル間を接続する配線とを具備するものに於いて、少な
くとも一つの基本セル列は、トランジスタがＭＯ８電界
効果トランジスタであるＭＯ８基本セルと、トランジス
タがバイポーラトランジスタであるバイポーラ基本セル
とが混在して構成されることにある。

〔発明の実施例〕

以下本発明の一実施例を図面を用いて詳細に説明する。

第２図は本発明の一実施例を示すゲートアレイＬＳＩの
構成図である。

半導体チップ２０の一方の主面側には、基本セル列２１
１〜２１７が列間に所定の間隔を有してＸ方向に並設さ
れている。とこで、各基本セル列２１１〜２１７は、Ｍ
ＯＳアレイ２１とバイポーラアレイ２２．２３−４．２
３−ｒとが交互ニ並んで構成される。

ＭＯＳアレイ２１は、後述する様に主として少なくとも
一つのＭＯ８電界効果トランジスタによって構成される
ＭＯ８基本セルがＸ方向に複数個並設されて構成される
。またバイポーラアレイ２２．２３−ｔ、２３−、ｒは
後述する様に主として少なくとも一つのバイポーラトラ
ンジスタによって構成されるバイポーラ基本セルがＸ方
向に少なくとも１個並設されて構成される。半導体チッ
プ２０には、入出力用パッド及び入出力バッファを含む
周辺部２４、主に第１層目の配線領域であるチャネル部
２４１〜２４８が設けられる。

さらに、図示はしていないが、この半導体チップ２０上
に絶縁膜を介して基本セル内及び基本セル間を接続する
配線が設けられる。ここで、ＭＯＳアレイ２１及びバイ
ポーラアレイ２２．２３−ｔ。

２３−ｒ（斜線部）は全てＸ方向の第２層目配線チャネ
ルに使用できる。

第３図は第２図に於けるＭＯＳアレイ２１の構成例を示
したもので、ソース或いはドレインを直列接続した２連
のＰチャネルＭＯ８電界効果トランジスタ３１．３２と
ソース或いはドレインを直列接続した２連のＮチャネル
ＭＯ８電界効果トランジスタ３３．３４で構成されるＭ
Ｏ８基本セル３５をＸ方向に６個並設して成る。従って
、第３図の場合、一つのＭＯＳアレイ２１には１２個の
ＰチャネルＭＯＳ電界効果トランジスタと１２個のＮチ
ャネルＭ　ＯＳ　電界効果トランジスタとが形成される
ことになる。尚、ＭＯＳアレイ２１自体をＭＯ８基本セ
ルとみることも可能である。

第４図（ａ）、　（ｂ）は第２図に於いて、４個のバイ
ポーラトランジスタ及び抵抗性素子４個によって、バイ
ポーラアレイ２２を構成した例を示したものである。バ
イポーラアレイ２２自身をバイポーラ基本セルと見なす
こともできるし、バイポーラアレイ２２が２つのバイポ
ーラ基本セル４５．４６によって構成されると見なすこ
とも可能である。

バイポーラトランジスタ４０．４２と４１．４３の２組
を配置したのはバイポーラアレイ２２の左右に配置され
るＭＯＳアレイ２１のいずれからもバイポーラアレイ２
２を使用できるようにする為である。ここで、バイポー
ラトランジスタ４０゜４１にＮＰＮ形を用いた理由は、
ＰＮＰ形よシも高速にスイッチング動作できるからであ
り、原理的にはＰＮＰ形を用いても、また、ＰＮＰ形と
ＮＰＮ形とを混在させても良い。また、第４図（ａ）の
平面概略図に示す様にＮＰＮバイポーラトランジスタ４
０．４１ではコレクタ４００が共通となっているが、こ
れはいずれのトランジスタもコレクタが電源（Ｖｃｃ）
に接続される為、共通化してコンタクト数の削減とパタ
ーン形状の縮小化を図る。更に、ＮＰＮバイポーラトラ
ンジスタ４０゜４１それぞれのベース４０１，４１１！
：エミッタ４０２．４１２の間には抵抗４０３，４１３
が接続される。

また、ＮＰＮバイポーラトランジスタ４２゜（９） ４３はベース、エミッタ、コレクタの内、エミッタのみ
接地（ＯＮ＋））であるが、集積回路装置内でエミッタ
共通はできない為、それぞれ独立である。

それぞれ、コレクタ４２０，４３０、ベース４２１゜４
３１、エミッタ４２２，４３２、抵抗４２３゜４３３か
ら成り、抵抗４２３，４３３はそれぞれのベース・エミ
ッタ間に接続される。

次に、第５図を用いて上記したＭＯＳアレイ２１を構成
するＭＯ８基本セル３５及びバイポーラアレイ２２を構
成するバイポーラ基本セル４５を用いたＢ　ｉｃＭＯ８
（Ｂｉｐｏｌａｒ−０ＭＯ８）ゲートの構成例を示す。

第５図中の点線で示した部分を第１配線及び第２配線に
よって接続して、バイポーラトランジスタ４０．４１で
電流駆動力を向上し、負荷依存性を減少させた超高速の
Ｂ１ＣＭＯＳゲートが得られる。定常時にはバイポーラ
トランジスタ４０．４１のいずれか一方はオフしている
ので、ＭＯ８基本セル３５のＣＭＯ８構造と同様に、入
力信号が変化しない限り電力消費はない。従って、低消
費電力構造となる。本例はインバータの例で（１０） あるが、ＮＡＮＤやＮＯＲ等のゲートについてもＭＯＳ
アレイ２１の配線構成が変わるだけでバイポーラアレイ
を構成するバイポーラ基本セル４５の配線の構成は変わ
らない。

第６図には第３図、第４図、第５図で示したＭＯ８基本
セル３５、バイポーラアレイ２２の実際に半導体集積回
路装置内に実装される場合の平面パターンの一例を示し
たものである。ＭＯＳアレイ２１を構成する基本セル３
５は０ＭＯ８構造とし、バイポーラアレイ２２はバイポ
ーラトランジスタ４０．４１のコレクタ４００を共通と
して電源（Ｖｃｃ　）に接続され、バイポーラトランジ
スタ４２．４３のエミッタ４２２，４２３はそれぞれ接
地（ＧＮＤ）されている。また、４つのバイポーラトラ
ンジスタ４０，４１，４２．４３のベース・エミッタ間
に接続されている抵抗４０３゜４１３．４２３，４３３
それぞれは本実施例の場合、拡散層による抵抗としてい
る。抵抗については、本実施例以外にＭＯ８電界効果ト
ランジスタや多結晶シリコン等を用いても同様のパター
ン、（１１） 効果が得られる。勿論、バイポーラトランジスタ４０．
４１はコレクタ４００を共通としたがそれぞれ独立のコ
レクタとして構成することもできる。

第６図のパターンは電源（ＶＣＣ）、接地（ＧＮｎ）、
各配線を第１層だけの金属（例えば、Ａｔ）配線として
いるので縦方向には第２層目の金属配線が自由如通せる
ととも特徴である。尚、一つの基本セル列内のＶｃｃ　
、　ＧＮ＋１　　各配線を第１層の配線だけで共通に使
用することも可能である。、更に、バイポーラトランジ
スタ４０．４１，４２．４３のベース・エミッタ間の抵
抗を構造上、高くとることによって抵抗４０３，４１３
，４２３，４３３は省略できる。

第７図（ａ）〜（ｄ）はそれぞれ第２図に於ける基本セ
ル列２１１〜２１７の左右両側に配置されるバイポーラ
アレイ２３−／、、２３−ｒの構成を示したものである
。との場合、２３−ｔ、２３−ｒはバイポーラ基本セル
でもある。とれらのバイポーラアレイ２３−１，２３−
ｒは基本セル列２１１〜２１７の左右両端に付加される
為、それぞれ２個（１２） のＮＰＮバイポーラトランジスタ７０．７２及び７１．
７３は独立に構成される。第４図の如くコレクタ４００
の共通化はない。４個のＮＰＮバイポーラトランジスタ
７０，７１，７２．７３はそれぞれコレクタ７００，７
１０，７２０，７３０、ベース７０１，７１１，７２１
，７３１、エミッタ７０２，７１２，７２２，７３２か
ら成シ、とれらの各ベース・エミッタ間に抵抗７０３，
７１３゜７２３．７３３が接続される。

このように基本セル列２１１〜２１７の両端にバイポー
ラアレイまたはバイポーラ基本セルを配置するのは、１
つの基本セル列から他の基本セル列への出入口となり重
い負荷が付く可能性が高いからである。

以上の如く、ＭＯＳアレイ２１、バイポーラアレイ２２
．２３−１，２３−ｒを基本セル列２１１〜２１７に交
互に配置することによシ高速なりｆＣＭＯ８ゲートを容
易に構成できる。

また、３個のＭＯ８基本セル３５と１個のバイポーラ基
本セル４５または４６を１つの論理プロ（１３） ツクとして考えると第２図に示した論理ブロック２００
．２０１の２つの構成のいずれかと見ることができる。

第８図は第２図に於ける論理ブロック２００の構成を示
したもので、３つのＭＯ８基本セル（１２個のＭＯ８電
界効果トランジスタ、Ｎ＝１２）と１つのバイポーラ基
本セル（２つのバイポーラトランジスタ、Ｍ＝２）から
成る。第８図のパターン八と同図上のＸＹ線に線対称に
したパターンＢの２絹を右から左へと交互に配置するこ
とによって第２図のようなゲートアレイＬＳＩのマスク
構造を作るととができる。

従って、一つのＭＯＳアレイが偶数個のＭＯ８基本セル
によって構成され、一つのバイポーラアレイが偶数個の
バイポーラ基本セルによって構成されることが好ましい
。パターンＡとパターンＢとがＮＰＮバイポーラトラン
ジスタ８０．８１で接する部分では、第４図に示した如
＜ＮＰＮバイポーラトランジスタ８０とこれと対称なト
ランジスタとはコレクタ共通となる。

（１４） 以上、本発明の一実施例になるＢ１ＣＭＯＳゲートを容
易に構成し得るＭＯ８基本セルとバイポーラ基本セルの
配置方法を示したが、次に第９図により、ゲートアレイ
ＬＳＩに於ける一部分でのゲートの使用例を示す。第９
図（ａ）が概略平面図、第９図ら）が回路図を示す。ゲ
ートアレイＬＳＩでは配置・配線はＤ　Ａ　（１）ｅｓ
ｉｇｎ　Ａｕｔｏｍａｔｉｏｎ　）によって計算機処理
される為、配置・配線が行われ、各ゲートの負荷となる
配線長が算出され、ファン・アウト数との総合負荷がわ
かる。この結果と第１０図に示した通常のＣＭＯＳゲー
トとＢ１ＣＭＯＳゲートの容量性負荷〜遅延時間を示す
図から容量性負荷Ｃｃ以下であれば速度の速いＣＭＯ８
通常ゲートを、００以上であれば速度の速いＢ１ＣＭＯ
Ｓゲートを選択してブロック２２内のバイポーラトラン
ジスタを用いる。

また、あるゲートでファン・アウト数が多く、容量性負
荷がＣｃを越えるか、あるいは配線を含めＣｃを越える
確率の高いものに対しては、配置の段階でそのゲートを
バイポーラアレイ２２に隣（１５） 接する位置に置けばより効果的である。

再び第９図に戻る。本図ではＢｔｃＭｏｓゲートとして
インバータ６０．２人力ＮＡＮＤ６１．２人力Ｎ０Ｒ６
２が例として挙げられている。

（１）ＢｉＣＭＯＳインバータ６０ 通常のＣＭＯＳゲートのインバータ６３．６４に入力す
る信号ｍ、ｎは反転され出力ｃ、ｄを通常のＣＭＯＳゲ
ートで構成された７リツブ・フロップ６５に入力する。

フリップ・フロップ６５の一方の出力すがｐｉｃＭｏｓ
　　インバータ６０に入力しｌ−Ｈ力ａを得る。このよ
うに９荷の軽いインバータ６３，６４、フリップ・フロ
ップ６５を通常のＣＭＯＳゲートで、出力となるインバ
ータをＢ１ＣＭＯＳゲートで構成するととによシ最小の
遅延時間が得られる。第１０図に信号間の遅延時間例を
示す。信号ｍｉたはｎからａまでの遅延時間Ｔはｔ、ａ
ｌ　＋　ｔｐａ２＋　１．．３／である。通常のＣＭＯ
Ｓゲートだけで構成したものに比較して格段に高速かつ
僅かな面積増加（バイポーラトランジスタ部分）であ、
！１１、ＣＭＯＳゲートだけで構成したもの（１６） より高速かつ小さな面積で構成できる。

以上に示した高速化の効果は、低負荷では通常のＣＭＯ
Ｓゲートの方が早く、ある負荷を越えるとＢ１ＣＭＯＳ
ゲートの方が早いという理由のためである。すなわち、
通常のＣＭＯＳゲートでは負荷依存性が高く、８１０Ｍ
Ｏ８ゲートでは低いからである。

本実施例ではＮ＝２４　（Ｎ　：ＭＯ８アレイ２１を構
成するＭＯ８電界効果トランジスタの数）、Ｍ＝４（Ｍ
：バイポーラアレイ２２を構成するバイポーラトランジ
スタの数）すなわち、２人力ＮＡＮＤ換算で３ゲート当
り１つのバイポーラ駆動段が使用できる場合である。Ｎ
、Ｍの組合せは種々あシ得るが、例えばＮ＝４、Ｍ＝２
であれば１ゲー）　（２ＮＡＮＤ相当）当り１つのバイ
ポーラ駆動段が使用できることになる。

一般的にはＮ、Ｍは偶数であることが望ましい。

その理由は本実施例の如（０ＭＯ８から成るＭＯＳアレ
イでは最小のゲートであるインバータはＰＭＯ８，ＮＭ
Ｏ８の２個のＭＯ８電界効果トラ（１７） ンジスタを費し、ＮＡＮＤ、ＮＯＲ，フリップ・フロッ
プ等もＰＭＯ８，ＮＭＯ８の２個をペアとしてこの何倍
かで構成されるからである。また、バイポーラトランジ
スタも１つのゲート（クリップ・フロップも含む）当り
２個のＮＰＮバイポーラトランジスタを必要とするから
である。しかしながら、トランスファＭＯ８を用いる場
合、給電にバイポーラトランジスタを単体で用いる場合
等があるのでＮ、Ｍが偶数とは限定はされない。

更に、ＮとＭの関係は本実施例のインバータの如＜ＰＭ
Ｏ８，ＮＭＯ８２個のＭＯ８電界効果トランジスタに対
し、２個のＮＰＮバイポーラトランジスタが当てられる
が、実際にはインバータよ、）　Ｍｏｓ電界効果トラン
ジスタ数の多いＮＡＮＤゲートや負荷の軽いゲートも多
く存在するのでＮ５Ｍが好ましい。

更に、Ｎ、Ｍは１つの半導体集積回路装置内で異なって
もよい。すなわち、第１１図の如く、半導体チップ１１
０の右上部１１１でＭＯＳアレイ１１２のＮが大きく、
他のＭＯＳアレイ１１３で（１８） はＮが小さく配列されてもよい。右上部１１１でＲＡＭ
　（ＲｌａｎｄＯｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）
　、レジスタ群、シフトレジスタ等が密度高く構成でき
る。また、第１２図（ａ）の如く半導体チップ１２０の
中央程Ｎを大きく、外側程Ｎを小さくする構造、あるい
は第１２図（ｂ）に示す様がその反対の構造等も使用す
る目的やＣＡＤに応じて構成し得る。

また、Ｍの数も、Ｎと同様に変えても良い。

２３−１，２３−ｒに隣接するＭＯ８基本セル３５１を
構成するＭＯ８電界効果トランジスタをＰＭＯ８，ＮＭ
Ｏ８の１ベアを配置し、インバーにＰＭＯ８，ＮＭＯを
１ペア１３３，１３４゜１３５によって構成されるＭＯ
８基本セル３５１を配置した例である。他は２人力ＮＡ
ＮＤ／ＮＯＲ。

を構成し易いＰＭＯ８，ＮＭＯ８それぞれ２個ずつから
構成されるＭＯ８基本セル３５を配置して（１９） いる。この様に、ＭＯＳアレイ中のＭＯ８電界効果トラ
ンジスタの配置にはあらゆる変形例が存在する。

ＭＯＳアレイに関しては、更に他の変形例がある。第１
４図に示した如く、ＭＯ８電界効果トランジスタをＸ方
向に並べ（Ｎ個）、バイポーラトランジスタをＭ個付加
した構造も１つの変形例である。このような構成で、第
１４図に示すようにソース或いはドレインを直列接続し
た２連の２ＭＯ８電界効果トランジスタで構成したＭＯ
８基本セル１４３を複数個並設してＭＯＳアレイ１４０
を構成し、ソース或いはドレインを直列接続した２連の
ＮＭＯ８電界効果トランジスタで構成したＭＯ８基本セ
ル１４３を複数個並設してＭＯＳアレイ１４２を構成し
、それぞれＮＰＮバイポーラトランジスタ１４１，１４
３の組ヲベアとしてＸ方向に並べれば第２図〜第１３図
に示した実施例と等価に扱える。この場合、２ＭＯ８電
界効果トランジスタとＮＭＯ８電界効果トランジスタと
のゲートが接続されてはいない。また、第（２０） １５図に示す如く、このようなＭＯ８７レイ１４ｏ。

１４２とバイポーラアレイ１４１，１４３それぞれの組
１４４，１４５をＸ方向に交互に配置した基本セル列を
半導体チップ１５０のＸ方向に隙間なく並設すれば、全
面数つめのマスク構造を構成することができる。この場
合、ＭＯｓアレイ１４ｏ。

１４２及びバイポーラアレイ１４１，１４３の間の配線
及び電源、接地に第１層目の金属配線、ＭＯ８電界効果
トランジスタだけで構成した通常のＣＭＯＳゲートやＢ
１ＣＭＯＳゲートからの引出し及びＸ方向のチャネルに
第２層目の金属配線を費すことになるので、第３層目以
上の金属配線が存在するとよシ効果的である。

更に、第１５図の変形例の１つとして第１６図に示す半
導体チップ１５１の如く、２ＭＯｓアレイ１４０、ＮＭ
ＯＳアレイ１４２とＮＰＮバイポーラトランジスタ１４
１，１４３で構成したＣＭＯＳアレイ１６０とＮＰＮバ
イポーラトランジスタ群１６１をＸ方向に並べたものを
１つの論理ブロックとすると、Ｘ方向に並んだ論理ブロ
ン（２１） りのＮＰＮバイポーラトランジスタ群１６１の位置を上
下の論理ブロックのそれとずらすことによってＸ方向に
構成するＢ　ｉ　０ＭＯ８ゲート１６２だけでなく、Ｘ
方向に構成するＢｉＣ’ＭＯ８ゲート１６３も得られる
。

〔発明の効果〕

以上記述した如く本発明に依れば、高速、高集積かつ低
消費電力の半導体集積回路装置を得ることができる。

【図面の簡単な説明】

第１図は従来のゲートアレイＬＳＩにおけるパワー・ゲ
ートを示す図、第２図は本発明になるゲートアレイＬＳ
Ｉのマスク構造を示す図、第３図５図は本発明になるＢ
１ＣＭＯＳゲートの構成の一例を示す図、第６図は本発
明をゲートアレイＬＳＩに適用した場合のパターンの一
例を示す図、第７図は論理アレイの左右両端に配置され
るＮＰＮバイポーラトランジスタの構成を示す図、第８
図は（２２） ＭＯＳアレイとＮＰＮバイポーラトランジスタを組合せ
た単位ブロックを示す図、第９図は本発明をゲートアレ
イＬＳＩに適用した場合の接続図、第１０図は通常ゲー
トとＢ１ＣＭＯＳゲートの負荷依存性を示す図、第１１
図、第１２図はＭＯＳアレイの大きさがゲートアレイＬ
ＳＩ内で異なる場合を示す図、第１３図はＭＯＳアレイ
内のＭＯ８電界効果トランジスタの配置の一例を示す図
、第１４図はＭＯＳアレイとＮＰＮバイポーラトランジ
スタの他の組合せを示す図、第１５図、第１６図は全面
数つめのゲートアレイＬＳＩのマスク構造を示す図であ
る。 ２１・・・ＭＯＳアレイ、２２・・・バイポーラアレイ
、４０．４１，４２．４３・・・ＮＰＮバイポーラトラ
ンジスタ、４０３，４１３，４２３，４３３・・・抵（
２３） ％１図 （α） （芯ｊ 第２図 フハ 第羊図 （αｊ （句 Ｖｒど σ〜ρ ２ 隼ｑ図 蒲３図 男１０図 第１１図 １１ 第１２図 第１３図 第１５図

Claims (1)

1. 【特許請求の範囲】 １、一方の主面側に、少なくとも一つのトランジスタに
   よって構成される基本セルを一方向に多数個並設して基
   本セル列とし、該基本セル列を直角方向に複数個並設し
   てなる半導体チップと、該半導体チップ上に絶縁膜を介
   して積層され、上記基本セル内及び上記基本セル間を接
   続する配線とを具備するものに於いて、少なくとも一つ
   の基本セル列は、トランジスタがＭＯ８電界効果トラン
   ジスタであるＭＯ８基本セルと、トランジスタがバイポ
   ーラトランジスタであるバイポーラ基本セルとが混在し
   て構成されることを特徴とする半導体集積回路装置。 ２、特許請求の範囲第１項に於いて、上記ＭＯ８基本セ
   ルが複数卸並役してＭＯＳアレイを構成し、上記バイポ
   ーラ基本セルが少なくとも一個並設してバイポーラアレ
   イを構成してお杉、上目−少なくとも一つの基本セル列
   は、上記ＭＯＳアレイと上記バイポーラアレイとが混在
   して構成されることを特徴とする半導体集積回路装置。 ３、特許請求の範囲第１項または第２項に於いて、上記
   基本セル列の両端の基本セルはバイポーラ基本セルであ
   るととを特徴とする半導体集積回路装置。 ４、特許請求の範囲第２項に於いて、一つのＭＯＳアレ
   イは偶数個のＭＯ８基本セルによって構成され、一つの
   バイポーラアレイは偶数個のバイポーラ基本セルによっ
   て構成されることを特徴とする半導体集積回路装置。 ５、特許請求の範囲第２項に於いて、一つ１７）ＭＯＳ
   アレイは偶数個のＭＯ８電界効果トランジスタによって
   構成されることを特徴とする半導体集積回路装置。 ６、特許請求の範囲第２項に於いて、一つのバイポーラ
   アレイは偶数個のバイポーラトランジスタによって構成
   されるととを特徴とする半導体集積回路装置。 ７、特許請求の範囲第２項に於いて、一つのＭＯ８アレ
   イはＮ個のＭＯ８電界効果トランジスタによって構成さ
   れ、該ＭＯＳアレイに隣接するバイポーラアレイはＭ個
   のバイポーラトランジスタによって構成され、Ｎ≧Ｍを
   満足することを特徴とする半導体集積回路装置。 ８、特許請求の範囲第１項または第２項に於いて、隣接
   するバイポーラ基本セルを構成するバイポーラトランジ
   スタのうち少なくとも２つのバイポーラトランジスタの
   コレクタが共通に形成されるととを特徴とする半導体集
   積回路装置。 ９、特許請求の範囲第１項または第２項に於いて、上記
   ＭＯ８基本セルは、ソース或いはドレインを直列接続し
   た２連のＰチャネル形ＭＯ８電界効果トランジスタと、
   ソース或いはドレインを直列接続した２連のＮチャネル
   形ＭＯ８電界効果トランジスタとを相対配置して構成す
   るととを特徴とする半導体集積回路装置。