JPH04124872A

JPH04124872A - 半導体集積回路装置

Info

Publication number: JPH04124872A
Application number: JP24373690A
Authority: JP
Inventors: Yoji Nishio; 洋二西尾; Noriaki Oka; 岡　則昭; Masahiro Ueno; 雅弘上野; Shinji Katono; 上遠野　臣司
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1990-09-17
Filing date: 1990-09-17
Publication date: 1992-04-24

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、半導体集積回路装置に係り、特に、ＣＭＯＳ
トランジスタ及びバイポーラトランジスタからなるゲー
トアレイＬＳＩによる高速で低消費電力の半導体集積回
路装置に関する。

［従来の技術］バイポーラＣＭＯＳ複合のＢｉＣＭＯＳゲートアレイＬ
ＳＩに関する従来技術として、例えば、ｒＰｒｏｃｅｅ
ｄｉｎｇｓ　ｏｆ　ＩＥＥＥ　１９８９　ＣＵＳＴＯＭ
　ＩＮＴＥＧＲＡＴＥＤＣＩＲＣＵＩＴＳ　Ｃ０ＮＦＥ
ＲＥＮＣＥ　ｐｐ、８．７．１−８．７．４　Ｍａｙ　
１９８９゜等に記載された技術が知られている。

第１３図は前記従来技術によるゲートアレイＬＳＩの入
出力回路、ポンディングパッドを含む周辺領域を除いた
内部コア領域を示す図である。

第１３図において、内部コア領域５０には、ＢｉＣＭＯ
Ｓ論理ゲートを構成できるＢｉＣＭＯＳ基本セル５１が
全面に敷き詰められている。そして、丸印５２は、論理
ゲートの入出力端子位置を示しているが、この人呂力端
子位置は、大体、基本セルのＸ方向における中心付近に
位置している。

なお、第１３図には、煩雑さを避けるために、１行分の
入出力端子位置が示されているのみで、他は省略されて
いる。

この従来技術によるＢ　ｉ　ＣＭＯＳゲートアレイＬＳ
Ｉは、通常はメタルの１層目で論理ゲートを構成し、Ｘ
方向に走るメタルの３層目とＸ方向に走るメタルの２層
目とで論理ゲート間を結線して構成される。

バイポーラＣＭＯＳ複合のＢ　ｉ　ＣＭＯＳゲートアレ
イの他の従来技術として、特開平１−２１１９４５号公
報に記載された技術が知られている。

第１４図は前記従来技術の構成を示す平面図であり、以
下、この従来技術について説明する。

第１４図の従来技術は、基本セル１５０の構成を示して
おり、基本セル１５０は、複数個のＭＯＳトランジスタ
　（ＰＭ０Ｓ１５３，１５５、ＮＭ○５１５４．１５６
）に対して、１個のバイポーラトランジスタ１５２と、
少なくとも１個の抵抗素子１５１とを備えて構成されて
いる。

この基本セル１５０は、同一半導体基板上に敷き詰めて
配置され、ＢｉＣＭＯＳゲートアレイが構成される。Ｂ
ｉＣＭＯＳ論理ゲートを構成する場合、ある基本セルが
持つ１つのバイポーラトランジスタ１５２及び抵抗１５
１と、その基本セルに隣接する基本セルのバイポーラト
ランジスタ１５２及び抵抗１５１とを用いて、後述する
第１０図に示すようなりｉＣＭＯＳ論理ゲートを構成す
ることができる。そして、構成されたＢｉＣＭ○Ｓ論理
ゲートの両脇のＣＭＯＳトランジスタ１５３．１５４．
１５５、］Ｂ５上は、配線領域として扱われる。

第１５図は従来技術によるＣＭＯＳゲートアレイＬＳＩ
の他の例を示す図である。

第１５図に示すゲートアレイは、入出力回路、ポンディ
ングパッド等を含む周辺領域を除いた内部コア領域のみ
の構成である。

第１５図において、内部コア領域６０には、０Ｍ０Ｓ論
理ゲートを構成できるＣＭＯＳ基本セル６１が全面に敷
き詰められている。丸印６２は、論理ゲートの入出力端
子位置を示しているが、入出力端子は、大体、基本セル
のＸ方向での中心付近に位置している。なお、第１５図
には、煩雑さを避けるために、１行分の入出力端子位置
が示されているのみで、他は省略されている。

その１行の中で丸印６２を施していない基本セルの列６
３は、未使用である。そして、図示従来技術は、通常、
メタルの１層目で論理ゲートを構成し、Ｘ方向に走るメ
タルの３層目とＸ方向に走るメタルの２層目とで論理ゲ
ート間が結線されて使用される。

しかし、敷き詰めである全ての基本セルを使用すると配
線チャネルが不足するため、第１５図の従来技術では、
基本セル列６３上には論理ゲート構成せずに、その上を
Ｘ方向に走るメタルの１層目の配線領域として利用して
いる。従って、二の従来技術は、基本セルの使用率が５
０％程度であるが、この程度の基本セルの使用率は一般
的な値である。

［発明が解決しようとする課題］第１３図に示したような、ＢｉＣＭＯＳ敷き詰め型ゲー
トアレイは、基本セル５１のＸ方向の大きさが、第１５
図に示したＣＭＯＳ基本セル６１の約２倍あるので、敷
き詰めであるＢｉＣＭＯＳ基本セル５１の大部分を論理
ゲートとして使用する場合、Ｘ方向のチャネルとしてメ
タルの３層目を使用するだけでほとんど充分な場合が多
い。従って、第１３図に示す従来技術は、基本セルの使
用率を、８０ないし９ｏ％と高い値にすることができる
。

しかし、この従来技術は、フリップフロップ等の複雑な
論理ゲートを構成する場合、配線領域に出る出力部のみ
にＢ　ｉ　ＣＭＯＳゲートを使用するために、未使用の
バイポーラトランジスタが存在する。この場合、ＬＳ丁
チップ全体でみれば、バイポーラトランジスタの使用率
は、約５０％であることが経験上わかっている。そして
、バイポーラトランジスタが存在するために、基本セル
５１が大きくなり、それによって、充分な配線チャネル
が確保できているので、未使用のバイポーラトランジス
タがあっても一概に無駄とは言えない。

しかし、ＲＡＭ等のマクロセルを構成する場合は、はと
んどＣＭＯＳ素子を用いるので、敷き詰めである全ての
基本セルがＢｉＣＭＯＳ基本セルであることは、ＲＡＭ
マクロの占有面積の増大を招き、効率的ではない。また
、一般に、たくさんの論理ゲートが構成でき、かつ、敷
き詰めである素子の使用率は高い方が望ましいというこ
とを考えれば、この従来技術は、無駄の多いものである
。

また、第１４図に示すような基本セル１５０を持つＢｉ
ＣＭＯＳ敷き詰め型ゲートアレイは、前述の従来技術に
対して、ＣＭＯＳの割合を増やしているので、メモリ等
の回路を搭載する場合には、効率的である。しかし、こ
の従来技術は、ランダム論理を構成する場合、構成され
たＢｉＣＭＯＳ論理ゲートの両脇のＣＭＯＳトランジス
タ１５３、１５４．１５５．１５６上は配線領域として
扱われるので、敷き詰めである素子の使用率が低下する
という問題点を有している。

本発明の目的は、前述した従来技術の問題点を解決し、
敷き詰めである素子の使用率が高く、多数の論理ゲート
を構成することのできる敷き詰め型ＢｉＣＭＯＳゲート
アレイによる半導体集積回路装置を提供することにある
。

本発明の他の目的は、ＲＡＭ等のマクロセルを効率良く
構成することのできる敷き詰め型ＢｉＣＭＯＳゲートア
レイによる半導体集積回路を提供することにある。

本発明の他の目的は、ＣＭＯＳゲートとＢｉＣＭＯＳゲ
ートを使い分け、高速で低消費電力、かつ、大規模なり
ｉＣＭＯＳゲートアレイによる半導体集積回路装置を提
供することにある。

本発明のさらに他の目的は、本発明によるゲートアレイ
ＬＳＩを用いて、高速のプロセッサ等のデータ処理装置
を提供することにある。

〔課題を解決するための手段］本発明によれば前記目的は、ＢｉＣＭＯＳ基本セルとＣ
ＭＯＳ基本セルの２つの基本セルを準備して、ＢｉＣＭ
ＯＳ基本セル列の間に、ＣＭＯＳ基本セル列を１列ない
し３列挿入するようなマスタチップ構成とすることによ
り達成される。前記目的は、また、Ｘ方向のチャネルを
確保するために、望ましくは、ＢｉＣＭＯＳ基本セルの
入出力端子を、Ｙ軸方向での中心付近に配置し、ＣＭＯ
Ｓ基本セルの入出力端子を、Ｙ軸方向での上側、中心付
近、あるいは、下側に配置することにより達成される。

さらにまた、前記目的は、基本セル行の間に、ＣＭＯＳ
基本セル行を１行ないし３行挿入するようなマスタチッ
プ構成とすることにより達成される。

前記本発明の他の目的は、ＢｉＣＭＯＳ基本セルとＣＭ
ＯＳ基本セルとの２つの基本セルを準備して、ＢｉＣＭ
ＯＳ基本セル数］に対して、ＣＭＯＳ基本セル数を１以
上敷き詰めたマスタチップ構成とすることにより達成さ
れる。

前記本発明の他の目的は、負荷の軽い所ではＣＭＯＳゲ
ートを用い、負荷の重い所ではＢｉＣＭ○Ｓゲートを用
いるようにすることにより達成される。

前記本発明のさらに他の目的は、大規模な本発明による
Ｂ　ｉ　ＣＭＯＳゲートアレイＬＳＩを用いて、高速の
プロセッサ等のデータ処理装置を構成することにより達
成される。

［作　用コ本発明は、Ｂ　ｉ　ＣＭＯＳ基本セルとＣＭＯＳ基本セ
ルとの２つの基本セルを準備し、Ｂ　ｉ　ＣＭ○Ｓ基本
セル列の間に、ＣＭＯＳ基本セル列を１列ないし３列挿
入するようなマスタチップ構成としているので、ＣＭＯ
Ｓトランジスタの比率を高めることができ、ＣＭＯＳ素
子が主体となるＲＡＭマクロ等を効率良く構成すること
ができる。

また、ＢｉＣＭＯＳ基本セルの入出力端子は、Ｙ軸方向
の中心付近に配置され、ＢｉＣＭＯ６基本セル列間に挿
入したＣＭＯＳ基本セルの入出力端子は、Ｙ軸方向の上
側、中心付近、あるいは、下側に配置されるので、Ｘ方
向のチャネルを確保することができ、敷き詰め素子の使
用効率を高めることが可能となる。

また、ＣＭＯＳ論理ゲートは、負荷の軽い所では、高速
で低消費電力であり、Ｂ　ｉ　ＣＭＯＳ論理ゲートは、
負荷の重い所でも、高速で低消費電力であるので、負荷
容量によって、ＣＭＯＳ論理ゲートとＢ　ｉ　ＣＭＯＳ
論理ゲートとを使い分けることによって、より高速で低
消費電力の大規模のゲートアレイＬＳＩを得ることがで
きる。

従って、このゲートアレイＬＳＩをデータ処理装置に適
用すると、ＬＳＩが大規模であるがゆえに、システムを
構成するゲートアレイＬＳＩチップ数を減らす事が可能
となり、ＬＳＩの入出力インタフェース回路における遅
延時間を低減することができるので、高性能なプロセッ
サ等のＬＳＩシステムを実現することができる。

［実施例］以下、本発明による半導体集積回路装置の実施例を図面
により詳細に説明する。

第１図は本発明の第１の実施例によるＢ　ｉ　ＣＭＯＳ
ゲートアレイＬＳＩのマスタチップ構成を示す図、第２
図はＢｉＣＭＯＳ基本セルの構成を示す図、第３図はＢ
ｉＣＭＯＳ基本セルの断面図、第４図はＢ　ｉ　ＣＭＯ
Ｓ基本セルにより構成することができるＢ　ｉ　ＣＭＯ
Ｓ論理回路図、第５図はＣＭＯＳ基本セルの構成を示す
図である。第１図〜第５図において、１０は内部コア領
域、１１はＢｉＣＭＯＳ基本セル、１２はＣＭＯＳ基本
セル、１３　ハＢ　ｉ　ＣＭＯＳ基本セル列、１４４ｉ
ＣＭＯＳ基本セル列、２１．４０はＰＭ０Ｓ，２２，２
３，４１はＮＭ０Ｓ，２４，２５はバイポーラトランジ
スタ、２６．２７は抵抗である。

第１図は、バイポーラＣＭＯＳ複合のＢ　ｉ　ＣＭＯＳ
ゲートアレイＬＳＩのチップを、入出力回路、ポンディ
ングパッドを含む周辺領域を除いた内部コア領域につい
て示している。

第１図において、内部コア領域１０は、ＣＭＯ８論理ゲ
ートはもちろん、ＢｉＣＭＯＳ論理ゲートを構成できる
ＢｉＣＭＯＳ基本セル１１と、ＣＭＯＳ基本セル１２と
が全面に敷き詰められて構成されている。敷き詰めは、
ＢｉＣＭＯＳ基本セル列１３の間に、ＣＭＯＳ基本セル
列１４を２列、挿入して行われている。

丸印１５は、ＢｉＣＭＯＳ論理ゲートの入出力端子位置
を示しているが、この位置は、大体、ＢｉｃＭＯｓ基本
セルのＸ方向の中心付近の位置である。丸印１６は、０
Ｍ０Ｓ論理ゲートの入出力端子位置を示しているが、こ
の位置は、ＣＭＯＳ基本セルのＸ方向で下側の位置であ
る。丸印１７は、同じく、０Ｍ０Ｓ論理ゲートの入出力
端子位置を示しているが、その位置は、ＣＭＯＳ基本セ
ルのＸ方向の上側の位置である。

なお、図面の煩雑さを避けるために、第１図には、１行
分の入出力端子位置が示されているのみで、他は省略さ
れている。その１行の中で、丸印を施していないＣＭＯ
Ｓ基本セルの列には、入出力端子が設けられていない。

そして、本発明の第１の実施例は、主に、メタルの１層
目で論理ゲートを構成し、主に、Ｘ方向に走るメタルの
３層目とＸ方向に走るメタルの２層目とで論理ゲート間
が結線されて構成される。

ここで、第１図に示す本発明の第１の実施例と、ＢｉＣ
ＭＯＳ基本セルだけが敷き詰められた第１３図に示す従
来技術とを比較すると分かるように、この実施例は、入
出力端子１５と１６、あるいは、１５と１７との間の距
離が、第１３図の入出力端子５２間の距離以上になるよ
うに、ＣＭＯＳ基本セルの入出力端子位置を上側にした
り、下側にしたりして構成されている。

従って、第１３図により説明したように、Ｘ方向のチャ
ネルは、メタルの３層目だけで十分である。このため、
第１図に示す実施例は、敷き詰めである基本セルのうち
で入出力端子が設けられている基本セルの全てを使用す
ることができる。また、この実施例は、０Ｍ０Ｓ論理ゲ
ートでスピード的に充分な部分の０Ｍ０Ｓ論理ゲートを
、ＣＭＯ８基本セルで構成することができるので、未使
用のバイポーラトランジスタの数を減らすことができる
。

また、入出力端子を設けていないＣＭＯＳ基本セルは、
その上下にあるＣＭＯＳ基本セル、あるいは、ＢｉＣＭ
ＯＳ基本セルと組合せる二とにより、フリップフロップ
等の複雑な論理ゲートの構成に用いることができる。

従って、本発明の第１の実施例は、敷き詰めである基本
セルのほとんどを論理ゲートとして使用することができ
る。

第２図は、第１図のＢｉＣＭＯＳ基本セル１１のレイア
ウトパターンを示したものである。

このＢｉＣＭＯＳ基本セル１１は、駆動用ＰＭ０Ｓ２１
、駆動用ＮＭｏ　Ｓ　２２、引キ抜キ用ＮＭ０Ｓ２３を
備え、それらの上下に、バイポーラトランジスタ２４．
２５と抵抗２６．２７とが配置されて構成されている。

入出力端子は、駆動用ＰＭ０Ｓ２１と駆動用ＮＭ０Ｓ２
２との間に設ければよい。

バイポーラトランジスタ２４．２５は、基板とアイソレ
ーションされた縦型のバイポーラトランジスタとして構
成すると高速化に効果がある。また、ＰＭ０Ｓ２１のＮ
型ウェルとパイボーラトランジスタ２４のＮ型ウェルと
は、ラッチアップ防止のために、分離しておくほうがよ
い。また、抵抗２４．２５は、拡散層あるいはポリシリ
コンを用いて形成することができる。

なお、第２図には、Ｍｏ３として４連のものを示してい
るが、Ｍｏ８は、２連、３連等、回連で構成してもよい
。

第３図は、第２図の基本セルを半導体基板に実装した場
合の断面構造図を示している。

ＢｉＣＭＯＳ基本セルは、Ｐ型基板のＮウェル１４０内
にＮＰＮ２４とＰ型拡散抵抗２６とが形成され、Ｎウェ
ル１４１内にＰＭＯＳ２１と、Ｎウェル１４１のＶｃｃ
電位固定用のＮ型領域１４２が形成され、また、Ｐ型基
板上には、ＮＭＯＳ２２．２３と、Ｐ型基板のＧＮＤ電
位固定用のＰ型領域１４３が形成され、さらに、Ｎウェ
ル１４４内に、ＮＰＮ２５とＰ型拡散抵抗２７が形成さ
れて構成されている。

前記抵抗２６．２７は、ポリシリコン抵抗でもよく、ま
た、各Ｎウェルの下にはＮ型埋込層が設けられている。

第４図は、第２図の基本セルを用いて構成されるＢｉＣ
ＭＯＳ論理ゲートの例であり、２人力ＮＡＮＤゲートを
示す。

この回路は、入力３０．３１の信号に対して論理動作を
行い、その結果を出力３２とするものであり、その詳細
な動作については、例えば、特開昭５９−１１０３４号
公報等を参照されたい。

第５図は、第１図のＣＭＯＳ基本セル１２のレイアウト
パターンを示したものである。

ＣＭＯＳ基本セル１２は、ＰＭＯＳ　４０　トＮＭ○Ｓ
４１から構成されている。入出力端子は、セルの上側あ
るいは下側に設ければよい。第５図には、Ｍｏ３として
４連のものを示しているが、Ｍｏ８は、２連、３連等、
回連であってもよい。

第１図〜第５図により説明した本発明の第１の実施例に
よれば、ＢｉＣＭＯＳ基本セルとＣＭＯＳ基本セルの２
つの基本セルを準備して、ＢｉＣＭＯＳ基本セル列の間
に、ＣＭＯＳ基本セル列を２列挿入するようなマスタチ
ップ構成とし、バイポーラトランジスタに対するＣＭＯ
Ｓトランジスタの比率を高めたので、０Ｍ０Ｓ素子が主
体となるＲＡＭマクロ等を効率良く構成することができ
る。

また、ＢｉＣＭＯＳ基本セルの入出力端子は、Ｙ軸方向
の中心付近に位置させ、ＢｉＣＭＯＳ基本セル列間に挿
入したＣＭＯＳ基本セルの入出力端子は、Ｙ軸方向の上
側、あるいは、下側に任意に位置させることができるの
で、Ｘ方向のチャネルを確保することができ、敷き詰め
セルの使用効率を向上させることが可能となる。

また、０Ｍ０Ｓ論理ゲートは、ＣＭＯＳ基本セルを用い
て構成すればよいので、バイポーラトランジスタの使用
効率を高めることができる。

さらに、０Ｍ０Ｓ論理ゲートは、負荷の軽い所では、高
速で低消費電力であり、Ｂ　ｉ　ＣＭＯＳ論理ゲートは
、負荷の重い所でも、高速で低消費電力であるので、負
荷容量によって、０Ｍ０Ｓ論理ゲートとＢｉＣＭＯＳ論
理ゲートとを使い分けることができ、より高速で低消費
電力、かつ、大規模なゲートアレイＵＳＩを得ることが
できる。

なお、前述の本発明の第１の実施例は、ＢｉＣＭＯＳ基
本セルとして、第４図に示すようなりｉＣＭＯＳ論理ゲ
ートが構成できるものとしたが、本発明は、トーテムポ
ール接続の下側のバイポーラトランジスタをＮＭｏ３に
換えたＢｉＣＭＯＳ論理ゲートが構成できるもの、ＰＮ
Ｐバイポーラトランジスタを含むＢｉＣＭＯＳ論理ゲー
トが構成できるもの等に対しても適用することができる
。

このことは、以下に説明する実施例においても同様であ
る。

第６図は本発明の第２の実施例によるＢ１ＣＭｏ５ゲー
トアレイＬＳＩのマスタチップ構成図である。第６図に
おいて、７０は内部コア領域、７１はＢｉＣＭＯＳ基本
セル、７２はＣＭＯＳ基本セル、７３はＢｉＣＭＯＳ基
本セル列、７４はＣＭＯＳ基本セル列である。

第６図には、入出力回路、ポンディングパッド等を含む
周辺領域を除いた内部コア領域のみが示されている。

第６図に示す本発明の第２の実施例において、内部コア
領域７ｏには、ＣＭＯＳ論理ゲートはもちろん、ＢｉＣ
ＭＯＳ論理ゲートを構成することのできるＢｉＣＭＯＳ
基本セルフ１と、ＣＭＯＳ基本セルフ２とが全面に敷き
詰められている。敷き詰めは、ＢｉＣＭＯＳ基本セル列
７３の間に、ＣＭＯＳ基本セル列７４を３列挿入するよ
うにして行われている。

丸印７５は、ＢｉＣＭＯＳ論理ゲートの入出力端子位置
を示しているが、この位置は、大体、ＢｉＣＭＯＳ基本
セルフ１のＸ方向の中心付近である。丸印７６は、０Ｍ
０Ｓ論理ゲートの入出力端子位置を示しているが、この
位置は、ＣＭＯＳ基本セルのＸ方向の下側である。丸印
７７は、同じく、０Ｍ０Ｓ論理ゲートの入出力端子位置
を示しているが、この位置は、ＣＭＯＳ基本セルのＸ方
向の上側である。

なお、図の煩雑さを避けるために、第６図には、１行分
の入出力端子位置が示されているのみで、他は省略され
ている。その１行の中で、丸印が施されていないＣＭＯ
Ｓ基本セルの列には、入出力端子を設けていない。

第６図に示す本発明の第２の実施例は、主に、メタルの
１層目で論理ゲートを構成し、主に、Ｘ方向に走るメタ
ルの３層目とＸ方向に走るメタルの２層目とにより論理
ゲート間の結線が行われて構成される。

このようなりｉＣＭＯＳゲートアレイＬＳＩは、Ｂ　ｉ
　Ｍ　ＯＳ基本セルだけが敷き詰められた第１３図に示
した従来技術と比較して分かるように、入出力端子７５
と７６、あるいは７５と７７との間の距離を、第１３図
の入出力端子５２間の距離以上となるように、ＣＭＯＳ
基本セルの入出力端子位置を上側、あるいは、下側に任
意に配置することができる。

従って、第１３図従来技術で説明したように、その部分
のＸ方向のチャネルは、メタルの３層目だけで充分であ
る。しかし、入出力端子７６と７７との間の距離は、第
１３図の入出力端子５２間の距離以下であるので、Ｘ方
向のチャネルとして、メタルの３層目だけでは足りない
場合、メタルの１層目もＸ方向のチャネルとして用いる
ようにすることができる。

これにより、本発明の第２の実施例は、敷き詰めである
基本セルのうちで、入出力端子が設けられている基本セ
ルの全てを使用することができる。

また、ＣＭＯＳ論理ゲートでスピード的に充分な個所の
０Ｍ０Ｓ論理ゲートは、ＣＭＯ６基本セルで構成するこ
とができるので、未使用バイポーラトランジスタを減ら
すことができる。

なお、入出力端子が設けられていないＣＭＯＳ基本セル
は、その上下にあるＣＭＯＳ基本セルとにより、フリッ
プフロップ等の複雑な論理ゲートを構成するために用い
ることも可能である。

Ｂ　ｉ　ＣＭＯＳ基本セルフ１のレイアウトパターンは
、第２図に示すものと同様でよく、また、ＣＭＯＳ基本
セルフ２のレイアウトパターンは、第５図に示すものと
同様でよい。

前述した本発明の第２の実施例によれば、ＢｉＣＭＯＳ
基本セルとＣＭＯＳ基本セルの２つの基本セルを準備し
、ＢｉＣＭＯＳ基本セル列の間に、ＣＭＯＳ基本セル列
を３列挿入するようなマスタチップ構成とし、バイポー
ラトランジスタに対して、ＣＭＯＳトランジスタの比率
を、本発明の第１の実施例よりさらに高くしているので
、ＣＭＯ８素子が主体となるＲＡＭマクロ等を、さらに
効率良く構成することができる。

また、ＢｉＣＭＯＳ基本セルの入出力端子は、Ｙ軸方向
の中心付近に配置され、ＢｉＣＭＯＳ基本セル列間に挿
入したＣＭＯＳ基本セルの入出力端子は、Ｙ軸方向の上
側、あるいは、下側に任意に配置することができるので
、Ｘ方向のチャネルを確保することができ、敷き詰めセ
ルの使用効率を高くすることができる。また、０Ｍ０Ｓ
論理ゲートは、ＣＭＯＳ基本セルを用いて構成すればよ
いので、バイポーラトランジスタの使用効率を高くする
ことができる。

更に、０Ｍ０Ｓ論理ゲートは、負荷の軽い個所で、高速
で低消費電力であり、Ｂ　ｉ　ＣＭＯＳ論理ゲートは、
負荷の重い所でも、高速で低消費電力であるので、負荷
容量によって、ＣＭＯＳ論理ゲートとＢｉＣＭＯＳ論理
ゲートを使いわけることにより、より高速で低消費電力
、かつ、大規模なゲートアレイＬＳＩを得ることができ
る。

第７図は本発明の第３の実施例によるＢｉＣＭＯＳゲー
トアレイＬＳＩのマスタチップ構成図である。第７図に
おいて、８０は内部コア領域、８１はＢｉＣＭＯＳ基本
セル、８２はＣＭＯＳ基本セル、８３はＢ　ｉ　ＣＭＯ
Ｓ基本セル列、８４はＣＭＯＳ基本セル列である。、第７図には、入出力回路、ポンディングパッド等を含む
周辺領域を除いた内部コア領域のみが示されている。

第７図に示す本発明の第３の実施例において、内部コア
領域８０には、ＣＭＯＳ論理ゲートはもちろん、ＢｉＣ
ＭＯＳ論理ゲートを構成することのできるＢｉＣＭＯＳ
基本セル８１と、ＣＭＯＳ基本セル８２とが全面に敷き
詰められている。敷き詰めは、Ｂ　ｉ　ＣＭＯＳ基本セ
ル列８３の間に、ＣＭＯＳ基本セル列８４を交互に敷き
詰めて行われている。

丸印８５は、ＢｉＣＭＯＳ論理ゲートの入出力端子位置
を示しているが、この位置は、大体、ＢｉＣＭＯＳ基本
セル８１のＹ方向の中心付近である。丸印８６は、０Ｍ
０Ｓ論理ゲートの入出力端子位置を示しているが、この
位置は、ＣＭＯＳ基本セルのＹ方向の中心付近である。

なお、図の煩雑さを避けるために、第７図には、１行分
の入出力端子位置が示されているのみで、他は省略され
ている。

第７図に示す本発明の第３の実施例は、主に、メタルの
１層目で論理ゲートを構成し、主に、Ｘ方向に走るメタ
ルの３層目とＹ方向に走るメタルの２層目とにより論理
ゲート間の結線が行われて構成される。

このようなりｉＣＭＯＳゲートアレイＬＳＩは、ＢｉＭ
０Ｓ基本セルだけが敷き詰められた第１３図に示した従
来技術と比較して分かるように、入出力端子８５と８６
との間の距離は、第１３図の入出力端子５２間の距離以
下となる。そして、メタルの３層目の配線ピッチが微細
化された場合、Ｘ方向のチャネルは、メタルの３層目だ
けで充分である。

このため、前述した本発明の第３の実施例は、敷き詰め
である基本セルの全てを使用することができる。また、
０ＭＯ８論理ゲートでスピード的に充分な個所の０Ｍ０
Ｓ論理ゲートは、ＣＭＯＳ基本セルで構成すればよいの
で、未使用バイポーラトランジスタを減らすことができ
る。

ＢｉＣＭＯＳ基本セル８１のレイアウトパターンは、第
２図に示したものと同様でよく、また、ＣＭＯ８基本セ
ル８２のレイアウトパターンは、第５図に示すものと同
様でよい。

本発明の第３の実施例によれば、ＢｉＣＭＯＳ基本セル
とＣＭＯＳ基本セルとの２つの基本セルを準備して、Ｂ
ｉＣＭＯＳ基本セル列の間に、ＣＭＯＳ基本セル列を１
列挿入するようなマスタチップ構成とし、ＣＭＯＳトラ
ンジスタの比率を高めたので、ＣＭＯＳ素子が主体とな
るＲＡＭマクロ等を効率良く構成することができる。

また、ＢｉＣＭＯＳ基本セルおよびＣＭＯＳ基本セルの
入出力端子は、Ｙ軸方向の中心付近に配置されており、
メタル３層目の配線ピッチを微細化することにより、Ｘ
方向のチャネルを確保するようにしたので、敷き詰めセ
ルの使用効率を高くすることが可能となる。

また、０Ｍ０Ｓ論理ゲートは、ＣＭＯＳ基本セルを用い
て構成すればよいので、バイポーラトランジスタの使用
効率の向上を図ることができる。

さらに、０Ｍ０Ｓ論理ゲートは、負荷の軽い個所で、高
速で低消費電力であり、ＢｉＣＭＯＳ論理ゲートは、負
荷の重い所でも、高速で低消費電力であるので、負荷容
量によって、ＣＭＯＳ論理ゲートとＢｉＣＭＯＳ論理ゲ
ートとを使い分けるようにすることにより、より高速で
低消費電力、かつ、大規模なゲートアレイＬＳＩを得る
ことができる。

なお、前述した本発明の実施例は、Ｂ　ｉ　ＣＭＯ８基
本セル１列に対して、ＣＭＯＳ基本セルを１列から３列
まで設けたとして説明しが、本発明は、ＣＭＯＳ基本セ
ルの比率を、さらに増加させるようにすることもできる
。また、本発明は、ＣＭＯＳ基本セルの比率をチップの
場所によって様々に変えることも可能であり、さらに、
チップの上下端をＣＭＯＳ基本セルとすることも可能で
ある。

第８図は本発明の第４の実施例によるＢ　ｊ　ＣＭ○Ｓ
ゲートアレイＬＳＩのマスタチップ構成図、第９図はＢ
ｉＣＭＯＳ基本セルの構成を示す図、第１０図はＢｉＣ
ＭＯＳ基本セルで構成されるＢｉＣＭＯＳ論理ゲートの
例を示す回路図である。

第８図〜第１０図において、９０は内部コア領域、９１
はＢｉＣＭＯＳ基本セル、９２はＣＭＯＳ基本セル、９
３はＢｉＣＭＯＳ基本セル行、９４はＣＭＯＳ基本セル
行、１００はＰＭ０Ｓ，１０１はＮＭＯＳ、１０２．１
０３はバイポーラトランジスタ、１０４．１０５は抵抗
である。

第８図には、入出力回路、ポンディングパッド等を含む
周辺領域を除いた内部コア領域のみが示されている。

第８図に示す本発明の第４の実施例において、内部コア
領域９０には、ＣＭＯＳ論理ゲートはもちろん、ＢｉＣ
ＭＯＳ論理ゲートを構成することのできるＢｉＣＭＯＳ
基本セル９１と、ＣＭＯＳ基本セル９２とが全面に敷き
詰められている。敷き詰めは、ＢｉＣＭＯＳ基本セル行
９３と、ＣＭＯ８基本セル行９４とを交互に敷き詰めて
行われている。

丸印９５は、ＢｉＣＭＯＳ論理ゲートの入出力端子位置
を示しているが、この位置は、大体、ＢｉＣＭＯＳ基本
セル９１のＹ方向の中心付近である。丸印９６は、ＣＭ
ＯＳ論理ゲートの入出力端子位置を示しているが、この
位置は、ＣＭＯＳ基本セル９２のＹ方向の中心付近であ
る。

なお、図の煩雑さを避けるために、第８図には、２行分
の入出力端子位置が示されているのみで、他は省略され
ている。

なお、その２行のセル行の中で、丸印が施されていない
基本セルの列９７の基本セルは、論理ゲートとしては未
使用である。これは、第１５図に示した従来技術の説明
で述べたように、敷き詰めである全ての基本セルを論理
ゲートとして使用すると、Ｘ方向のチャネルがメタルの
３層目だけでは足りなくなり、メタルの１層目もＸ方向
のチャネルとして使うためである。

従って、第８図に示す本発明の第４の実施例は、主に、
メタルの１層目で論理ゲートを構成し、Ｘ方向に走るメ
タルの１層目、３層目とＹ方向に走るメタルの２層目と
で論理ゲート間を結線して構成され。そして、メタル３
層目の配線ピッチが微細化された場合には、Ｘ方向のチ
ャネルはメタルの３層目だけで充分である。

このため、本発明の第４の実施例は、敷き詰めである基
本セルの全てを使用することができる。

また、ＣＭＯＳ論理ゲートでスピード的に充分な個所の
ＣＭＯＳ論理ゲートは、ＣＭＯＳ基本セルで構成すれば
よいので、未使用バイポーラトランジスタを減らすこと
ができる。

ＢｉＣＭＯＳ基本セル９１は、第９図に示すようなレイ
アウトパターンを有しており、駆動用ＰＭＯ８１ｏｏと
、駆動用ＮＭ０Ｓ１０１トラ備え、その横に、バイポー
ラトランジスタ１０２．１０３、抵抗１０４．１０５が
配置されて構成されている。

この基本セルの入出力端子は、ＰＭ０Ｓ１００とＮＭ０
ＳＩＯＩの間、バイポーラトランジスタ１０２と１０３
との間等に設置すればよい。

第９図には、ＭＯＳとして４連のものを示したが、ＭＯ
Ｓは、２連、３連等、回連でもよい。ＣＭＯＳ基本セル
は９２は、第５図に示すものと同様でよく、各素子は、
第３図に示すと同様に半導体基板内に形成することがで
きる。

第９図に示すＢｉＣＭＯＳ基本セルにより、例えば、第
１０図に示すような回路構成のＢｉＣＭ○Ｓによる２人
力ＮＡＮＤの論理ゲートを構成することができる。この
回路の動作に関しては、例えば、特開昭５９−１１０３
４号公報等を参照されたい。

第９図に示すＢｉＣＭＯ６基本セルのパターンとしては
、他のＢｉＣＭＯＳ論理ゲートを構成することができる
ものでもよい。

前述した本発明の第４の実施例によれば、ＢｉＣＭＯＳ
基本セルとＣＭＯＳ基本セルの２つの基本セルを準備し
て、ＢｉＣＭＯＳ基本セル行の間に、ＣＭＯＳ基本セル
行を１行挿入するようなマスタチップ構成とし、バイポ
ーラトランジスタに対して、ＣＭＯＳｈランジトランジ
スタ高くしているので、０Ｍ０Ｓ素子が主体となるＲＡ
Ｍマクロ等を効率良く構成することができる。

また、ＢｉＣＭＯＳ基本セル及びＣＭＯＳ基本セルの入
出力端子は、Ｙ軸方向の中心付近に配置され、メタル３
層目の配線ピッチを微細化することによって、Ｘ方向の
チャネルを確保することができ、また、ＢｉＣＭＯＳ基
本セルの横幅が広いので、Ｙ方向のチャネルを、さらに
充分なものとすることができ、敷き詰めセルの使用効率
を高くすることが可能である。

また、０Ｍ０Ｓ論理ゲートは、ＣＭＯＳ基本セルを用い
て構成すればよいので、バイポーラトランジスタの使用
効率を高くすることができる。さらに、０Ｍ０Ｓ論理ゲ
ートは、負荷の軽い個所では、高速で低消費電力であり
、ＢｉＣＭＯＳ論理ゲートは、負荷の重い所でも、高速
で低消費電力であるので、負荷容量によって、０Ｍ０Ｓ
論理ゲートとＢｉＣＭＯＳ論理ゲートとを使い分けるこ
とにより、より高速で低消費電力、かつ、大規模なゲー
トアレイＬＳＩを得ることができる。

なお、前述の本発明の実施例は、ＢｉＣＭＯＳ基本セル
１行に対して、ＣＭＯＳ基本セルが１行の例であったが
、本発明は、ＣＭＯＳ基本セルの比率を、さらに増加さ
せるために、ＣＭＯＳ基本セ基本行９１行行、ＢｉＣＭ
ＯＳ基本セル行の間に設けることもできる。

また、本発明は、ＣＭＯＳ基本セルの比率をチップの場
所によって様々に変えることも可能であり、チップの左
右端をＣＭＯＳ基本セルにするようにすることも可能で
ある。

第１１図は本発明の第５の実施例によるＢｉＣＭＯＳゲ
ートアレイＬＳＩのマスタチップ構成図である。第１１
図において、１３０は内部コア領域、１３１　ハＢ　ｉ
　ＣＭＯＳ基本セル、１３２はＣＭＯＳ基本セル、１３
３Ｇ：！Ｂ　ｉ　ＣＭＯＳ基本セルブロックである。

第１１図には、入出力回路、ポンディングパッド等を含
む周辺領域を除いた内部コア領域のみが示されている。

第１１図に示す本発明の第５の実施例において、内部コ
ア領域１３０には、０Ｍ０Ｓ論理ゲートはもちろん、Ｂ
ｉＣＭＯＳ論理ゲートを構成することのできるＢｉＣＭ
ＯＳ基本セル１３１と、ＣＭＯＳ基本セル１３２とが全
面に敷き詰められている。敷き詰めは、ＢｉＣＭＯＳ基
本セル１３１を縦２個、横２個並べたＢｉＣＭＯＳ基本
セルブロック１３３を、それらのＢｉＣＭＯＳ基本セル
ブロック１３３間にＣＭＯＳ基本セルを数装置いて、６
個配置するように行われている。

丸印１３４は、ＢｉＣＭＯＳ論理ゲートの入出力端子位
置を示しているが、この位置は、大体、ＢｉＭ０Ｓ基本
セルのＹ方向の中心付近とされる。

また、丸印１３５は、ＣＭＯＳ論理ゲートの入出力端子
位置を示しているが、この位置は、ＣＭ、０Ｓ基本セル
のＹ方向の上側とされる。さらに、丸印１３６は、同じ
く、ＣＭＯＳ論理ゲートの入出力端子位置を示している
が、この位置は、ＣＭＯＳ基本セルのＹ方向の下側であ
る。

なお、図の煩雑さを避けるために、第１１図には、１行
分の入出力端子位置が示されているのみで、他は省略さ
れている。なお、その１行の中で、丸印が施されていな
い基本セルの列１３７の基本セルは、それらの上下にあ
るＣＭＯＳ基本セルとにより、フリップフロップ等の複
雑な論理ゲートの構成に用いることができる。

そのため、第１１図に示す本発明の第５の実施例は、Ｘ
方向のチャネルがメタルの３層目だけで足りるように、
ＣＭＯＳ基本セルの入出力端子位置をセルの上側、ある
いは、下側に任意に設定して、Ｘ方向のチャネルを確保
するようにしている。

マタ、Ｂ　ｉ　ＣＭＯＳ基本セルブロック１３３の横に
あるＣＭＯＳ基本セルは、ＢｉＣＭＯＳフリップフロッ
プ等の複雑な論理ゲートの構成に用いられる。

この実施例によるマスタチップを用いて、論理を構成す
る場合、ＣＭＯＳ論理ゲートでスピード的に充分な個所
のＣＭＯＳ論理ゲートは、ＣＭＯＳ基本セルを用いて構
成すればよいので、未使用バイポーラトランジスタを減
らすことができ、また、消費電力も減らすことができる
。

ＢｉＣＭＯＳ基本セル１３１のレイアウトパターンは、
第２図に示したものと同様でよく、また、ＣＭＯＳ基本
セル１３２のレイアウトパターンは、第５図に示したも
のと同様でよい。

前述した本発明の第５の実施例によれば、ＢＩＣＭＯＳ
ＩＣ上ルとＣＭＯＳ基本セルの２つの基本セルを準備し
て、ＣＭＯＳ基本セルの間に、ＢｉＣＭＯＳ基本セルブ
ロックを挿入するようなマスタチップ構成とし、バイポ
ーラトランジスタに対して、ＣＭＯＳｈランジスタの比
率を高くしているので、ＣＭＯＳ素子が主体となるＲＡ
Ｍマクロ等を効率良く構成することができる。

また、ＢｉＣＭＯＳ基本セルの入出力端子は、Ｙ軸方向
の中心付近に配置され、ＣＭＯＳ基本セルの入出力端子
は、セルの上側、あるいは、下側に任意に配置すること
ができるので、Ｘ方向のチャネルを確保することができ
、敷き詰めセルの使用効率を高くすることがが可能とな
る。

また、ＣＭＯＳ論理ゲートは、ＣＭＯＳ基本セルを用い
て構成すればよいので、バイポーラトランジスタの使用
効率を高くすることができる。さらに、ＣＭＯＳ論理ゲ
ートは、負荷の軽い個所では、高速で低消費電力であり
、ＢｉＣＭＯＳ論理ゲートは、負荷の重い所でも、高速
で低消費電力であるので、負荷容量によって、ＣＭＯＳ
論理ゲートとＢｉＣＭＯＳ論理ゲートとを使いわけるこ
とにより、より高速で低消費電力、かつ、大規模なゲー
トアレイＬＳＩを得ることができる。

なお、前述の本発明の第５の実施例は、ＢｉＣＭＯＳ基
本セルブロックを、Ｂｉ、ＣＭＯＳ基本セル１３１を縦
２個、横２個並べたものとしたが、本発明は、より多数
のＢｉＣＭＯＳ基本セル１３１を並べてＢｉＣＭＯＳ基
本セルブロックを構成してもよく、また、ＣＭＯＳ基本
セルの比率を、さらに増加させるように構成することも
できる。

第１２図は本発明の第６の実施例の構成を示すブロック
図である。この実施例は、前述した本発明の半導体集積
回路装置を用いて、データ処理装置を構成した応用例で
ある。

この第１２図に示す応用例は、計算機の一般的な構成で
あり、バス１２０に、中央処理装置ＣＰＵ　（Ｃｅｎｔ
ｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）　、ＣＰＵ
に入力されるデータあるいはＣＰＵから出力されるデー
タを記憶するメモリ、メモリコントローラ、１／○プロ
セツサ等が接続されて構成されている。

このようなシステムにおいて、例えば、ＣＰＵを例にと
ると、演算を高速に行うために、ＣＰＵに用いられる論
理回路に対しては、高速性能が要求される。一方、この
ＣＰＵがいくつかのＬＳＩチップに分割されていると、
ＬＳＩ間での信号の伝搬遅延時間が大きくなり、システ
ム性能が上がらないので、ＬＳＩの大規模化が必要にな
る。

しかし、ＬＳＩが大規模化すると、消費電力が増大する
ので、低消費電力で動作するＬＳＩ構成が必須となる。

従って、いままで、説明してきた本発明による半導体集
積回路装置のゲートアレイＬＳＩは、高速で低消費電力
であるので、本発明による半導体集積回路装置を、前述
のＣＰＵのプロセッサ等のデータ処理装置に適用するこ
とにより、高性能なシステムを構築することができる。

前述した本発明の第６の実施例によれば、ＣＭＯ８を用
いた場合の２倍程度の性能を有する高性能なプロセッサ
等のデータ処理装置を実現することができる。

［発明の効果］以上説明したように本発明によれば、ＢｉＣＭ○Ｓ基本
セルとＣＭＯＳ基本セルとを準備し、両方のセルをしき
つめているで、０Ｍ０Ｓの比率が増え、ＲＡＭ等のマク
ロセルを効率良く構成することができる。

また、本発明によれば、ＣＭＯＳ論理ゲートでスピード
的に充分なところは、ＣＭＯＳ基本セルを用いてＣＭＯ
Ｓ論理ゲートを構成すればよいので、未使用素子を減ら
すことができ、これにより、素子の使用効率を向上する
ことができる。

また、本発明によれば、ＣＭＯＳ基本セルの入出力端子
位置を、上側あるいは下側に任意に配置することにより
、メタルの３層目だけで、Ｘ方向のチャネルを充分に確
保することができるようにしたので、基本セルの使用効
率を向上させることができる。

また、本発明によれば、半導体集積回路装置が、０Ｍ０
Ｓ論理ゲートとＢｉＣＭＯＳ論理ゲートとを適材適所に
効率良く用いることができるマスタチップ構成であるの
で、高速で低消費電力な大規模ゲートアレイＬＳＩを実
現することができ、さらに、この大規模ゲートアレイＬ
ＳＩを、プロセッサ等に適用することにより、少ないＬ
ＳＩ数でシステムを構築することができ、ＬＳＩの渡り
における信号の大きな遅延時間をなくすことができ、シ
ステム性能の向上を図ったデータ処理装置を提供するこ
とができる。

【図面の簡単な説明】

第１図は本発明の第１の実施例によるＢ　ｉ　ＣＭ○Ｓ
ゲートアレイＬＳＩのマスタチップ構成を示す図、第２
図はＢｉＣＭＯＳ基本セルの構成を示す図、第３図はＢ
　ｉ　ＣＭＯＳ基本セルの断面図、第４図はＢｉＣＭＯ
Ｓ基本セルにより構成することができるＢｉＣＭＯＳ論
理回路図、第５図はＣＭＯＳ基本セルの構成を示す図、
第６図は本発明の第２の実施例によるＢ　ｉ　ＣＭＯＳ
ゲートアレイＬＳＩのマスタチップ構成図、第７図は本
発明の第３の実施例によるＢ　ｉ　ＣＭＯＳゲートアレ
イＬＳＩのマスタチップ構成図、第８図は本発明の第４
の実施例によるＢｉＣＭＯＳゲートアレイＬＳＩのマス
タチップ構成図、第９図はＢｉＣＭＯＳ基本セルの構成
を示す図、第１０図はＢ　ｉ　ＣＭＯ８基本セルで構成
されるＢｉＣＭＯＳ論理ゲートの例を示す回路図、第１
１図は本発明の第５の実施例によるＢｉＣＭＯＳゲート
アレイＬＳＩのマスタチップ構成図、第１２図は本発明
の第６の実施例の構成を示すブロック図、第１３図は従
来技術によるゲートアレイＬＳＩの内部コア領域を示す
図、第１４図は従来技術の基本セルの構成を示す平面図
、第１５図は従来技術によるゲートアレイＬＳＩの他の
例の内部コア領域を示す図である。１０・・・・・・内部コア領域、１１・・・・・・Ｂｉ
ＣＭＯＳ基本セル、１２・・・・・・ＣＭＯＳ基本セル
、１３・・・・・・ＢｉＣＭＯＳ基本セル列、１４・・
・・・・ＣＭＯＳ基本セル列、２１．４０−・−・−・
ＰＭ０Ｓ，２２，２３，４１・・・・・・ＮＭ０Ｓ，２
４，２５・・・・・・バイポーラトランジスタ、２６．
２７・・・・・・抵抗。１２：ＣＭＯＳ基本セル竿２図２１〜２３、ＭＯＳ２４．２５、バイポーラトランジスタ第４図第５図第６図第７図第８図第１０図第図第１４図

Claims

【特許請求の範囲】１、ＢｉＣＭＯＳ構成の半導体集積回路装置において、
ＣＭＯＳ論理回路を構成することができるＣＭＯＳ基本
セルと、ＢｉＣＭＯＳ論理回路あるいはＣＭＯＳ論理回
路を構成することができるＢｉＣＭＯＳ基本セルの２種
類の基本セルを備え、前記ＢｉＣＭＯＳ基本セルを並べ
たＢｉＣＭＯＳ基本セル列の数をＮとした場合、前記Ｃ
ＭＯＳ基本セルを並べたＣＭＯＳ基本セル列の数をＮ−
１と等しいか、Ｎより大きくしたことを特徴とするゲー
トアレイ方式の半導体集積回路装置。２、ＢｉＣＭＯＳ構成の半導体集積回路装置において、
ＣＭＯＳ論理回路を構成することができるＣＭＯＳ基本
セルと、ＢｉＣＭＯＳ論理回路あるいはＣＭＯＳ論理回
路を構成することができるＢｉＣＭＯＳ基本セルの２種
類の基本セルを備え、前記ＣＭＯＳ基本セルの数を、前
記ＢｉＣＭＯＳ基本セルの数より多くしたことを特徴と
するゲートアレイ方式の半導体集積回路装置。３、ＢｉＣＭＯＳ構成の半導体集積回路装置において、
ＣＭＯＳ論理回路を構成することができるＣＭＯＳ基本
セルと、ＢｉＣＭＯＳ論理回路あるいはＣＭＯＳ論理回
路を構成することができるＢｉＣＭＯＳ基本セルの２種
類の基本セルを備え、前記ＢｉＣＭＯＳ基本セルを並べ
たＢｉＣＭＯＳ基本セル列の数をＮとした場合、前記Ｃ
ＭＯＳ基本セルを並べたＣＭＯＳ基本セル列の数をＭ（
Ｎ−１）以上（Ｍは２以上の整数）としたことを特徴と
するゲートアレイ方式の半導体集積回路装置。４、ＢｉＣＭＯＳ構成の半導体集積回路装置において、
ＣＭＯＳ論理回路を構成することができるＣＭＯＳ基本
セルと、ＢｉＣＭＯＳ論理回路あるいはＣＭＯＳ論理回
路を構成することができるＢｉＣＭＯＳ基本セルの２種
類の基本セルを備え、前記ＢｉＣＭＯＳ基本セルを並べ
たＢｉＣＭＯＳ基本セル行の数をＮとした場合、前記Ｃ
ＭＯＳ基本セルを並べたＣＭＯＳ基本セル行の数をＭ（
Ｎ−１）以上（Ｍは１以上の整数）としたことを特徴と
するゲートアレイ方式の半導体集積回路装置。５、ＢｉＣＭＯＳ構成の半導体集積回路装置において、
ＣＭＯＳ論理回路を構成することができるＣＭＯＳ基本
セルと、ＢｉＣＭＯＳ論理回路あるいはＣＭＯＳ論理回
路を構成することができるＢｉＣＭＯＳ基本セルの２種
類の基本セルを備え、前記ＢｉＣＭＯＳ基本セルを複数
並べたＢｉＣＭＯＳ基本セルブロックを、内部コア領域
に少なくとも１個配置し、そのまわりに、ＣＭＯＳ基本
セルを配置したことを特徴とするゲートアレイ方式の半
導体集積回路装置。６、前記ＢｉＣＭＯＳ基本セルに含まれる抵抗が、拡散
層抵抗であることを特徴とする特許請求の範囲第１項な
いし第５項のうち１項記載の半導体集積回路装置。７、前記ＢｉＣＭＯＳ基本セルに含まれる抵抗が、ポリ
シリコン抵抗であることを特徴とする特許請求の範囲第
１項ないし第５項のうち１項記載の半導体集積回路装置
。８、特許請求の範囲第１項から第５項のＢｉＣＭＯＳ基
本セルに含まれるバイポーラトランジスタはＰ型基板か
らアイソレーシヨンされた縦型構造のものであることを
特徴とする半導体集積回路装置。９、前記ＢｉＣＭ０Ｓ基本セルに含まれるバイポーラト
ランジスタと、該バイポーラトランジスタを駆動すると
ともに論理をとるＰＭＯＳトランジスタとが、別のＮ型
ウェルに形成されていることを特徴とする特許請求の範
囲第１項ないし第７項のうち１項記載の半導体集積回路
装置。１０、前記ＣＭＯＳ基本セルにより構成されるゲートと
、前記ＢｉＣＭＯＳ基本セルにより構成されるゲートと
を、負荷の大きさによって使い分けることを特徴とする
特許請求の範囲第１項ないし第９項のうち１項記載の半
導体集積回路装置。１１、特許請求の範囲第１項ないし第１０項のうち１項
記載の半導体集積回路装置を使用して構成されたことを
特徴とするデータ処理装置。