JPH0321071A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0321071A JPH0321071A JP15546789A JP15546789A JPH0321071A JP H0321071 A JPH0321071 A JP H0321071A JP 15546789 A JP15546789 A JP 15546789A JP 15546789 A JP15546789 A JP 15546789A JP H0321071 A JPH0321071 A JP H0321071A
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- JP
- Japan
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- cmos
- logic
- bicmos
- integrated circuit
- logic gate
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000010354 integration Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は例えばゲートアレイの論理ゲートのレイアウト
において、シリコンチップ面積を有効に使用し、高速性
と高集積化を両立させたＢｉ ＣＭＯＳ半導体集積回路
に関する。
において、シリコンチップ面積を有効に使用し、高速性
と高集積化を両立させたＢｉ ＣＭＯＳ半導体集積回路
に関する。
従来の技術
バイポーラとＣＭＯＳ’｛ｉ７複合化するという考えは
古くからあったが、バイボーラ技術やＭＯＳ技術の進歩
と共に、バイポーラとＭＯＳ’｛ｉ７基本回路内で複合
し、ＭＯＳ口ジソクより高速のロジソクを実現した技術
がゲートアレイを中心に製品化されて来ている。この技
術は第３図に示すようにバイポーラ素子をＣＭＯＳ論理
ゲートの出力段に配置し、次段の論理ゲートの容量およ
び途中のアルミ配線容量を高速にドライブしようとする
目的である。
古くからあったが、バイボーラ技術やＭＯＳ技術の進歩
と共に、バイポーラとＭＯＳ’｛ｉ７基本回路内で複合
し、ＭＯＳ口ジソクより高速のロジソクを実現した技術
がゲートアレイを中心に製品化されて来ている。この技
術は第３図に示すようにバイポーラ素子をＣＭＯＳ論理
ゲートの出力段に配置し、次段の論理ゲートの容量およ
び途中のアルミ配線容量を高速にドライブしようとする
目的である。
ＢｉＣＭＯＳとＣＭＯＳの負荷による論理ゲートの伝搬
遅延時間依存性金第４図に示す。第４図は各論理ゲー１
・ＯＦａｎ Ｏｕｔ数をパラメータに取っているが、高
負荷側において，ＢｉＣＭＯＳ回路の優位性を理解でき
る。
遅延時間依存性金第４図に示す。第４図は各論理ゲー１
・ＯＦａｎ Ｏｕｔ数をパラメータに取っているが、高
負荷側において，ＢｉＣＭＯＳ回路の優位性を理解でき
る。
一般に、使用できる半導体デバイスの高速性を最高動作
周波数で示すが，ＣＭＯＳデバイスを６ ０ ＭＨｚと
すると、ＢｉＣＭＯＳデバイスは１００ＭＨｚ程度の高
速性を持っている。こういったＢｉＣＭＯＳ論理ゲー１
・の高速性を利用した製品分野にＢｉＣＭＯＳゲートア
レイが有る。
周波数で示すが，ＣＭＯＳデバイスを６ ０ ＭＨｚと
すると、ＢｉＣＭＯＳデバイスは１００ＭＨｚ程度の高
速性を持っている。こういったＢｉＣＭＯＳ論理ゲー１
・の高速性を利用した製品分野にＢｉＣＭＯＳゲートア
レイが有る。
ゲー１−アレイは、マスタスライス上の各論理ゲートセ
ルをコンピュータによる自動配置，配線技術を用いて、
設計することを特徴としているが、各論理ゲートの１出
力から次段の論理ゲートへの結線数、ツ−ｉｆ， ｆ）
Ｆａｎ Ｏｕｔ数において、Ｂｉ ＧＭＯＳゲートア
レイのスピードの優位性があるのは第４図に示すように
Ｆａｎ Ｏｕｔ ３以上の時である。次に、第６図に示
すＦａｎ Ｏｕｔ分布を検討すると． ＦａｎＯｕｔ３
以上の配線数は、チップ全体を１００とした時２０％程
度以下である。つ１ク第４図，第５図よ！）ＬＳＩの高
速性に寄与するＢｉＣＭＯＳ論理ゲートヲ必要とする部
分は全体の２０％程度であク、残クの８０％はＣＭＯＳ
論理ゲートで十分である。
ルをコンピュータによる自動配置，配線技術を用いて、
設計することを特徴としているが、各論理ゲートの１出
力から次段の論理ゲートへの結線数、ツ−ｉｆ， ｆ）
Ｆａｎ Ｏｕｔ数において、Ｂｉ ＧＭＯＳゲートア
レイのスピードの優位性があるのは第４図に示すように
Ｆａｎ Ｏｕｔ ３以上の時である。次に、第６図に示
すＦａｎ Ｏｕｔ分布を検討すると． ＦａｎＯｕｔ３
以上の配線数は、チップ全体を１００とした時２０％程
度以下である。つ１ク第４図，第５図よ！）ＬＳＩの高
速性に寄与するＢｉＣＭＯＳ論理ゲートヲ必要とする部
分は全体の２０％程度であク、残クの８０％はＣＭＯＳ
論理ゲートで十分である。
発明が解決しようとする課題
従来ノケートアレイハ、ＢｉＣＭＯＳ，ＣＭＯＳに限ら
ず同一トランジスタ数を持った同一レイアウト形状の論
理セルをアレイ状に並べてマスタスライスとして作クあ
げている為、論理ゲー１・の不要部、未使用部をチップ
レイアウト上から除去することができない。この理由ｉ
ＢｉｃＭＯｓゲートアレイについて詳細に検討してみる
。
ず同一トランジスタ数を持った同一レイアウト形状の論
理セルをアレイ状に並べてマスタスライスとして作クあ
げている為、論理ゲー１・の不要部、未使用部をチップ
レイアウト上から除去することができない。この理由ｉ
ＢｉｃＭＯｓゲートアレイについて詳細に検討してみる
。
第３図は、２人力Ｎ Ａ Ｎ’ ＤをＢｉＣＭＯＳ回路
で構成したものであるが、これを論理セル１個とすると
、論理セルはＭＯＳ｝ランジスタ４個、バイポーラ１・
ランジスタ２個、さらに抵抗２木で構成されている。こ
の論理セルを単独あるいは複数個用いて、ＮＡＮＤ ，
ＮＯＲ ，インバータなどの論理セルを形成する。第２
図にＬＳＩチップのレイアウトの様子を示す。斜線部の
中の小さい四角形がＢｉＣＭＯＳの論理セルを表わした
ものである。
で構成したものであるが、これを論理セル１個とすると
、論理セルはＭＯＳ｝ランジスタ４個、バイポーラ１・
ランジスタ２個、さらに抵抗２木で構成されている。こ
の論理セルを単独あるいは複数個用いて、ＮＡＮＤ ，
ＮＯＲ ，インバータなどの論理セルを形成する。第２
図にＬＳＩチップのレイアウトの様子を示す。斜線部の
中の小さい四角形がＢｉＣＭＯＳの論理セルを表わした
ものである。
上述したように、ＢｉＣＭＯＳの高速性が必要なのは全
体のゲート数の２０％程度であるのに、残クの８０％の
部分にも不要なバイボーラ１・ランジスタ２個と抵抗２
本がレイアウトされた１１未使用の状態か、使用された
としても高速化に寄烏しない状態で使われることになク
、シリコンチッブの面積上むだな部分を生じる。
体のゲート数の２０％程度であるのに、残クの８０％の
部分にも不要なバイボーラ１・ランジスタ２個と抵抗２
本がレイアウトされた１１未使用の状態か、使用された
としても高速化に寄烏しない状態で使われることになク
、シリコンチッブの面積上むだな部分を生じる。
一般に、第３図に示したようなＢｉＣＭＯＳ論理セルの
レイアウト面積は、ＣＭＯＳ論理セルの約２倍の面積を
有しておク、このことがＢｉ ＣＭＯＳケートアレイの
集積度を下げて釦ク、ＣＭＯＳの最大ゲート数３万ゲー
トに対して、ＢｉＣＭＯＳは最太１万ゲート程度である
半導体集積回路に訃いては益々高速，高集積化が要求さ
れて釦ク、ＢｉＣＭＯＳゲートアレイに於いては高集積
化が最大の課題である。
レイアウト面積は、ＣＭＯＳ論理セルの約２倍の面積を
有しておク、このことがＢｉ ＣＭＯＳケートアレイの
集積度を下げて釦ク、ＣＭＯＳの最大ゲート数３万ゲー
トに対して、ＢｉＣＭＯＳは最太１万ゲート程度である
半導体集積回路に訃いては益々高速，高集積化が要求さ
れて釦ク、ＢｉＣＭＯＳゲートアレイに於いては高集積
化が最大の課題である。
本発明はこのような課題を解決した半導体集積回路装置
を提供することを目的とするものである。
を提供することを目的とするものである。
課題を解決するための手段
本発明は高駆動能力を有したＢｉＣＭＯＳゲート部をチ
ップの中心に配置し、その周辺にゲーＩ−セルサイズの
小さいＣＭＯ Ｓゲート部を配置し、ＣＭＯＳの高集積
化とＢｉＣＭＯＳの高速性を最適に複合したことを特徴
とする半導体集積回路を提供するものである。
ップの中心に配置し、その周辺にゲーＩ−セルサイズの
小さいＣＭＯ Ｓゲート部を配置し、ＣＭＯＳの高集積
化とＢｉＣＭＯＳの高速性を最適に複合したことを特徴
とする半導体集積回路を提供するものである。
作用
本発明の半導体集積回路によればＢｉＣＭＯＳの高速，
高駆動能力金有しながらＧＭＯＳ並の高集積化を実現す
るものであク、さらにチップの中心部にＢｉＣＭＯＳの
高駆動能力部を配置する為、負荷の重い夕ロックライン
等の配線をチップの中心から等距離で配線することが可
能となク、配線のスキューに対しても強い半導体集積回
路を実現できる。
高駆動能力金有しながらＧＭＯＳ並の高集積化を実現す
るものであク、さらにチップの中心部にＢｉＣＭＯＳの
高駆動能力部を配置する為、負荷の重い夕ロックライン
等の配線をチップの中心から等距離で配線することが可
能となク、配線のスキューに対しても強い半導体集積回
路を実現できる。
実施例
以下本発明の実施例を図面を参照して説明する。
第１図は本発明の半導体集積回路の構成を示す実施例で
ある。ＢｉＣＭＯＳで構成された論理セル１をチップ３
の中心に配置し、ＣＭＯＳのみで構成した論理セル２ｉ
ＢｉｃＭＯｓ論理セル１の周辺に配置している点で第２
図で示した従来のＢｉＣＭＯＳ論理セルのみで構成した
チップと相違している。ＣＭＯＳとＢｉＣＭＯＳの構成
比率は，第４図，第５図よＶ） Ｆａｎ Ｏｕｔ ３以
上ｉＢｉｃＭＯｓで構成すれば、全体ヲＢ工ＣＭＯＳで
構成した場合と同等の動作スピードを実現できる。つ′
！！：リ構成比率は８０％，２０％が最適である。この
結果、ＢｉＣＭＯＳ論理セルのセル面積’ｉｃＭＯｓ論
理セルのセル面積の２倍と仮定すると、ＢｉＣＭＯＳ論
理セルのみでＬＳＩチップを構成した時の全論理セル数
−１ｃとして、本発明の全論理セル数は、Ｇ（０．２＋
０．８Ｘ２）＝１．８Ｇ となシ、従来例の１．８倍の高集積度を実現できる。
ある。ＢｉＣＭＯＳで構成された論理セル１をチップ３
の中心に配置し、ＣＭＯＳのみで構成した論理セル２ｉ
ＢｉｃＭＯｓ論理セル１の周辺に配置している点で第２
図で示した従来のＢｉＣＭＯＳ論理セルのみで構成した
チップと相違している。ＣＭＯＳとＢｉＣＭＯＳの構成
比率は，第４図，第５図よＶ） Ｆａｎ Ｏｕｔ ３以
上ｉＢｉｃＭＯｓで構成すれば、全体ヲＢ工ＣＭＯＳで
構成した場合と同等の動作スピードを実現できる。つ′
！！：リ構成比率は８０％，２０％が最適である。この
結果、ＢｉＣＭＯＳ論理セルのセル面積’ｉｃＭＯｓ論
理セルのセル面積の２倍と仮定すると、ＢｉＣＭＯＳ論
理セルのみでＬＳＩチップを構成した時の全論理セル数
−１ｃとして、本発明の全論理セル数は、Ｇ（０．２＋
０．８Ｘ２）＝１．８Ｇ となシ、従来例の１．８倍の高集積度を実現できる。
その上、動作スピードは従来例と同一である。更に、高
負荷配線に対するＢｉＣＭＯＳ高駆動部をチップの中心
に配置したことにより、高負荷配線ラインがチップ中心
よク等配線距離で実現できる為、配線長によるクロック
スキュー等の特性悪化に対しても有効に作用することが
できる。
負荷配線に対するＢｉＣＭＯＳ高駆動部をチップの中心
に配置したことにより、高負荷配線ラインがチップ中心
よク等配線距離で実現できる為、配線長によるクロック
スキュー等の特性悪化に対しても有効に作用することが
できる。
発明の効果
以上説明したように、本発明においてはＣＭＯＳ論理セ
ル部の中心に高駆動能力を持つＢｉＣＭＯＳ論理セルを
配置することによクＢｉＣＭＯＳ論理セルの高速性を有
しながらＣＭＯＳ並みの高集積度を実現できる。更にチ
ップの中心にＢｉＣＭＯＳ論理セルを配置した為、クロ
ックライン等のＢｉＣＭＯＳでドライブする必要のある
長配線，高負荷配線に対してチップの中心より等距離で
スキューの無い半導体集積回路金実現できる。
ル部の中心に高駆動能力を持つＢｉＣＭＯＳ論理セルを
配置することによクＢｉＣＭＯＳ論理セルの高速性を有
しながらＣＭＯＳ並みの高集積度を実現できる。更にチ
ップの中心にＢｉＣＭＯＳ論理セルを配置した為、クロ
ックライン等のＢｉＣＭＯＳでドライブする必要のある
長配線，高負荷配線に対してチップの中心より等距離で
スキューの無い半導体集積回路金実現できる。
第１図は本発明の一実施例にかかるチップレイアウト図
、第２図は従来のチップレイアウト図、第３図はＢｉＣ
ＭＯＳで構成した２人力ＮＡＮＤ回路の例を示す図，第
４図はＦａｎ Ｏｕｔ ｆ横軸に取った時のＣＭＯＳ．
Ｂｉ ＣＭＯＳ論理ゲートの伝搬遅延特性図、第６図は
チップ全体のＦａｎ Ｏｕｔ数を１００％とした時の各
Ｆａｎ Ｏｕｔの分布図である。 １・・・・・ＢｉＣＭＯＳ論理セル、２・・・ＣＭＯＳ
論理セル、３・・・・・ＬＳＩチップ。
、第２図は従来のチップレイアウト図、第３図はＢｉＣ
ＭＯＳで構成した２人力ＮＡＮＤ回路の例を示す図，第
４図はＦａｎ Ｏｕｔ ｆ横軸に取った時のＣＭＯＳ．
Ｂｉ ＣＭＯＳ論理ゲートの伝搬遅延特性図、第６図は
チップ全体のＦａｎ Ｏｕｔ数を１００％とした時の各
Ｆａｎ Ｏｕｔの分布図である。 １・・・・・ＢｉＣＭＯＳ論理セル、２・・・ＣＭＯＳ
論理セル、３・・・・・ＬＳＩチップ。
Claims (3)
- （１）ゲートアレイ状の論理ゲートレイアウトにおいて
、論理ゲートの一部に高駆動能力を持った論理ゲートで
構成したことを特徴とする半導体集積回路装置。 - （２）ゲートアレイ状の論理ゲートレイアウトにおいて
高駆動能力を持った論理ゲートを、論理ゲ ート列の中
心に構成したことを特徴とする半導体集積回路装置。 - （３）高駆動能力論理ゲート部にＢｉＣＭＯＳ回路技術
を用いたことを特徴とする請求項１または２ 記載の半
導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15546789A JPH0321071A (ja) | 1989-06-16 | 1989-06-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15546789A JPH0321071A (ja) | 1989-06-16 | 1989-06-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0321071A true JPH0321071A (ja) | 1991-01-29 |
Family
ID=15606690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15546789A Pending JPH0321071A (ja) | 1989-06-16 | 1989-06-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0321071A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04168766A (ja) * | 1990-10-31 | 1992-06-16 | Nec Ic Microcomput Syst Ltd | ゲートアレイ |
-
1989
- 1989-06-16 JP JP15546789A patent/JPH0321071A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04168766A (ja) * | 1990-10-31 | 1992-06-16 | Nec Ic Microcomput Syst Ltd | ゲートアレイ |
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