JPS6346748A - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS6346748A JPS6346748A JP19136886A JP19136886A JPS6346748A JP S6346748 A JPS6346748 A JP S6346748A JP 19136886 A JP19136886 A JP 19136886A JP 19136886 A JP19136886 A JP 19136886A JP S6346748 A JPS6346748 A JP S6346748A
- Authority
- JP
- Japan
- Prior art keywords
- blocks
- size
- diffusion
- output
- fan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009792 diffusion process Methods 0.000 abstract description 26
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＭ ＯＳ型ゲートアレイまたはスタンダードセ
ル方式の論理回路に関し、特に機能ブロックレイアウト
設計に関する。
ル方式の論理回路に関し、特に機能ブロックレイアウト
設計に関する。
従来この種のＭＯＳ）ランジスタ（以後Ｔ、とする）を
使用したゲートアレイまたはスタンダードセル方式ＬＳ
ＩはＬＳＩ内配線をＣＡＤプログラムにより自動的に配
線されており、自動化のなめには、ゲートアレイ及びス
タンダードセル方式ＬＳＩの基本構成となる機能ブロッ
クのＴ、拡散領域をＬＳＩ内全領域においてその深さお
よび面積を一定にしていた。
使用したゲートアレイまたはスタンダードセル方式ＬＳ
ＩはＬＳＩ内配線をＣＡＤプログラムにより自動的に配
線されており、自動化のなめには、ゲートアレイ及びス
タンダードセル方式ＬＳＩの基本構成となる機能ブロッ
クのＴ、拡散領域をＬＳＩ内全領域においてその深さお
よび面積を一定にしていた。
し発明が解決しようとする問題点〕
前記したように、Ｔ、拡散領域の拡散の深さおよび面積
を一定にしていること、すなわち論理回路の入力ブロッ
ク、内部ブロック、出力ブロックが同一条件で造られて
いる。論理回路として各機能ブロックがもつ必要最小限
の条件としては、耐電圧特性（拡散の深さにほぼ比例〉
を一定とするならば、ファンアウトを必要数確保するこ
とであり、いいかえれば拡散の面積を確保することであ
る。したがって出力ブロックのファンアラ１−数（拡散
面積）に対して入力ブロック、内部ブロックのファンア
ラ）−数（拡散面積）は数分の１から１０分の１程度で
あっても十分に機能を満足するものである。にもかかわ
らず同一条件で造られていること、すなわち必要以上に
大きな面積になっているという欠点があった。
を一定にしていること、すなわち論理回路の入力ブロッ
ク、内部ブロック、出力ブロックが同一条件で造られて
いる。論理回路として各機能ブロックがもつ必要最小限
の条件としては、耐電圧特性（拡散の深さにほぼ比例〉
を一定とするならば、ファンアウトを必要数確保するこ
とであり、いいかえれば拡散の面積を確保することであ
る。したがって出力ブロックのファンアラ１−数（拡散
面積）に対して入力ブロック、内部ブロックのファンア
ラ）−数（拡散面積）は数分の１から１０分の１程度で
あっても十分に機能を満足するものである。にもかかわ
らず同一条件で造られていること、すなわち必要以上に
大きな面積になっているという欠点があった。
第２図、第３図を用いて従来の技術をより具体的に説明
する。第２図はＮ ＯＲゲート回路の一例を示す回路図
であり、１，２，３．４は論理入力線、５は論理出力線
であり、２０．２１は入力ブロック側のＮＯＲゲート、
２２は出力ブロックのＮＯＲゲートを示す。
する。第２図はＮ ＯＲゲート回路の一例を示す回路図
であり、１，２，３．４は論理入力線、５は論理出力線
であり、２０．２１は入力ブロック側のＮＯＲゲート、
２２は出力ブロックのＮＯＲゲートを示す。
第３図は第２図に示すＮＯＲゲー１−回路を具体的に集
積回路として従来技術によりパターン配置した一例を示
す図である。図中、番号１〜５、および各論理回路Ａ、
Ｂ、Ｃは第２図に対応するものである。１５は第１のＡ
／配線層、１６は第２のＡｆｆ配線層、１７はＰ型拡散
層２３．Ｎ型拡散層２４と第１のＡｅ配線層との接続、
あるいはＰｏｆｆｙＳ ｉ配線層１９と第１のＡ２配線
層とを接続するコンタクト、１８はスルーホール配線を
示す。拡散層２３．２４の面積が出力ブロックＣと池の
ブロックＡ、Ｂとで比較するとほぼ同じに設計されてい
ることが解る。すなわち、幅方向ｙにおいて同じ大きさ
であり、長さ方向Ｘにおいて、１ブロツクの大きさの３
倍となっていることが解る。このように従来は全ブロッ
クの大きさがファンアウトに関係なくほぼ同一条件で設
計されていた。
積回路として従来技術によりパターン配置した一例を示
す図である。図中、番号１〜５、および各論理回路Ａ、
Ｂ、Ｃは第２図に対応するものである。１５は第１のＡ
／配線層、１６は第２のＡｆｆ配線層、１７はＰ型拡散
層２３．Ｎ型拡散層２４と第１のＡｅ配線層との接続、
あるいはＰｏｆｆｙＳ ｉ配線層１９と第１のＡ２配線
層とを接続するコンタクト、１８はスルーホール配線を
示す。拡散層２３．２４の面積が出力ブロックＣと池の
ブロックＡ、Ｂとで比較するとほぼ同じに設計されてい
ることが解る。すなわち、幅方向ｙにおいて同じ大きさ
であり、長さ方向Ｘにおいて、１ブロツクの大きさの３
倍となっていることが解る。このように従来は全ブロッ
クの大きさがファンアウトに関係なくほぼ同一条件で設
計されていた。
本発明の論理回路は、Ｔ、の拡散面積の小さいブロック
で全領域を作成し、機能ブロックの内用カブロックは負
荷（ファンアウト）に従って必要な分だけ並列接続する
ことにより論理回路を得ている。
で全領域を作成し、機能ブロックの内用カブロックは負
荷（ファンアウト）に従って必要な分だけ並列接続する
ことにより論理回路を得ている。
第１図は本発明の論理回路の一実施例を示すパターン配
置図であって、第２図に示すＮＯＲゲーＩ・回路を配置
したものである。図中、１１．１４はＮ型拡散層、１２
．１３はＰ型拡散層を示す。
置図であって、第２図に示すＮＯＲゲーＩ・回路を配置
したものである。図中、１１．１４はＮ型拡散層、１２
．１３はＰ型拡散層を示す。
他は第２図、第３図に示すものと同じである。
第１図と第３図に示すパターン配置を比較してみる。な
お、図中、寸法ｙとｙ′は表現上はぼ同じに示している
が実際はｙ′〒ｙ ／ ２である。拡散層１１〜１４の
それぞれが第３図の拡散層２３゜２４のそれぞれの約半
分となっている。従って、出力ブロックであるＣ回路の
ファンアウト特性を第３図のものと同じにするために第
１図のように並列接続し、第３図と同じ拡散面積を確保
している。すなわちＮ型拡散層１１と１４の面積の和が
２・１に等しく、Ｐ型拡散層１２と１３の面積の和が２
３に等しくなっている。このように配置した結果、入力
側ブロックであるＡ、８回路はそれぞれ第３図のものの
半分となり全体で３分の２の大きさにすることが出来た
。
お、図中、寸法ｙとｙ′は表現上はぼ同じに示している
が実際はｙ′〒ｙ ／ ２である。拡散層１１〜１４の
それぞれが第３図の拡散層２３゜２４のそれぞれの約半
分となっている。従って、出力ブロックであるＣ回路の
ファンアウト特性を第３図のものと同じにするために第
１図のように並列接続し、第３図と同じ拡散面積を確保
している。すなわちＮ型拡散層１１と１４の面積の和が
２・１に等しく、Ｐ型拡散層１２と１３の面積の和が２
３に等しくなっている。このように配置した結果、入力
側ブロックであるＡ、８回路はそれぞれ第３図のものの
半分となり全体で３分の２の大きさにすることが出来た
。
以上説明したように本発明は、出力ブロックのＴ、拡散
領域の面積を確保するために並列に接続することにより
、従来の負荷特性を変えることなく、さらに入力、内部
ブロックであるファンクションブロックの面積を約１／
２にすることが出来る効果があり、本発明によりＬＳＩ
チップサイズは従来より小さくすることができる。
領域の面積を確保するために並列に接続することにより
、従来の負荷特性を変えることなく、さらに入力、内部
ブロックであるファンクションブロックの面積を約１／
２にすることが出来る効果があり、本発明によりＬＳＩ
チップサイズは従来より小さくすることができる。
第１図は本発明の一実施例を示すパターン配置図、第２
図はＮＯＲゲーＩ・回路の一例を示す図で、第１図、第
３図に対応した論理回路図、第３図は従来の一実施例を
示したパターン配置図である。 １〜４〜入力信号、５・・・出力信号、１１．１４・・
・Ｎ型拡散層、１２．１３・・Ｎ型拡散層、１５・・第
１のＡｅ配線層、１６・・・第２のＡｅ配線層、１７・
・・コンタクト、１８・・・スルーホール、１９・・・
Ｐｏ１ｙｓｉ、１〜４・・・入力信号、５・・・出力信
号、２０〜２２・・・ＮＯＲ回路、２３・・Ｐ型拡散層
、２４・・・Ｎ型拡散層。
図はＮＯＲゲーＩ・回路の一例を示す図で、第１図、第
３図に対応した論理回路図、第３図は従来の一実施例を
示したパターン配置図である。 １〜４〜入力信号、５・・・出力信号、１１．１４・・
・Ｎ型拡散層、１２．１３・・Ｎ型拡散層、１５・・第
１のＡｅ配線層、１６・・・第２のＡｅ配線層、１７・
・・コンタクト、１８・・・スルーホール、１９・・・
Ｐｏ１ｙｓｉ、１〜４・・・入力信号、５・・・出力信
号、２０〜２２・・・ＮＯＲ回路、２３・・Ｐ型拡散層
、２４・・・Ｎ型拡散層。
Claims (1)
- ＭＯＳ型ゲートアレイまたはスタンダード方式のセミ
カスタムＬＳＩを構成する複数の機能ブロックからなる
論理回路において、少なくとも出力ブロックとなる機能
ブロックを予め定めたファンアウト特性になるよう並列
接続したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19136886A JPS6346748A (ja) | 1986-08-15 | 1986-08-15 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19136886A JPS6346748A (ja) | 1986-08-15 | 1986-08-15 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6346748A true JPS6346748A (ja) | 1988-02-27 |
Family
ID=16273420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19136886A Pending JPS6346748A (ja) | 1986-08-15 | 1986-08-15 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6346748A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0720233A2 (en) * | 1994-12-27 | 1996-07-03 | Nec Corporation | Library group and semiconductor integrated circuit structured thereof |
| JP2011064343A (ja) * | 2009-09-15 | 2011-03-31 | Sharp Corp | 空気調節装置の風向変更装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136238A (ja) * | 1983-12-23 | 1985-07-19 | Fujitsu Ltd | ゲートアレー大規模集積回路装置及びその製造方法 |
-
1986
- 1986-08-15 JP JP19136886A patent/JPS6346748A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136238A (ja) * | 1983-12-23 | 1985-07-19 | Fujitsu Ltd | ゲートアレー大規模集積回路装置及びその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0720233A2 (en) * | 1994-12-27 | 1996-07-03 | Nec Corporation | Library group and semiconductor integrated circuit structured thereof |
| US5663662A (en) * | 1994-12-27 | 1997-09-02 | Nec Corporation | Library group and semiconductor integrated circuit structured thereof |
| EP0720233A3 (en) * | 1994-12-27 | 2001-06-13 | Nec Corporation | Library group and semiconductor integrated circuit structured thereof |
| JP2011064343A (ja) * | 2009-09-15 | 2011-03-31 | Sharp Corp | 空気調節装置の風向変更装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| USRE39469E1 (en) | Semiconductor integrated circuit with mixed gate array and standard cell | |
| US7523436B2 (en) | Semi-custom-made semiconductor integrated circuit device, method for customization and method for redesign | |
| US5493135A (en) | Symmetrical multi-layer metal logic array with continuous substrate taps and extension portions for increased gate density | |
| JPH10335612A (ja) | 高密度ゲートアレイセル構造およびその製造方法 | |
| JPH0527981B2 (ja) | ||
| JPS61100947A (ja) | 半導体集積回路装置 | |
| US5671397A (en) | Sea-of-cells array of transistors | |
| US4499484A (en) | Integrated circuit manufactured by master slice method | |
| IE54711B1 (en) | Gate array large scale integrated circuit devices | |
| JPH0480538B2 (ja) | ||
| US5635737A (en) | Symmetrical multi-layer metal logic array with extension portions for increased gate density and a testability area | |
| JPH06509911A (ja) | 連続基板タップを備えた対称な多層金属論理アレイ | |
| JPS6346748A (ja) | 論理回路 | |
| EP0119059B1 (en) | Semiconductor integrated circuit with gate-array arrangement | |
| US5391943A (en) | Gate array cell with predefined connection patterns | |
| JPH0578190B2 (ja) | ||
| JP3644138B2 (ja) | 半導体集積回路及びその配置配線方法 | |
| JP2000040809A (ja) | 半導体装置 | |
| JP3006804B2 (ja) | ゲートアレイ型半導体集積回路装置およびそのクロックドライバのクロックスキューの調整方法 | |
| JPS59163836A (ja) | 半導体集積回路 | |
| JPS6052040A (ja) | 半導体集積回路 | |
| JP6836137B2 (ja) | 半導体装置及びそのレイアウト設計方法 | |
| JPH073863B2 (ja) | 半導体集積回路 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JPH0120538B2 (ja) |