JP3006804B2 - ゲートアレイ型半導体集積回路装置およびそのクロックドライバのクロックスキューの調整方法 - Google Patents
ゲートアレイ型半導体集積回路装置およびそのクロックドライバのクロックスキューの調整方法Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、特に配線抵抗による遅
延時間のバラツキを低減したゲートアレイ型半導体集積
回路装置およびそのクロックドライバのクロックスキュ
ーの調整方法に関する。
延時間のバラツキを低減したゲートアレイ型半導体集積
回路装置およびそのクロックドライバのクロックスキュ
ーの調整方法に関する。
【０００２】
【従来の技術】大規模集積回路はクロック信号により全
体の動作を制御して使用される場合が多い。このクロッ
ク信号はフリップフロップ（Ｆ／Ｆ）等のクロック入力
端に入力されるが、１本のクロック信号線に接続される
フリップフロップの数は例えば１０００個以上であるた
め、各フリップフロップへのクロック入力には時間差が
生じる。このような遅延時間のバラツキによるクロック
入力の時間差はクロックスキューと呼ばれており、シス
テム全体の性能の対してクロックスキューの低減が要求
されている。
体の動作を制御して使用される場合が多い。このクロッ
ク信号はフリップフロップ（Ｆ／Ｆ）等のクロック入力
端に入力されるが、１本のクロック信号線に接続される
フリップフロップの数は例えば１０００個以上であるた
め、各フリップフロップへのクロック入力には時間差が
生じる。このような遅延時間のバラツキによるクロック
入力の時間差はクロックスキューと呼ばれており、シス
テム全体の性能の対してクロックスキューの低減が要求
されている。
【０００３】図６は従来のゲートアレイ型半導体集積回
路装置を示す回路図である。なお、図６はｎm+1 個のフ
リップフロップ２４へのクロック分配を示すものであ
る。バッファ回路２３はファンアウト数をｎとしてｍ段
構成で分岐して設けられており、その入力端が入力バッ
ファ２２を介してクロック入力端子２１に接続されてい
る。バッファ回路２３の最終段にはファンアウト数をｎ
としてｎm+1 個のフリップフロップ２４が接続されてい
る。このように大規模集積回路においては、エレクトロ
マイグレーション等による制限又は遅延時間の増加によ
る制限が存在するため、例えば、ｎ＝４のときに１０２
４個のフリップフロップ２４を制御する場合、バッファ
回路２３を４段構成（ｍ＝４）で接続したブロック分配
回路が必要になる。
路装置を示す回路図である。なお、図６はｎm+1 個のフ
リップフロップ２４へのクロック分配を示すものであ
る。バッファ回路２３はファンアウト数をｎとしてｍ段
構成で分岐して設けられており、その入力端が入力バッ
ファ２２を介してクロック入力端子２１に接続されてい
る。バッファ回路２３の最終段にはファンアウト数をｎ
としてｎm+1 個のフリップフロップ２４が接続されてい
る。このように大規模集積回路においては、エレクトロ
マイグレーション等による制限又は遅延時間の増加によ
る制限が存在するため、例えば、ｎ＝４のときに１０２
４個のフリップフロップ２４を制御する場合、バッファ
回路２３を４段構成（ｍ＝４）で接続したブロック分配
回路が必要になる。
【０００４】図７は図６のゲートアレイ型半導体集積回
路装置を半導体チップ上に展開して示す回路図である。
この図７に示すように、バッファ回路２３は矩形の半導
体チップ２５上に平面視で均等に配置されている。これ
により、バッファ回路２３の最終段に接続されるフリッ
プフロップ２４のクロックスキューを最小限に低減する
ことができる。
路装置を半導体チップ上に展開して示す回路図である。
この図７に示すように、バッファ回路２３は矩形の半導
体チップ２５上に平面視で均等に配置されている。これ
により、バッファ回路２３の最終段に接続されるフリッ
プフロップ２４のクロックスキューを最小限に低減する
ことができる。
【０００５】図８はクロックドライバを有する従来のゲ
ートアレイ型半導体集積回路装置を示す回路図である。
クロックドライバ２６は段数に応じてその数を増加させ
た複数段のバッファ回路で構成されている。クロックド
ライバ２６の最終段には複数個のフリップフロップ２４
が接続されている。このようなゲートアレイ型半導体集
積回路装置においては、クロックドライバ２６の低イン
ピーダンス出力により全てのフリップフロップ２４を制
御することができる。
ートアレイ型半導体集積回路装置を示す回路図である。
クロックドライバ２６は段数に応じてその数を増加させ
た複数段のバッファ回路で構成されている。クロックド
ライバ２６の最終段には複数個のフリップフロップ２４
が接続されている。このようなゲートアレイ型半導体集
積回路装置においては、クロックドライバ２６の低イン
ピーダンス出力により全てのフリップフロップ２４を制
御することができる。
【０００６】図９は図８のゲートアレイ型半導体集積回
路装置を半導体チップ上に展開して示す回路図である。
この場合、フリップフロップ２４のクロックスキューは
クロックドライバ２６とフリップフロップ２４との相対
距離及びその配線抵抗に大きく依存するため、フリップ
フロップ２４の配置位置を工夫し、抵抗値が低い配線を
使用することによりクロックスキューを低減している。
路装置を半導体チップ上に展開して示す回路図である。
この場合、フリップフロップ２４のクロックスキューは
クロックドライバ２６とフリップフロップ２４との相対
距離及びその配線抵抗に大きく依存するため、フリップ
フロップ２４の配置位置を工夫し、抵抗値が低い配線を
使用することによりクロックスキューを低減している。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た従来のゲートアレイ型半導体集積回路装置は、コンピ
ュータを使用してフリップフロップ等の回路要素を半導
体チップ上に配置し、この回路要素の相互配線を設計し
ており、クロックスキューの低減を勘案した場合、図１
０に示すフローチャート図に沿って設計される。この図
１０に示すように、先ず、クロック指定工程Ｓ１におい
て、予めクロック信号を回路接続情報の中で指定する。
次に、配置工程Ｓ２においてクロックスキューが小さく
なるように回路要素の配置位置を工夫した後に、配線工
程Ｓ３において回路要素の相互配線を設計する。その
後、スキューチェック工程Ｓ４においてクロックスキュ
ーをチェックし、例えばクロックスキューがその規定値
よりも大きい場合には配置工程Ｓ２に戻り、クロックス
キューを参考にして回路要素の配置位置を変更する。こ
のようにクロックスキューが規定値よりも大きいと配置
工程Ｓ２にまで戻らなければならないので、ゲートアレ
イ型半導体集積回路装置の開発期間が長くなるという問
題点がある。また、回路要素の再配置には熟練を要し、
その設計が困難であると共に、フリップフロップ等につ
いてクロックスキューの低減を重視しすぎると、他の回
路に対する配置位置が遠くなり、システム全体としての
性能が制限されてしまう。
た従来のゲートアレイ型半導体集積回路装置は、コンピ
ュータを使用してフリップフロップ等の回路要素を半導
体チップ上に配置し、この回路要素の相互配線を設計し
ており、クロックスキューの低減を勘案した場合、図１
０に示すフローチャート図に沿って設計される。この図
１０に示すように、先ず、クロック指定工程Ｓ１におい
て、予めクロック信号を回路接続情報の中で指定する。
次に、配置工程Ｓ２においてクロックスキューが小さく
なるように回路要素の配置位置を工夫した後に、配線工
程Ｓ３において回路要素の相互配線を設計する。その
後、スキューチェック工程Ｓ４においてクロックスキュ
ーをチェックし、例えばクロックスキューがその規定値
よりも大きい場合には配置工程Ｓ２に戻り、クロックス
キューを参考にして回路要素の配置位置を変更する。こ
のようにクロックスキューが規定値よりも大きいと配置
工程Ｓ２にまで戻らなければならないので、ゲートアレ
イ型半導体集積回路装置の開発期間が長くなるという問
題点がある。また、回路要素の再配置には熟練を要し、
その設計が困難であると共に、フリップフロップ等につ
いてクロックスキューの低減を重視しすぎると、他の回
路に対する配置位置が遠くなり、システム全体としての
性能が制限されてしまう。
【０００８】本発明はかかる問題点に鑑みてなされたも
のであって、配線設計後に遅延時間のバラツキを低減す
ることができ、開発期間を短縮することができるゲート
アレイ型半導体集積回路装置を提供することを目的とす
る。
のであって、配線設計後に遅延時間のバラツキを低減す
ることができ、開発期間を短縮することができるゲート
アレイ型半導体集積回路装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明に係るゲートアレ
イ型半導体集積回路装置は、半導体基板上に初段から最
終段までの複数段のバッファ回路からなるクロックドラ
イバを設け、初段のバッファ回路にクロック信号を入力
し、最終段のバッファ回路がクロック信号を出力して配
分するゲートアレイ型半導体集積回路装置において、初
段の次段から最終段までのバッファ回路の入力ごとにそ
れぞれ抵抗値を調整可能な抵抗体を有し、最終段のバッ
ファ回路が出力し配分するクロック信号間のクロックス
キューが低減する抵抗値に抵抗体をそれぞれ調整するこ
とを特徴とする。さらに本発明に係るゲートアレイ型半
導体集積回路装置は、抵抗体が半導体基板上の拡散抵抗
領域に、初段の次段から最終段までのバッファ回路ごと
にそれぞれ形成され、拡散抵抗領域に形成される第１の
コンタクトと第２のコンタクトとの相互間隔に応じて抵
抗体の抵抗値がそれぞれ変化する。また本発明に係るゲ
ートアレイ型半導体集積回路装置は、半導体基板上に形
成される第１の基本セルと、第１の基本セルの出力と入
力が接続される複数の第２の基本セルと、第２の基本セ
ルの入力側ごとにそれぞれ設けられた第１の基本セルか
らの入力信号に対する複数の基本セル間の入力信号の時
間差調整用の抵抗体とを有し、入力信号は抵抗体をそれ
ぞれ介して第２の基本セルに入力され、基本セルがバッ
ファ回路であり、入力信号がクロック信号であることを
特徴とする。さらに本発明に係るゲートアレイ型半導体
集積回路装置は、抵抗体は半導体基板上の拡散抵抗領域
に第２の基本セルごとに形成され、拡散抵抗領域に形成
される第１のコンタクトと第２のコンタクトとの相互間
隔に応じて抵抗体の抵抗値がそれぞれ変化し、第１のコ
ンタクトを介して第１の基本セルの出力に接続された配
線が拡散抵抗領域に接続され、第２のコンタクトを介し
て第２の基本セルの入力にそれぞれ接続された配線が拡
散抵抗領域のそれぞれに接続される。本発明に係るゲー
トアレイ型半導体集積回路装置のクロックドライバのク
ロックスキューの調整方法は、半導体基板上に初段から
最終段までの複数段のバッファ回路からなるクロックド
ライバを配置した後、初段の次段から最終段までのバッ
ファ回路の入力ごとにそれぞれ設けられた抵抗値を調整
可能な抵抗体が、最終段のバッファ回路が出力し配分す
るクロック信号間のクロックスキューを低減する抵抗値
になるようにそれぞれ調整され、抵抗体の調整後にバッ
ファ回路の再配置を行わないことを特徴とする。
イ型半導体集積回路装置は、半導体基板上に初段から最
終段までの複数段のバッファ回路からなるクロックドラ
イバを設け、初段のバッファ回路にクロック信号を入力
し、最終段のバッファ回路がクロック信号を出力して配
分するゲートアレイ型半導体集積回路装置において、初
段の次段から最終段までのバッファ回路の入力ごとにそ
れぞれ抵抗値を調整可能な抵抗体を有し、最終段のバッ
ファ回路が出力し配分するクロック信号間のクロックス
キューが低減する抵抗値に抵抗体をそれぞれ調整するこ
とを特徴とする。さらに本発明に係るゲートアレイ型半
導体集積回路装置は、抵抗体が半導体基板上の拡散抵抗
領域に、初段の次段から最終段までのバッファ回路ごと
にそれぞれ形成され、拡散抵抗領域に形成される第１の
コンタクトと第２のコンタクトとの相互間隔に応じて抵
抗体の抵抗値がそれぞれ変化する。また本発明に係るゲ
ートアレイ型半導体集積回路装置は、半導体基板上に形
成される第１の基本セルと、第１の基本セルの出力と入
力が接続される複数の第２の基本セルと、第２の基本セ
ルの入力側ごとにそれぞれ設けられた第１の基本セルか
らの入力信号に対する複数の基本セル間の入力信号の時
間差調整用の抵抗体とを有し、入力信号は抵抗体をそれ
ぞれ介して第２の基本セルに入力され、基本セルがバッ
ファ回路であり、入力信号がクロック信号であることを
特徴とする。さらに本発明に係るゲートアレイ型半導体
集積回路装置は、抵抗体は半導体基板上の拡散抵抗領域
に第２の基本セルごとに形成され、拡散抵抗領域に形成
される第１のコンタクトと第２のコンタクトとの相互間
隔に応じて抵抗体の抵抗値がそれぞれ変化し、第１のコ
ンタクトを介して第１の基本セルの出力に接続された配
線が拡散抵抗領域に接続され、第２のコンタクトを介し
て第２の基本セルの入力にそれぞれ接続された配線が拡
散抵抗領域のそれぞれに接続される。本発明に係るゲー
トアレイ型半導体集積回路装置のクロックドライバのク
ロックスキューの調整方法は、半導体基板上に初段から
最終段までの複数段のバッファ回路からなるクロックド
ライバを配置した後、初段の次段から最終段までのバッ
ファ回路の入力ごとにそれぞれ設けられた抵抗値を調整
可能な抵抗体が、最終段のバッファ回路が出力し配分す
るクロック信号間のクロックスキューを低減する抵抗値
になるようにそれぞれ調整され、抵抗体の調整後にバッ
ファ回路の再配置を行わないことを特徴とする。
【００１０】
【作用】本発明においては、入力信号は抵抗体を介して
基本セルに入力され、この抵抗体の抵抗値はコンタクト
の位置に応じて変更することができる。このため、配線
抵抗により複数個の基本セルの遅延時間にバラツキが生
じた場合に、前記抵抗体の抵抗値を変更することにより
遅延時間のバラツキが小さくなるように調整することが
できる。
基本セルに入力され、この抵抗体の抵抗値はコンタクト
の位置に応じて変更することができる。このため、配線
抵抗により複数個の基本セルの遅延時間にバラツキが生
じた場合に、前記抵抗体の抵抗値を変更することにより
遅延時間のバラツキが小さくなるように調整することが
できる。
【００１１】本発明によれば、配線設計後に前記抵抗体
のコンタクトの位置を変更して遅延時間のバラツキを低
減することができるので、従来のように回路要素の配置
及び配線設計を繰り返し行う場合とは異なって、ゲート
アレイ型半導体集積回路装置の開発期間を短縮すること
ができる。
のコンタクトの位置を変更して遅延時間のバラツキを低
減することができるので、従来のように回路要素の配置
及び配線設計を繰り返し行う場合とは異なって、ゲート
アレイ型半導体集積回路装置の開発期間を短縮すること
ができる。
【００１２】なお、抵抗体としては、基本セルに含まれ
るＭＯＳトランジスタ等の拡散領域を使用することがで
きる。
るＭＯＳトランジスタ等の拡散領域を使用することがで
きる。
【００１３】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【００１４】図１は本発明の実施例に係るゲートアレイ
型半導体集積回路装置を示す平面図、図２はその回路
図、図３はその抵抗体を抽出して示す部分拡大平面図で
ある。半導体基板（図示せず）の表面にはＮウェル領域
１、Ｐウェル領域２及び拡散抵抗領域８が相互に適長間
隔をおいて形成されている。Ｎウェル領域１及びＰウェ
ル領域２にはＰ型ＭＯＳトランジスタ１ａ及びＮ型ＭＯ
Ｓトランジスタ２ａが設けられており、このＭＯＳトラ
ンジスタ１ａ，２ａが基本セルを構成している。ゲート
電極３はＮウェル領域１及びＰウェル領域２上に跨がっ
て形成されており、ＭＯＳトランジスタ１ａ，２ａのゲ
ート電位は共通電位となっている。また、Ｐ型ＭＯＳト
ランジスタ１ａのソースは電源ＶDDに接続され、Ｎ型Ｍ
ＯＳトランジスタ２ｂのソースは接地ＧＮＤに接続され
ている。そして、この半導体基板上には層間絶縁膜を介
して第１層配線４ａ乃至４ｄ及び第２層配線５ａ乃至５
ｃがパターン形成されており、これによりゲート電極３
への入力は拡散抵抗領域８を介して行われるようになっ
ている。即ち、入力側の第２層配線５ａはスルーホール
７を介して第１層配線４ａに接続され、この第１層配線
４ａはコンタクト６を介して拡散抵抗領域８の一端に接
続されている。拡散抵抗領域８の他端はコンタクト６を
介して第１層配線４ｂに接続されている。なお、拡散抵
抗領域８の１対のコンタクト６間の抵抗値はＲである。
第１層配線４ｂはスルーホール７を介して第２層配線５
ｂに接続されている。この第２層配線５ｂはスルーホー
ル７を介して第１層配線４ｃに接続され、この第１層配
線４ｃはコンタクト６を介してゲート電極３に接続され
ている。一方、Ｐ型ＭＯＳトランジスタ１ａ及びＮ型Ｍ
ＯＳトランジスタ２ｂのドレインは夫々コンタクト６を
介して第１層配線４ｄに接続されている。この第１層配
線４ｄはスルーホール７を介して出力側の第２層配線５
ｃに接続されている。
型半導体集積回路装置を示す平面図、図２はその回路
図、図３はその抵抗体を抽出して示す部分拡大平面図で
ある。半導体基板（図示せず）の表面にはＮウェル領域
１、Ｐウェル領域２及び拡散抵抗領域８が相互に適長間
隔をおいて形成されている。Ｎウェル領域１及びＰウェ
ル領域２にはＰ型ＭＯＳトランジスタ１ａ及びＮ型ＭＯ
Ｓトランジスタ２ａが設けられており、このＭＯＳトラ
ンジスタ１ａ，２ａが基本セルを構成している。ゲート
電極３はＮウェル領域１及びＰウェル領域２上に跨がっ
て形成されており、ＭＯＳトランジスタ１ａ，２ａのゲ
ート電位は共通電位となっている。また、Ｐ型ＭＯＳト
ランジスタ１ａのソースは電源ＶDDに接続され、Ｎ型Ｍ
ＯＳトランジスタ２ｂのソースは接地ＧＮＤに接続され
ている。そして、この半導体基板上には層間絶縁膜を介
して第１層配線４ａ乃至４ｄ及び第２層配線５ａ乃至５
ｃがパターン形成されており、これによりゲート電極３
への入力は拡散抵抗領域８を介して行われるようになっ
ている。即ち、入力側の第２層配線５ａはスルーホール
７を介して第１層配線４ａに接続され、この第１層配線
４ａはコンタクト６を介して拡散抵抗領域８の一端に接
続されている。拡散抵抗領域８の他端はコンタクト６を
介して第１層配線４ｂに接続されている。なお、拡散抵
抗領域８の１対のコンタクト６間の抵抗値はＲである。
第１層配線４ｂはスルーホール７を介して第２層配線５
ｂに接続されている。この第２層配線５ｂはスルーホー
ル７を介して第１層配線４ｃに接続され、この第１層配
線４ｃはコンタクト６を介してゲート電極３に接続され
ている。一方、Ｐ型ＭＯＳトランジスタ１ａ及びＮ型Ｍ
ＯＳトランジスタ２ｂのドレインは夫々コンタクト６を
介して第１層配線４ｄに接続されている。この第１層配
線４ｄはスルーホール７を介して出力側の第２層配線５
ｃに接続されている。
【００１５】このように構成されるゲートアレイ型半導
体集積回路装置においては、抵抗体としての抵抗拡散領
域８の抵抗値Ｒはコンタクト６の位置（相互間隔）に応
じて変更することができる。このため、配線抵抗により
基本セル（ＭＯＳトランジスタ１ａ，２ａ）の遅延時間
にバラツキが生じた場合に、抵抗拡散領域８の抵抗値Ｒ
を変更することにより遅延時間のバラツキが小さくなる
ように調整することができる。
体集積回路装置においては、抵抗体としての抵抗拡散領
域８の抵抗値Ｒはコンタクト６の位置（相互間隔）に応
じて変更することができる。このため、配線抵抗により
基本セル（ＭＯＳトランジスタ１ａ，２ａ）の遅延時間
にバラツキが生じた場合に、抵抗拡散領域８の抵抗値Ｒ
を変更することにより遅延時間のバラツキが小さくなる
ように調整することができる。
【００１６】本実施例によれば、配線設計後に抵抗拡散
領域８のコンタクト６の位置を変更して遅延時間のバラ
ツキを低減することができるので、従来のように回路要
素の配置及び配線設計を繰り返し行う場合とは異なっ
て、ゲートアレイ型半導体集積回路装置の開発期間を短
縮することができる。
領域８のコンタクト６の位置を変更して遅延時間のバラ
ツキを低減することができるので、従来のように回路要
素の配置及び配線設計を繰り返し行う場合とは異なっ
て、ゲートアレイ型半導体集積回路装置の開発期間を短
縮することができる。
【００１７】図４は本実施例に係るゲートアレイ型半導
体集積回路装置の設計方法を示すフローチャート図であ
る。この場合、図１０に示す従来例とは異なって、配線
設計後のスキューチェック工程Ｓ４において、クロック
スキューがその規定値よりも大きい場合には、抵抗値修
正工程Ｓ５において、配線抵抗に応じて抵抗体の抵抗値
を変更してクロックスキューを小さくする。例えば、図
９に示す従来例においては、クロックドライバ２６から
遠い位置に配置されたフリップフロップ２４は配線抵抗
が大きくなるので、このフリップフロップ２４のクロッ
ク入力を行うインバータセルの入力端に抵抗体を設け、
この抵抗体のコンタクト間距離を縮めてその抵抗値を小
さくする。また、クロックドライバ２６に近い位置に配
置されたフリップフロップ２４は配線抵抗が小さくなる
ので、このフリップフロップ２４のクロック入力を行う
インバータセルの入力端に抵抗体を設け、この抵抗体の
コンタクト間距離を拡げてその抵抗値を大きくする。こ
のようにして配線抵抗に応じて抵抗体の抵抗値を調整す
ることによりクロックスキューを小さくすることができ
る。この場合、抵抗体の抵抗値を例えば０Ωから１００
Ωまでの範囲で変更可能にすることにより、半導体チッ
プ全体のクロックスキューを０．５ナノ秒以下にするこ
とができる。
体集積回路装置の設計方法を示すフローチャート図であ
る。この場合、図１０に示す従来例とは異なって、配線
設計後のスキューチェック工程Ｓ４において、クロック
スキューがその規定値よりも大きい場合には、抵抗値修
正工程Ｓ５において、配線抵抗に応じて抵抗体の抵抗値
を変更してクロックスキューを小さくする。例えば、図
９に示す従来例においては、クロックドライバ２６から
遠い位置に配置されたフリップフロップ２４は配線抵抗
が大きくなるので、このフリップフロップ２４のクロッ
ク入力を行うインバータセルの入力端に抵抗体を設け、
この抵抗体のコンタクト間距離を縮めてその抵抗値を小
さくする。また、クロックドライバ２６に近い位置に配
置されたフリップフロップ２４は配線抵抗が小さくなる
ので、このフリップフロップ２４のクロック入力を行う
インバータセルの入力端に抵抗体を設け、この抵抗体の
コンタクト間距離を拡げてその抵抗値を大きくする。こ
のようにして配線抵抗に応じて抵抗体の抵抗値を調整す
ることによりクロックスキューを小さくすることができ
る。この場合、抵抗体の抵抗値を例えば０Ωから１００
Ωまでの範囲で変更可能にすることにより、半導体チッ
プ全体のクロックスキューを０．５ナノ秒以下にするこ
とができる。
【００１８】図５は本実施例に係るゲートアレイ型半導
体集積回路装置における抵抗体の変形例を示す部分拡大
平面図である。抵抗体としては、拡散抵抗領域８の替わ
りに、ゲート電極３を延在させてパターン形成したポリ
シリコン抵抗９が使用されている。この場合、ポリシリ
コン抵抗９は拡散抵抗領域８に比して抵抗値の制御性が
劣るものの、その寄生容量を低減することができると共
に、その形成面積を小さくすることができるという利点
がある。
体集積回路装置における抵抗体の変形例を示す部分拡大
平面図である。抵抗体としては、拡散抵抗領域８の替わ
りに、ゲート電極３を延在させてパターン形成したポリ
シリコン抵抗９が使用されている。この場合、ポリシリ
コン抵抗９は拡散抵抗領域８に比して抵抗値の制御性が
劣るものの、その寄生容量を低減することができると共
に、その形成面積を小さくすることができるという利点
がある。
【００１９】
【発明の効果】以上説明したように本発明によれば、入
力信号は抵抗体を介して基本セルに入力され、この抵抗
体の抵抗値はコンタクトの位置に応じて変更可能である
から、配線抵抗により複数個の基本セルの遅延時間にバ
ラツキが生じた場合に、前記抵抗体の抵抗値を変更する
ことにより遅延時間のバラツキを低減することができ
る。この場合、配線設計後に前記抵抗体のコンタクトの
位置を変更することができるので、ゲートアレイ型半導
体集積回路装置の開発期間を短縮することができる。
力信号は抵抗体を介して基本セルに入力され、この抵抗
体の抵抗値はコンタクトの位置に応じて変更可能である
から、配線抵抗により複数個の基本セルの遅延時間にバ
ラツキが生じた場合に、前記抵抗体の抵抗値を変更する
ことにより遅延時間のバラツキを低減することができ
る。この場合、配線設計後に前記抵抗体のコンタクトの
位置を変更することができるので、ゲートアレイ型半導
体集積回路装置の開発期間を短縮することができる。
【図１】本発明の実施例に係るゲートアレイ型半導体集
積回路装置を示す平面図である。
積回路装置を示す平面図である。
【図２】本発明の実施例に係るゲートアレイ型半導体集
積回路装置を示す回路図である。
積回路装置を示す回路図である。
【図３】本発明の実施例に係るゲートアレイ型半導体集
積回路装置の抵抗体を抽出して示す部分拡大平面図であ
る。
積回路装置の抵抗体を抽出して示す部分拡大平面図であ
る。
【図４】本発明の実施例に係るゲートアレイ型半導体集
積回路装置の設計方法を示すフローチャート図である。
積回路装置の設計方法を示すフローチャート図である。
【図５】本発明の実施例に係るゲートアレイ型半導体集
積回路装置における抵抗体の変形例を示す部分拡大平面
図である。
積回路装置における抵抗体の変形例を示す部分拡大平面
図である。
【図６】従来のゲートアレイ型半導体集積回路装置を示
す回路図である。
す回路図である。
【図７】図６のゲートアレイ型半導体集積回路装置を半
導体チップ上に展開して示す回路図である。
導体チップ上に展開して示す回路図である。
【図８】クロックドライバを有する従来のゲートアレイ
型半導体集積回路装置を示す回路図である。
型半導体集積回路装置を示す回路図である。
【図９】図８のゲートアレイ型半導体集積回路装置を半
導体チップ上に展開して示す回路図である。
導体チップ上に展開して示す回路図である。
【図１０】従来のゲートアレイ型半導体集積回路装置の
設計方法を示すフローチャート図である。
設計方法を示すフローチャート図である。
１；Ｎウェル領域 ２；Ｐウェル領域 ３；ゲート電極 ４ａ，４ｂ，４ｃ，４ｄ；第１層配線 ５ａ，５ｂ，５ｃ；第２層配線 ６；コンタクト ７；スルーホール ８；拡散抵抗領域 ９；ポリシリコン抵抗
Claims (5)
- 【請求項１】 半導体基板上に初段から最終段までの複
数段のバッファ回路からなるクロックドライバを設け、
前記初段のバッファ回路にクロック信号を入力し、前記
最終段のバッファ回路が前記クロック信号を出力して配
分するゲートアレイ型半導体集積回路装置において、前
記初段の次段から前記最終段までの前記バッファ回路の
入力ごとにそれぞれ抵抗値を調整可能な抵抗体を有し、
前記最終段のバッファ回路が出力し配分する前記クロッ
ク信号間のクロックスキューが低減する抵抗値に前記抵
抗体をそれぞれ調整することを特徴とするゲートアレイ
型半導体集積回路装置。 - 【請求項２】 前記抵抗体が前記半導体基板上の拡散抵
抗領域に、前記初段の次段から前記最終段までの前記バ
ッファ回路ごとにそれぞれ形成され、該拡散抵抗領域に
形成される第１のコンタクトと第２のコンタクトとの相
互間隔に応じて前記抵抗体の抵抗値がそれぞれ変化する
請求項１記載のゲートアレイ型半導体集積回路装置。 - 【請求項３】 半導体基板上に形成される第１の基本セ
ルと、該第１の基本セルの出力と入力が接続される複数
の第２の基本セルと、該第２の基本セルの入力側ごとに
それぞれ設けられた前記第１の基本セルからの入力信号
に対する前記複数の基本セル間の入力信号の時間差調整
用の抵抗体とを有し、前記入力信号は前記抵抗体をそれ
ぞれ介して前記第２の基本セルに入力され、前記基本セ
ルがバッファ回路であり、前記入力信号がクロック信号
であることを特徴とするゲートアレイ型半導体集積回路
装置。 - 【請求項４】 前記抵抗体は前記半導体基板上の拡散抵
抗領域に前記第２の基本セルごとに形成され、該拡散抵
抗領域に形成される第１のコンタクトと第２のコンタク
トとの相互間隔に応じて前記抵抗体の抵抗値がそれぞれ
変化し、前記第１のコンタクトを介して前記第１の基本
セルの出力に接続された配線が前記拡散抵抗領域に接続
され、前記第２のコンタクトを介して前記第２の基本セ
ルの入力にそれぞれ接続された配線が前記拡散抵抗領域
のそれぞれに接続される請求項３記載のゲートアレイ型
半導体集積回路装置。 - 【請求項５】 半導体基板上に初段から最終段までの複
数段のバッファ回路 からなるクロックドライバを配置し
た後、前記初段の次段から前記最終段までの前記バッフ
ァ回路の入力ごとにそれぞれ設けられた抵抗値を調整可
能な抵抗体が、前記最終段の前記バッファ回路が出力し
配分するクロック信号間のクロックスキューを低減する
抵抗値になるようにそれぞれ調整され、前記抵抗体の調
整後に前記バッファ回路の再配置を行わないことを特徴
とするゲートアレイ型半導体集積回路装置のクロックド
ライバのクロックスキューの調整方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215875A JP3006804B2 (ja) | 1991-07-31 | 1991-07-31 | ゲートアレイ型半導体集積回路装置およびそのクロックドライバのクロックスキューの調整方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3215875A JP3006804B2 (ja) | 1991-07-31 | 1991-07-31 | ゲートアレイ型半導体集積回路装置およびそのクロックドライバのクロックスキューの調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0536950A JPH0536950A (ja) | 1993-02-12 |
| JP3006804B2 true JP3006804B2 (ja) | 2000-02-07 |
Family
ID=16679708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3215875A Expired - Lifetime JP3006804B2 (ja) | 1991-07-31 | 1991-07-31 | ゲートアレイ型半導体集積回路装置およびそのクロックドライバのクロックスキューの調整方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3006804B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3926011B2 (ja) | 1997-12-24 | 2007-06-06 | 株式会社ルネサステクノロジ | 半導体装置の設計方法 |
| WO2006014850A2 (en) * | 2004-07-27 | 2006-02-09 | Toppan Photomasks, Inc. | Systems and methods for forming integrated circuit components having precise characteristics |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246767A (ja) * | 1988-08-08 | 1990-02-16 | Nec Corp | ゲートアレー方式の半導体集積回路 |
| JPH0287666A (ja) * | 1988-09-26 | 1990-03-28 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH0795590B2 (ja) * | 1988-10-31 | 1995-10-11 | 日本電気株式会社 | セミカスタム半導体集積回路の設計方法 |
-
1991
- 1991-07-31 JP JP3215875A patent/JP3006804B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0536950A (ja) | 1993-02-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970930 |