KR950001759B1 - 마스터 슬라이스 방식에 있어서의 반도체집적회로의 제조방법 - Google Patents

마스터 슬라이스 방식에 있어서의 반도체집적회로의 제조방법 Download PDF

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Abstract

내용 없음.

Description

마스터 슬라이스 방식에 있어서의 반도체집적회로의 제조방법
제1도는 본 발명의 제1실시예에 따른 구성을 나타낸 패턴평면도.
제2도는 본 발명의 제2실시예에 따른 구성을 나타낸 패턴평면도.
제3도는 본 발명의 제3실시예에 따른 구성을 나타낸 패턴평면도.
제4도는 제3도에 있어서의 일부 확대평면도.
제5도는 본 발명의 제4실시예에 따른 구성을 나타낸 패턴평면도.
제6도는 본 발명의 종래기술을 비교하여 나타낸 평가도이다.
* 도면의 주요부분에 대한 부호의 설명
11 : P형 확산영역 12 : N형 확산영역
13, 14 : 게이트 15, 16 : 금석배선
17, 18 : 게이트전극 19, 20 : 기판전극
[산업상의 이용분야]
본 발명은 마스터 슬라이스 구조(Master Slice 構造)의 개량에 관한 것으로, 특히 미세화된 배선공정에 있어서 신뢰성이 요구되는 마스터 슬라이스 방식에서의 반도체집적회로의 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
마스터 슬라이스 방식의 반도체집적회로(마스터 슬라이스 LSI)는 소량 다품종의 IC개발에 적합하여, 아날로그 IC나 디지탈 IC에 사용되고 있다. 종래에 이미 공통 사용하는 웨이퍼, 소위 마스터 슬라이스는 트랜지스터의 레벨까지 사전에 만들어 넣은 것을 사용하고 있다. 트랜지스터의 각 노오드(예컨대, MOS형 트랜지스터에서는 소오스, 드레인, 게이트)는 각각 독립되어 있고, 그 자체의 접속관계는 가지고 있지 않다. 트랜지스터간의 배선 등의 배선공정은 후에 금속배선층을 통하여 이루어진다. 이들 트랜지스터간의 배선은 퍼스널라이즈(Personalize)라고 불리우고 있다. 그 과정에서 금속배선층의 패턴을 변경함에 따라 트랜지스터의 접속관계를 바꿈으로써 여러 가지의 사용용도에 대응하고 있다.
근년, LSI의 미세가공기술의 진보와 그 응용범위의 확대에 수반하여, 상기한 마스터 슬라이스 LSI에는 다음과 같은 문제가 생기고 있다.
첫 번째로, 금속배선층의 미세화에 수반하는 신뢰성의 저하를 들 수 있다.
특히, 금속배선층으로 사용되는 알루미늄에서는 일랙트로 마이그레이션(Electro-migration)이나 스트레스 마이그레이션(Stress-migration)이 현저해져서 단선이 생길 우려가 있다. 이에 대한 설계상의 대책으로써, 금속배선층에 있어서, 최소가공칫수를 크게 하던가, 배선층을 두껍게 하는 대책이 사용되고 있다. 그런데, 이들 대책은 모두 LSI의 미세화에 방해가 되어 바람직하지 않다.
두 번째로, ROM과 RAM처럼 고밀도가 요구되는 소자의 실현이 곤란한 것을 들 수 있다.
최근, 게이트 어레이와 SRAM, 혹은 DRAM을 혼재시킨 마스터 슬라이스 LSI가 제작되게 되었다. 이들은 논리게이트용과 메모리용으로 마스터 슬라이스를 구성하는 기본블록이 별도로 되어 있다. 그리고 상술한 퍼스널라이즈시에 메모리의 구성을 결정함과 더불어 소망하는 논리를 구성하도록 되어 있다.
메모리의 구성을 고려한다면, 센스앰프의 수효 등 그 부분의 구조에서 메모리의 응용분야가 한정되고 있다. 또한, 메모리용의 기본블록의 배선자체는 패턴이 단조로워서 게이트 어레이의 기본 셀 정도의 자유도를 필요로 하지 않는다. 따라서, 오히려 메모리에 관계되는 부분에 관해서는 마스터 슬라이스의 단계에서 어느 정도 트랜지스터 주위의 배선을 끝마쳐 놓는 쪽이 설계의 효율 및 신뢰성의 면에서도 좋다고 생각된다.
이와 같이, 종래의 마스터 슬라이스에서는 LSI의 미세가공 및 응용범위의 확대에 수반하여 차후의 배선공정에서의 금속배선층의 신뢰성이 저하되고, 고밀도가 요구되는 소자의 실현이 곤란하다는 결점이 있다.
[발명의 목적]
본 발명은 상기한 사정을 고려하여 이루어진 것으로, 금속배선층의 강화 및 설계의 용이성을 도모한 마스터 슬라이스 방식에 있어서의 반도체집적회로의 제조방법을 제공하고자 함에 그 목적이 있다.
[발명의 구성]
본 발명에 따른 마스터 슬라이스 방식에 있어서의 반도체집적회로의 제조방법은, 배선공정에 있어서 실행되는 2층 이상의 M층 금속배선(M＞2)을 갖춘 마스터 슬라이스 방식의 반도체집적회로에 있어서, 상기 M층 금속배선중 최하층으로부터 m층(M＞m)까지를 공통 사용하는 웨이퍼에 구비시켜서 이를 마스터 슬라이스로 하며, 나머지 M-m층의 금속배선층을 필요한 논리 기능을 얻기 위한 퍼스널라이즈에 사용하는 것을 특징으로 하고 있다.
[작용]
본 발명에서는 최하층을 전원배선으로 하여 마스터 슬라이스에 만들어 넣어 두고, 전원배선을 일정한 폭으로 트랜지스터 주변을 타고 뻗어가게 함으로써, 일렉트로 마이그레이션이나 스트레스 마이그레이션에 의한 전원 배선의 단선 문제를 해소한다. 이로써, 퍼스널라이즈에 있어서, 신뢰성이 높은 설계가 단시간에 실현된다. 또한, 메모리가 혼재되어 있는 마스터 슬라이스 LSI에서는 m층까지를 변경되지 않는 메모리셀이나 그 주변회로로써 배선을 끝마쳐 놓는 마스터 슬라이스를 준비한다. 이에 따라 설계시간의 단축과 신뢰성의 향상이 달성된다.
[실시예]
이하, 도면을 참조하여 본 발명을 실시예에 의거 상세히 설명한다.
제1도는 본 발명의 1실시예에 따른 구성을 나타낸 패턴평면도로써, 마스터 슬라이스 LSI에 있어서의 퍼스널라이즈 이전에 공통 사용하는 웨이퍼, 소위 마스터 슬라이스의 구성을 나타낸 도면이다.
예컨대, 실리콘 반도체기판 표면에 도입된 P형 확산영역(11) 및 N형 확산영역(12)상에 각각 게이트(13,14)가 형성되어, 배선전의 트랜지스터가 배열되어 있다. 또한, 서로 다른 도전형의 게이트 어레이간에 금속개선(15,16)을 설치하여 마스터 슬라이스가 구성되어 있다. 한편, 게이트(13)의 끝부분에는 게이트전극(17)이, 게이트(14)의 끝부분에는 게이트전극(18)이 형성되고, 동일 도전형의 트랜지스터 사이에는 각각 기판전극(19,20)이 설치되어 있다.
커스텀 LSI 등에서는 퍼스널라이즈의 배선공정에 있어서 특히, 마이그레이션이 일어나기 쉬운 전원배선의 보강전용 금속배선층을 설치하는 일이 많다. 이 공정분의 배선층을 미리 마스터 슬라이스의 단계에서 트랜지스터와 더불어 만들어 넣어 둔다. 상기 금속배선(15,16)을 전원선으로 사용하도록 설계하면, 마이그레이션 내성의 강화, 신뢰성의 향상을 도모할 수 있다. 또한, 적어도 상기 신뢰성의 면에 구애받는 일없이 회로를 설계할 수 있으므로, 사용자의 외뢰로부터 완성까지의 기간(납기), 소위 TAT(turn around time)의 단축에 기여하게 된다.
제2도는 본 발명의 제2실시예에 따른 구성을 나타낸 패턴평면도이다.
상기 제1도에 있어서의 금속배선을 트랜지스터 패턴상에 도시하지 않은 층간절연막을 매개하여 설치한다. 즉, 전원보강용으로써 금속배선(21,22)을 미리 설치함으로써 마스터 슬라이스가 구성되어 있다. 이 실시예에 의하면, 제1도의 구성에 비해 집적도가 증대된다.
제3도는 본 발명의 제3실시예에 따른 구성을 나타낸 패턴평면도이다.
기판(31)상에 배열된 트랜지스터(32,33)의 주변 일면에 전원보강용으로 금속배선(34,35)이 피복되어 마스터 슬라이스가 구성되어 있다.
상기 제3도의 구성의 일부분(36)의 확대평면도를 제4도에 나타냈다. 예컨대, MOS트랜지스터의 확산영역(41)상을 타고 넘도록 게이트(42)와 게이트전극(43)이 형성되고, 그 근방에 기판전극(44)이 형성되어 있다. 이들의 둘레를 둘러싸도록 제1층째의 배선층으로써 전원보강용 금속배선(34)이 패터닝되어 있다.
제5도는 본 발명의 제4실시예에 다른 구성을 나타낸 패턴평면도로써, 메모리를 혼재시킨 마스터 슬라이스의 구성을 나타낸 것이다. 칩(51)상에서 변경을 필요로 하지 않는 메모리부분인 메모리 블록(52)과 센스앰프 등의 메모리 주변회로가 집적된 메모리 주변블록(53)의 금속배선을 트랜지스터 등과 같은 기본유니트와 더불어 미리 제1층째의 금속배선층으로 만들어 넣은 구성으로 되어 있다. 나머지 부분(54)에는 논리게이트회로용 기본게이트가 배열되어 있고, 후공정에서 소망하는 배선을 실시하여 메모리 블록(52) 및 메모리 주변블록(53)도 관계를 가지며 퍼스널라이즈 된다.
제6도는 본 발명과 종래기술을 비교하여 나타낸 도면이다. 제1층째에서 마이그레이션에 대한 보강배선을 실시하고, 제2층째에서 퍼스너라이즈, 제3층째에서 회로의 배선을 구성한 게이트 어레이를 평가하는 것으로서, 비교대조용으로는 종래의 2층/3층의 금속배선사용 게이트 어레이를 이용하였다.
도면에서, A는 1층째에서 퍼스널라이즈, 2층째에서 회로의 배선을 구성하므로, 공정수의 단축에 의해 TAT는 빠르지만 마이그레이션 대책을 실시하지 않았으므로, 신뢰성에서 모자란다.
C는 집적도를 높일 수 있는 잇점을 가지고 있지만, 사용자의 복잡한 회로설계를 위해 설계단계에서 시간이 걸려서 납기는 길게 된다. 마이그레이션 내성의 평가에 있어서는 3째를 마이그레이션 대책의 보강배선에 사용하는 경우와, 신호배선용으로 사용하는 경우(도면중 *로 표시)에 각각 다르다. 결국, 3층째를 신호배선용으로, 상요한 경우에는 칩 면적이 축소되기는 하지만, 신뢰성이 저하되는 것을 나타내고 있다.
B는 본 발명에 대한 평가이다. 예컨대, 퍼스널라이즈의 배선층이 상기 C와 동일한 경우, 신뢰성이 높은 게이트 어레이를 구성할 수 있다. 가령, C에 있어서, 마이그레이션 대책의 보강배선을 시행한다고 하면, B에 있어서의 TAT는 확실히 빠르게 된다.
또한, 본 발명에 의해 메모리를 혼재시킨 마스터 슬라이스에서는 메모리의 마크로 블록 부분을 미리 밑바탕으로 만들어 넣어 있는 만큼 설계의 정확도 향상, TAT의 단축을 달성할 수 있다.
[발명의 효과]
이상에서 설명한 것처럼 본 발명의 방법에 의하면, 미리 신뢰성을 필요로 하는 부분이나 변경의 여지가 거의 없는 장소를 일부 배선하여 마스터 슬라이스에 만들어 넣어 둠으로서, 신뢰성이 높고 설계가 용이한 마스터 슬라이스 방식의 반도체집적회로를 제공할 수 있다.

Claims (2)

  1. M층 금속배선(M＞2)을 갖춘 마스터 슬라이스 방식의 반도체집적회로에 있어서, 상기 M층 금속배선중 최하층으로부터 mCMD층(M-m)까지를 공통 사용하는 웨이퍼에 구비시켜서 이를 마스터 슬라이스로 하며, 나머지 M-m층의 금속배선을 필요한 논리기능을 얻기 위한 퍼스널라이즈에 사용하는 것을 특징으로 하는 마스터 슬라이스 방식에 있어서의 반도체집적회로의 제조방법.
  2. 제1항에 있어서, 상기 M층 금속배선중 최하층을 전원배선(34,35)으로 사용하는 것을 특징으로 하는 마스터 슬라이스 방식에 있어서의 반도체집적회로의 제조방법.
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