JPH01298736A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に関し、特にマスタースライス方
式による半導体装置の開発期間の短縮化に適用して有効
な技術に関するものであるっ〔従来の技術〕 近年、半導体装置においては、集積度の向上とともに素
子を結ぶ配線の多、１化が進んでいる。

例えば、ゲートアレイＬＳＩ（以下、ゲートアレイとい
う）においては、集積度を向上させ、かつ、チップ面積
をできる限り小さくするため、配線構造が多層化しつつ
ある。

上記ゲートアレイについては、株式会社工業調査会、昭
和６１年６月１日発行、「電子材料」１９８６年６月号
、Ｐ９１〜Ｐ９６に詳細に記載されている。

ところで、従来は、多層配線構造を備えたゲートアレイ
を設計する場合、電極や基本ゲート等の形成に使用され
る電極配線層を配線層の最下層に配置し、電源用の配線
がその領域の大半を占めている主電源配線層を配線層の
最上層に配置する方式が採用されている。

そして、ユーザ一対応の論理回路を形成するため、基本
ゲート相互間を結線し、かつ信号の伝達を担う信号配線
を形成する信号￥線】を上記電極配線層と主電源配線層
との間に配置するようにしている。

・（発明が解決しようとする課題〕 ところが、上記従来の多層配線構造を備えたゲートアレ
イなどの半導体装置においては、以下の問題があること
を本発明者は見出した。

すなわち、論理回路の構成は、マスクウニハエ程以降に
形成される配線の結線の仕方によってなされるため、配
線層が多層になるほど、論理確認工程にかかる期間が長
くなり、半導体装置の開発期間が大幅に遅延してしまう
。

また、論理確認工程期間の長期化に（半い、不安定状態
（あるいは要因）が増加し、品名、数１１着工計画など
の管理が増加してしまう問題である。

本発明は上記問題点に着目して、′工されたものであり
、その目的は、半導体装置の開発期間の短縮を実現する
技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記載および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本職において開示される発明のうち代表的なものの概要
Ｊを簡単に説明すれば、次の通りである。

すなわち、半導体基板に形成される所定の集積回路素子
と、集積回路素子の直上に配置される電極配線層と、電
極配線層の直上に配置される主電源配線層とを共通パタ
ーンとし、主電源配線層の上方に一または複数の信号配
線層を形成する半導体装置構造とするものである。

〔作用〕

上記した手段によれば、メーカー側では、主電源配線層
までをあらかじめ作成してふくことができるため、ユー
ザ対応の論理回路の構成は、主電源配線層の上方からな
されるようになる。それにより、論理回路の構成を短期
間で行うことができる。

〔実施例〕

第１図は本発明の一実施例である半導体装置を示すゲー
トアレイの拡大部分断面図、第２図は四層配線構造を備
えたこのゲートアレイの配線形成工程を示す工程図であ
る。

本実施例における半導体装置は、半導体ウェハに配列し
た複数の半導体チップから個々の半導体チップを切り離
して得たゲートアレイｌである。

なお、以下の説明では、四層配線構造を備えたゲートア
レイ１について説明する。

シリコン単結晶からなる半導体基板（以下、基板という
）２の上面に形成された絶縁膜３ａの直上には、電極配
線層４が配置されており、電極配線層４にパターン形成
された電極配線４ａと、基板２の所定の領域に形成され
た図示しないトランジスタ、抵抗、コンデンサ等の集積
回路素子とが、上記絶縁膜３ａの所定の一部分に開口形
成されたコンタクトホール５により電気的に接続されて
いる。

電極配線４ａは、素子から電極を引出すためや、Ｎ　Ｏ
Ｒゲート、ＯＲゲート等の基本ゲートあるいはＥｘｃｌ
ｕｓｉｖｅ　ＯＲ等の複合ゲートを構成するためのアル
ミニウム（Ａｊり等からなる配線である。

絶縁膜３ａの上面には、電極配線４ａを被覆する絶縁膜
３ｂが形成されてふり、その所定の一部分に開口形成さ
れたスルーホール６によって、絶縁膜３ｂの直上に配置
された主電源配線ヨ７における主電源配線７ａと上記電
極配線４ａとの電気的な接続がなされている。

主電源配線層７の大半の領域を占める主電源配線７ａは
、アルミニウム＜ＡＩ＞等からなる幅の広い電源用の配
線であり、絶縁膜３ｂの上面に形成された絶縁ｆｆ１３
ｃにより被覆されている。

絶縁膜３　ｃ’の直上には、第１の信号配線層８が配置
されており、この信号配線層８を被覆して絶縁膜３Ｃの
上面に形成された絶縁膜３ｄの上面にも第２の信号配線
層９が配置されている。

信号配線層８．９には、所定の基本ゲートと基本ゲート
とを結線してユーザ一対応の動作を行う論理回路を構成
するとともに、信号の伝達を担うアルミニウム（ＡＩ）
等からなる信号配線３ａ。

９ａがパターン形成されている。

本実施例においては、ユーザーの論理設計に左右される
ことのない主電源配線層７までを共通パターンとして設
定しておけるＩ造となっている。

このため、ユーザ一対応の論理機能を備えた論理回路の
構成は、信号配線３ａ、９ａによって基本ゲート相互間
を結線することでなされる構造となっている。

なお、信号配線３ａ、９ａは、絶縁膜３ｄの所定の位置
に開口形成されたスルーホール〈図示せず〉により接続
され、信号配線８ａと電極配線７ａとは、絶縁膜３ｃ、
３ｂの所定の位置に開口形成されたスルーホール（図示
せず）により、主電源配線層７の所定の領域に形成され
た信号用の配線（図示せず）を介して接続されている。

絶縁膜３ｄの上面には、ポンディングパッド（図示せず
）を除いた全面に、信号配線９ａを被覆する表面保護用
の絶縁膜３ｅが形成されている。

次に、本実施例の作用を第２図および第３図を用いて説
明する。

なお、以下、説明を簡単にするため、所定の論理回路構
成がなされる配線の形成工程から、作成したゲートアレ
イがユーザ一対応の論理機能を備えているかどうか（か
つ、良品かどうか）を確認するまでの工程（以下、論理
確認工程という）について説明する。

まず、本実施例においては、絶縁膜３Ｃまでをメーカー
側で作成しておけるため、論理確認工程は、第２図に示
すように、５工程で済むことになる。

それは、絶縁膜３Ｃを開孔する第１のスルーホールの形
成、信号配線（第３Ａβ配線）８ａの形成、絶縁膜３ｄ
を開孔する第２のスルーホールの形成、信号配線（第４
．１配線）９ａの形成、表面保護膜３ｅの形成の５工程
である。

一方、第３図に示すように、従来の四層配線の場合は、
論理確認工程が８工程から構成される。

それは、電極配線（第１金属配線）の形成、第１のスル
ーホールの開孔、第１の信号配線（第２金属配線）の形
成、第２のスルーホールの開孔、第２の信号配線（第３
金属配線）の形成、第３のスルーホールの開孔、主電源
配線（第４金属記線）の形成、表面保護膜の被覆の合計
８工程である。

すなわち、ゲートアレイ１における論理ｆ１１ｉｈ工程
は、従来のゲートアレイにおける論理確認工程の５／８
＝６２．５％にすることが可能となり、論理確認工程が
、大幅に短縮化される。

なお、論理確認工程の後、良品とされた半導体チップが
、半導体ウェハから分割され、ゲートアレイｌが得られ
る。

このように、本実施例におけるゲートアレイｌにおいて
は、以下の効果が得られる。。

（１）、基板２に形成される多層配線のうち、主電源配
線層７までが共通配線として設定できるため１、（−カ
ー側では、この主電源配線層７までをあらかじめ作成し
ておくことが可能となる。したがって、本実施例におけ
るゲートアレイ１では、論理確認工程から従来のゲート
アレイのように配線層の最上層に主電源配線層を形成す
る工程がなくなる分、論理確認工程が大幅に短縮化され
る。

（２）、上記（１）により、本実施例のゲートアレイ１
では、信号線結線のためのスルーホールが必要であり、
ＴＯＴＡＬの工程数に変化はない。ゲートアレイ１の論
理確認工程が短縮されるため不安定状態（あるいは要因
）が低減する。ゲートアレイ１の信頼性が大幅に向上す
る。

（３）、上記（１）、（２）により、ゲートアレイ１の
量産時において、例えばゲートアレイ１の良品数量の変
動が少なくなり、品名、数量、着工計画等の管理が大幅
に低減し、かつ簡潔になる。

（４）、上記（１）、（３）により、ゲートアレイ１の
開発期間が大幅に短縮される。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

例えば、実施例のゲートアレイにおいては、四層からな
る配線構造について説明したが、これに限定されず、配
線構造が多層化するほど、本発明の効果が顕著となる。

また、実施例では、主電源配線層の直上の絶縁膜までを
形成しておく方法について説明したが、この方法に代え
、電極配線層と、主電源配線層との配線パターンの形成
された複数種類のマスクを用意しておき、所定の論理設
計を要望するユーザ−に対応して上記マスクを変えるよ
うにしてもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、マスタースライス方式によって作成された半
導体装置であって、半導体基板に形成される所定の集積
回路素子と、前記集積回路素子の直上に配置される電極
配線層と、前記電極配線層の直上に配置される主電源配
線層とを共通パターンとし、前記主電源配線層の上方に
一または複数の信号配線層を形成することにより、ユー
ザーから論理データを人手してからユーザ一対応の論理
機能を備えた半導体装置を作成するまでの論理確認工程
中に、主電源配線を形成する工程がなくなるため、半導
体装置の開発期１゛Ｉが大幅に短縮化される。

また、論理確認工程が短縮され、半導体装置の製造にお
ける不安定状態（あるいは要因）が低減されるため、信
頼性の高い半導体装置が得られる。

さらに、半導体装置製造工程における品名、数量、着工
計画などの管理が大幅に低減される。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体装置を示すゲー
トアレイの拡大部分断面図、 第２図は四層配線構造を備えたこのゲートアレイの配線
形成工程を示す工程図、 第３図は従来の四層配線構造を備えたゲートアレイの配
線形成工程を示す工程図である。 １・・・ゲートアレイ、２・・・半導体基板、３ａ〜３
ｅ・・・絶縁膜、４・・・電極配線層、４ａ・・・電極
配線、５・・・コンタクトホール、６・・・スルーホー
ル、７・・・主電源配線層、７ａ・・・主電源配線、８
．９・・・信号配線層、代理人　弁理士　小　川　勝　
男 第１図 １　・ゲートアレイ（半導体装置） ２・半導体基板 ４・・電極配線層 ７・・主電源配線層 ８．９・・信号配線層 第２図

Claims (1)

【特許請求の範囲】
1. １、マスタースライス方式によって作成される半導体装
   置であって、半導体基板に形成される所定の集積回路素
   子と、前記集積回路素子の直上に配置される電極配線層
   と、前記電極配線層の直上に配置される主電源配線層と
   を共通パターンとし、前記主電源配線層の上方に一また
   は複数の信号配線層を形成することを特徴とする半導体
   装置。