JPH04253371A - マスタスライス方式の半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体基板に予め設け
られた基本セルを利用して所望の論理機能を実現するマ
スタスライス方式の半導体集積回路装置に関し、特に、
論理機能ブロック内配線として微小振幅信号が流れる信
号線を有する半導体集積回路装置に好適のマスタスライ
ス方式の半導体集積回路装置に関する。

【０００２】

【従来の技術】マスタスライス方式の半導体集積回路装
置においては、半導体基板に設けられた１個又は複数個
の基本セルを利用し、基本セル間を配線で接続すること
により所望の論理機能を有する論理機能ブロックを構成
する。そして、この論理機能ブロック間を配線すること
により、半導体集積回路装置を完成するようになってい
る。

【０００３】この場合に、特定の論理機能ブロック（以
下、マクロという）については、予め配線パターンのレ
イアウトが設計されており、ライブラリとして用意され
ている。従って、これらのマクロについては、マクロ内
配線を新たに設計する必要がない。

【０００４】マスタスライス方式の半導体集積回路装置
においては、所望の機能を有する半導体集積回路装置を
製造する場合に、先ず、前記所望の機能に応じて、予め
用意されたライブラリに登録されている複数のマクロを
利用して論理設計を行なう。次いで、この論理設計に基
づいて、論理機能ブロック内及び論理機能ブロック間等
の配線パターンを設計する。この場合に、マクロの動作
速度等のデータを基に、マクロの配置、マクロ間の配線
パターン並びに装置のテストパターン及びテストプログ
ラムを電子計算機を使用して決定する。このようにして
、複雑な論理機能及び記憶機能等の機能を実現すること
ができる。

【０００５】マスタスライス方式の半導体集積回路装置
には、上述の如く、基本セル及びライブラリに登録され
たマクロを利用して半導体集積回路の設計を行なうため
、短時間で製品を完成させることができるという長所が
ある。

【０００６】図２は従来のマスタスライス方式の半導体
集積回路装置を示す平面図である。論理機能ブロック１
は、予めライブラリに登録されている２層配線を使用し
たマクロである。この論理機能ブロック１の半導体基板
（以下、ウェハーという）上には、第１の絶縁膜（図示
せず）を介して第１の配線層が設けられており、この第
１の配線層上には、第２の絶縁膜（図示せず）を介して
第２の配線層が設けられている。前記第１の配線層には
、第１層配線２，３が第１のパターンで形成されており
、第２の配線層には第２層配線４が第２のパターンで形
成されている。そして、例えばこの第２層配線４と第１
層配線２，３とは、前記第２の絶縁膜に選択的に設けら
れたコンタクトホールを介して電気的に接続されている
。このマクロ内の配線２，３，４は、そのデータが予め
ライブラリに用意されており、電子計算機によりその位
置が自動的に決定される。

【０００７】第２の配線層上には、第３の絶縁膜（図示
せず）を介して第３の配線層が設けられている。この第
３の配線層には、電子計算機によりそのパターンが決定
されたマクロ間配線用の第３層配線６が形成されている
（日経マイクロデバイス　　第６５〜８０頁　　１９８
６年　９月号　　日経マグロウヒル社発行）。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
マスタスライス方式の半導体集積回路装置においては、
以下に示す問題点がある。即ち、ＲＡＭ（　Ｒａｎｄｏ
ｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）マクロにおけるデ
ィジット線のように、マクロ内配線として微小振幅の信
号が流れる配線がある場合、電子計算機を使用して自動
配線を実施すると、この微小振幅信号配線の直上域にマ
クロ間を接続する配線が配置されることがある。そうす
ると、例えば、図２において第１層配線３が微小振幅信
号配線であるとすると、この第１層配線３の直上域には
論理機能ブロック間を接続する第３層配線６が配置され
ているため、第３層配線６と第１層配線３との間にクロ
ストークが発生し、第３層配線６の電位の変化に伴って
第１層配線３の電位が変化してしまう。これにより、半
導体集積回路装置の誤動作を招来する。

【０００９】本発明はかかる問題点に鑑みてなされたも
のであって、マクロ間配線と微小振幅信号が流れるマク
ロ内配線との間のクロストークを抑制し、クロストーク
に起因する半導体集積回路装置の誤動作を回避できるマ
スタスライス方式の半導体集積回路装置を提供すること
を目的とする。

【００１０】

【課題を解決するための手段】本発明に係るマスタスラ
イス方式の半導体集積回路装置は、半導体基板に設けら
れた複数個の基本セルと、この基本セル間を電気的に接
続することにより特定の論理機能ブロックを構成する論
理機能ブロック内配線とを有するマスタスライス方式の
半導体集積回路装置において、前記論理機能ブロック内
配線は、前記半導体基板上に第１の絶縁膜を介して設け
られた第１の配線層に第１のパターンで形成された第１
層配線と、この第１の配線層上に第２の絶縁膜を介して
設けられた第２の配線層に第２のパターンで形成された
第２層配線とを備え、前記第２の配線層には前記第２層
配線が設けられた領域を除く領域の適所に特定の電位に
保持されるシールド部が設けられていることを特徴とす
る。

【００１１】

【作用】本発明においては、論理機能ブロック内配線が
第１の配線層及び第２の配線層に形成されており、この
第２の配線層の第２層配線が設けられた領域を除く領域
の適所には、特定の電位に保持されるシールド部が設け
られている。つまり、本発明に係るマスタスライス方式
の半導体集積回路装置においては、例えば、第１の配線
層に論理機能ブロック内配線として微小振幅信号が流れ
る信号線が設けられている場合に、第２の配線層におい
て第２層配線が設けられている領域を除く領域の適所（
即ち、前記微小振幅信号線の上方）に、特定の電位に保
持されるシールド部が設けられている。これにより、第
２の配線層上にその電位が比較的大きく変動する論理機
能ブロック間配線を配置しても、第１の配線層に形成さ
れた論理機能ブロック内配線とこの論理機能ブロック間
配線との間にはシールド部が介在するため、論理機能ブ
ロック内配線と論理機能ブロック間配線との間のクロス
トークは著しく低減される。従って、クロストークに起
因する半導体集積回路装置の誤動作を回避することがで
きる。

【００１２】

【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。

【００１３】図１は本発明の実施例に係るマスタスライ
ス方式の半導体集積回路装置を示す平面図である。

【００１４】論理機能ブロック１はマスタウェハーに設
けられた基本セルを利用して形成されたマクロである。 そして、マスタウェハー上には、第１の絶縁膜（図示せ
ず）を介して第１の配線層が設けられている。この第１
の配線層には、マクロ内の基本セル間の配線としての第
１層配線２，３が第１のパターンで形成されている。な
お、第１層配線３は、微小振幅信号が流れる信号線であ
る。

【００１５】第１の配線層上には、第２の絶縁膜（図示
せず）を介して第２の配線層が設けられている。この第
２の配線層には、マクロ内の配線としての第２層配線４
が第２のパターンで形成されていると共に、この第２層
配線４が形成された領域及びその周囲の領域を除く論理
機能ブロック１の大部分の領域を覆うシールド部５が形
成されている。なお、このシールド部５は、この半導体
集積回路装置において使用される最高電位、最低電位又
は接地電位に保持されるようになっている。

【００１６】第２の配線層上には、第３の絶縁膜（図示
せず）を介して第３の配線層が第３のパターンで設けら
れている。この第３の配線層には、論理機能ブロック間
を接続する第３層配線６が形成されている。

【００１７】この論理機能ブロック１は、予めライブラ
リとして、第２の配線層まで（即ち、第１層配線２，３
並びに第２層配線４及びシールド部５）が用意されてお
り、ユーザが所望する論理機能に基づいて、第３層配線
６のパターンが決定される。この第３層配線６のパター
ンは、電子計算機により自動的に決定される。

【００１８】この場合に、図１に示すように、微小振幅
信号が流れるマクロ内の第１層配線３の直上域にその電
位が激しく変動する第３層配線６が配置されたとしても
、第２の配線層にシールド部５が設けられているため、
第１層配線３と第３層配線６との間のクロストークを抑
制できる。従って、配線間のクロストークに起因する半
導体集積回路装置の誤動作を回避することができる。

【００１９】

【発明の効果】以上説明したように本発明によれば、論
理機能ブロック内配線が第１及び第２の配線層に形成さ
れており、この第２の配線層の第２層配線が設けられた
領域を除く領域の適所には特定の電位に保持されるシー
ルド部が設けられているから、論理機能ブロック間を接
続する配線と論理機能ブロック内の微小振幅信号が流れ
る配線との間のクロストークを抑制でき、半導体集積回
路装置の誤動作を回避することができる。

【図面の簡単な説明】

【図１】本発明の実施例に係るマスタスライス方式の半
導体集積回路装置を示す平面図である。

【図２】従来のマスタスライス方式の半導体集積回路装
置を示す平面図である。

【符号の説明】

１；論理機能ブロック ２，３；第１層配線 ４；第２層配線 ５；シールド部 ６；第３層配線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　半導体基板に設けられた複数個の基本
   セルと、この基本セル間を電気的に接続することにより
   特定の論理機能ブロックを構成する論理機能ブロック内
   配線とを有するマスタスライス方式の半導体集積回路装
   置において、前記論理機能ブロック内配線は、前記半導
   体基板上に第１の絶縁膜を介して設けられた第１の配線
   層に第１のパターンで形成された第１層配線と、この第
   １の配線層上に第２の絶縁膜を介して設けられた第２の
   配線層に第２のパターンで形成された第２層配線とを備
   え、前記第２の配線層には前記第２層配線が設けられた
   領域を除く領域の適所に特定の電位に保持されるシール
   ド部が設けられていることを特徴とするマスタスライス
   方式の半導体集積回路装置。