JPH0473966A - マスタスライス方式における半導体集積回路の製造方法 - Google Patents

マスタスライス方式における半導体集積回路の製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は特にマスタスライスの構造の改良であり、特
に微細化された配線工程において、信頼性が要求される
マスタスライス方式における半導体集積回路の製造方法
に関する。
（従来の技術） マスタスライス方式の半導体集積回路（マスタスライス
ＬＳＩ）は、少量多品種のＩＣ開発に適し、アナログＩ
ＣやディジタルＩＣで用いられている。従来、予め共通
使用するウェハ、いわゆるマスタスライスは、トランジ
スタのレベルまで事前に作り込まれたものを用いている
。トランジスタの各ノード（例えば、ＭＯＳ型トランジ
スタではソース、ドレイン、ゲート）は各々独立してお
り、それ自体接続関係は持っていない。トランジスタ間
の配線等の配線工程は後で金属配線層によって行われる
。これらトランジスタ間の配線はパーソナライズと呼ば
れている。この過程で金属配線層のパターンが変更され
、トランジスタの接続関係を変えることにより、様々な
使用用途に対応している。
近年、ＬＳＩの微細加工技術の進歩、その応用範囲の拡
大に伴い、このようなマスタスライスＬＳＩにおいて、
次のような問題がある。
第１に、金属配線層の微細化に伴う信頼性の低下である
。
特に金属配線層としてのアルミニウムではエレクトロマ
イグレーションやストレスマイグレーションが顕著とな
り、断線が起きる恐れがある。
設計上の対策として、金属配線層において、最小加工寸
法を大きくする、厚くするといった対策が用いられてい
る。しかしながら、これらの対策はいずれもＬＳＩの微
細化の妨げ、好ましくない。
第２に、ＲＯＭ　（ｒｅａｄ　ｏｎｌｙ　ｍｅｍｏｒｙ
）　、　ＲＡ　Ｍ（ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅ
ｍｏｒｙ＞等の高密度が要求される素子の実現が困難で
ある。最近ゲートアレイとＳ　ＲＡＭ（ｓｔａｔｉｃ　
ＲＡＭ）　　あるいはＤＲＡＭ（ｄｙｎａ■ｆｃＲＡＭ
）を混載したマスタスライスＬＳＩが作られるようにな
った。これらは論理ゲート用とメモリ用とでマスタスラ
イスを構成する基本ブロックが別々になっている。パー
ソナライズ時にメモリの構成を決めると共に所望の論理
を構成するようになっている。
メモリの構成を考えるとセンスアンプの数等、その部分
の構造でメモリの応用範囲が限られてくる。また、メモ
リ用の基本ブロックの配線自体はパターンが単調であり
、ゲートアレイにおける基本セルはど自由度は必要とし
ない。従って、むしろメモリに関係する部分はマスタス
ライスの段階で、ある程度トランジスタ回りの配線を済
ませておく方が設計の効率、信頼性の面でも良いと考え
られる。
（発明が解決しようとする課題） このように、従来のマスタスライスではＬＳＩの微細加
、応用範囲の拡大に伴い、後の配線工程における金属配
線層の信頼性の低下、高密度が要求される素子の実現が
困難であるという欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、金属配線層の強化および設計の容易
さを図ったマスタスライス方式における半導体集積回路
の製造方法を提供することにある。
［発明の構成］ （課題を解決するための手段） この発明のマスタスライス方式における半導体集積回路
の製造方法は、配線工程において行われる２層以上のＭ
層金属配線（Ｍ＞２）を有するマスタスライス方式の半
導体集積回路において、前記Ｍ層金属配線のうち最下層
がらｍ層（Ｍ　＞　ｍ　）までを共通使用するウェハに
備えこれをマスタスライスとし、残りのＭ　−ｍ層の金
属配線層を必要な論理機能を得るためのパーソナライズ
に使用することを特徴としている。
（作用） この発明では、最下層を電源配線としてマスタスライス
に作り込んでおくことにより、電源配線を−様な幅でト
ランジスタ周辺を這わせることにより、エレクトロマイ
グレーションやストレスマイグレーションによる電源配
線の断線間層を解消する。これにより、パーソナライズ
において信頼性のある設計が短期間で実現される。また
、メモリ混載のマスタスライスＬＳＩではｍ層までを。
変更されないメモリやその周辺回路用として配線を済ま
しておくマスタスライスを用意する。これにより、設計
時間の短縮と信頼性の向上が達成される。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明の一実施例による構成を示すパターン
平面図であり、マスタスライスＬＳＩにおけるパーソナ
ライズ以前の共通使用するウェハ、いわゆるマスタスラ
イスの構成を示すものである。
例えば、シリコン半導体基板表面に導入されたＰ型拡散
領域１１及びＮ型拡散領域Ｉ２上それぞれにゲート１３
及Ｉ４が形成され、配線前のトランジスタが配列されて
いる。この互いに異なる導電型のゲートアレイ間に金属
配線１５．１８を設けてマスタスライスが構成されてい
る。なお、ゲート１３の端部はゲート電極１７、ゲート
１４の端部はゲート電極１８が形成され、同一導電型の
トランジスタとの間にはそれぞれ基板電極１９．２０が
設けられている。
カスタムＬＳＩ等では、パーソナライズの配線工程にお
いて、特にマイグレーションが起こりやすい電源配線の
補強専用の金属配線層を設けることが多い。この工程骨
の配線層を予めマスタスライスの段階でトランジスタと
共に作り込んでおく。
上記金属配線１５．１６を電源線として使用するように
設計すれば、マイグレーション耐性の強化、信頼性の向
上が図れる。また、少なくとも上記信頼性の面にとられ
れることなく回路設計を行うことができるので、ユーザ
からの依頼から完成までの期間（納期）、いわゆるＴ　
Ａ　Ｔ　（ｔｕｒｎ　ａｒｏｕｎｄｔｉｍｅ）の短縮に
寄与する。
第２図はこの発明の第２の実施例による構成を示すパタ
ーン平面図である。
上記第１図における金属配線をトランジスタパターン上
に図示しない層間絶縁膜を介して設ける。
すなわち、電源補強用としての金属配線２１．２２を予
め設けることによってマスタスライスが構成されている
。第１図の構成に比べてより集積度が増す。
第３図はこの発明の第３の実施例による構成を示すパタ
ーン平面図である。
基板３１上に配列されたトランジスタ３２．３３の周辺
−面に電源補強用としての金属配線３４．３５が被覆さ
れマスタスライスが構成されている。
上記第３図の構成の一部分３６の拡大平面図を第４図に
示す。例えば、ＭＯＳトランジスタの拡散領域４１上を
また跨ぐようにゲート４２、ゲート電極４３が形成され
、その近傍に基板電極４４が形成されている。これらを
ぐるりと囲むように第１層目の配線層として電源補強用
の金属配線８４がバターニングされている。
第５図はこの発明の第４の実施例による構成を示すパタ
ーン平面図であり、メモリを混載したマスタスライスの
構成を示すものである。チ・ツブ５１上で変更を必要と
しないメモリ部分のメモリブロック５２とセンスアンプ
等、メモリ周辺回路が集積されたメモリ周辺ブロック５
３の金属配線を、トランジスタ等基本単位と共に予め第
１層目の金属配線層により作り込んだ構成となっている
。残りの部分５４は論理ゲート回路用の基本ゲートが配
列されており、後工程で所望の配線を施し、メモリブロ
ック５２及びメモリ周辺ブロック５３とも関係を持ち、
パーソナライズされる。
第６図はこの発明と従来技術との比較を示すものである
。１層目でマイグレーションに対する補強配線を施し、
２層目でパーソナラズ、３層目で回路の配線を構成した
ゲートアレイを評価するものであり、比較対照としては
従来の２層／３層の金属配線使用のゲートアレイを用い
た。
Ａは１層目でバーソナラズ、２層目で回路の配線を構成
するので、工程数の短縮によりＴＡＴは早いがマイグレ
ーション対策を施さないので信頼性にかける。
Ｃは集積度を高くできる利点を生かすため、また、ユー
ザの複雑な回路の要求のため設計段階で時間がかかり、
納期は長めに取られる。マイグレーション耐性の評価に
ついては、３層目でマイグレーション対策の補強配線に
使用する場合と、信号配線用に使用する場合（図中＊で
指示）とで変わる。つまり、３層目を信号配線用に使用
した場合にはチップ面積は縮小されるが、信頼性は低下
することを示している。
Ｂはこの発明の評価である。例えば、パーソナライズの
配線層が上記Ｃと同じ場合、信頼性の高いゲートアレイ
を構成することができる。仮にＣにおいて、マイグレー
ション対策の補強配線を施すとすれば、ＢにおけるＴＡ
Ｔは確実に早くなる。
また、この発明によって、メモリを混載したマスタスラ
イスでは、メモリのマクロブローツク部分は予め下地と
して作り込まれている分、設計の確度向上、ＴＡＴの短
縮が達成される。
［発明の効果］ 以上説明したようにこの発明の方法によれば、予め、信
頼性を要する部分や変更の余地があまりない箇所を一部
配線してマスタスライスに作り込んでおくことにより、
信頼性の高い、設計の容易なマスタスライス方式の半導
体集積回路が提供できる。
【図面の簡単な説明】
第１図はこの発明の一実施例による構成を示すパターン
平面図、第２図はこの発明の第２の実施例による構成を
示すパターン平面図、第３図はこの発明の第３の実施例
による構成を示すパターン平面図、第４図は第３図にお
ける一部の拡大平面図、第５図はこの発明の第４の実施
例による構成を示すパターン平面図、第６図はこの発明
と従来技術との比較を示す評価図である。 １１・・・Ｐ型拡散領域、Ｉ２・・・Ｎ型拡散領域、１
３．１４・・・ゲート、１５．１６・・・金属配線、１
７．１８・・・ゲート電極、１９．２０・・・基板電極
。 出願人代理人　弁理士　鈴江武彦 第 図 第 図 第 図 箪 図 ■　優れている Ｏ良い △ふつう ×悪い ｉ６１１

Claims (3)

    【特許請求の範囲】
  1. （１）配線工程において行われる２層以上のＭ層金属配
    線（Ｍ＞２）を有するマスタスライス方式の半導体集積
    回路において、 前記Ｍ層金属配線のうち最下層からｍ層 （Ｍ＞ｍ）までを共通使用するウェハに備えこれをマス
    タスライスとし、残りのＭ−ｍ層の金属配線層を必要な
    論理機能を得るためのパーソナライズに使用することを
    特徴とするマスタスライス方式における半導体集積回路
    の製造方法。
  2. （２）前記Ｍ層金属配線のうち最下層を電源配線として
    使用することを特徴とする請求項１記載のマスタスライ
    ス方式における半導体集積回路の製造方法。
  3. （３）前記Ｍ層金属配線のうちｍ層を変更の余地があま
    りないトランジスタ間の局所配線に使用することを特徴
    とする請求項１記載のマスタスライス方式における半導
    体集積回路の製造方法。
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