JP2953755B2 - マスタスライス方式の半導体装置 - Google Patents

マスタスライス方式の半導体装置

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は特にマスタスライスの構造の改良であり、
特に微細化された配線工程において、信頼性が要求され
るマスタスライス方式の半導体装置に関する。
（従来の技術） マスタスライス方式の半導体集積回路（マスタスライ
スLSI）は、少量多品種のIC開発に適し、アナログICや
ディジタルICで用いられている。従来、予め共通使用す
るウェハ、いわゆるマスタスライスは、トランジスタの
レベルまで事前に作り込まれたものを用いている。トラ
ンジスタの各ノード（例えば、MOS型トランジスタでは
ソース，ドレイン，ゲート）は各々独立しており、それ
自体接続関係は持っていない。トランジスタ間の配線等
の配線工程は後で金属配線層によって行われる。これら
トランジスタ間の配線はパーソナライズと呼ばれてい
る。この過程で金属配線層のパターンが変更され、トラ
ンジスタの接続関係を変えることにより、様々な使用用
途に対応している。
近年、LSIの微細加工技術の進歩、その応用範囲の拡
大に伴い、このようなマスタスライスLSIにおいて、次
のような問題がある。
第１に、金属配線層の微細化に伴う信頼性の低下であ
る。
特に金属配線層としてのアルミニウムではエレクトロ
マイグレーションやストレスマイグレーションが顕著と
なり、断線が起きる恐れがある。設計上の対策として、
金属配線層において、最小加工寸法を大きくする、厚く
するといった対策が用いられている。しかしながら、こ
れらの対策はいずれもLSIの微細化を妨げ、好ましくな
い。
第２に、ROM（read only memory）、RAM（random acc
ess memory）等の高密度が要求される素子の実現が困難
である。最近ゲートアレイとSRAM（static RAM）、ある
いはDRAM（dynamic RAM）を混載したマスタスライスLSI
が作られるようになった。これらは論理ゲート用とメモ
リ用とでマスタスライスを構成する基本ブロックが別々
になっている。パーソナライズ時にメモリの構成を決め
ると共に所望の論理を構成するようになっている。
メモリの構成を考えるとセンスアンプの数等、その部
分の構造でメモリの応用範囲が限られてくる。また、メ
モリ用の基本ブロックの配線自体はパターンが単調であ
り、ゲートアレイにおける基本セルほど自由度は必要と
しない。従って、むしろメモリに関係する部分はマスタ
スライスの段階で、ある程度トランジスタ回りの配線を
済ませておく方が設計の効率、信頼性の面でも良いと考
えられる。
（発明が解決しようとする課題） このように、従来のマスタスライスではLSIの微細
化、応用範囲の拡大に伴い、後の配線工程における金属
配線層の信頼性の低下、高密度が要求される素子の実現
が困難であるという欠点がある。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、金属配線層の強化および設計の容
易さを図ったマスタスライス方式の半導体装置を提供す
ることにある。
［発明の構成］ （課題を解決するための手段） この発明は、２層以上の金属配線を形成する配線工程
を有するマスタスライス方式の半導体装置において、第
１導電型の第１の拡散層及びこれら第１の拡散層上に配
置された第１のゲート電極とを有する第１のトランジス
タが半導体基板に複数配列された第１のゲートアレイ
と、第２導電型の第２の拡散層及びこれら第２の拡散層
上に配置された第２のゲート電極とを有する第２のトラ
ンジスタが半導体基板に複数配列された第２のゲートア
レイと、前記第１、第２のゲートアレイの配列方向に沿
い連続して形成され、前記配線工程で形成される電源配
線としての金属配線のマイグレーションによる断線を補
強するための金属配線とを具備している。
（作用） この発明では、最下層を電源配線としてマスタスライ
スに作り込んでおくことにより、電源配線を一様な幅で
トランジスタ周辺を這わせることにより、エレクトロマ
イグレーションやストレスマイグレーションによる電源
配線の断線問題を解消する。これにより、パーソナライ
ズにおいて信頼性のある設計が短期間で実現される。ま
た、メモリ混載のマスタスライスLSIではｍ層までを変
更されないメモリやその周辺回路用として配線を済ませ
ておくマスタスライスを用意する。これにより、設計時
間の短縮と信頼性の向上が達成される。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明の一実施例による構成を示すパター
ン平面図であり、マスタスライスLSIにおけるパーソナ
ライズ以前の共通使用するウェハ、いわゆるマスタスラ
イスの構成を示すものである。
例えば、シリコン半導体基板表面に導入されたＰ型拡
散領域11及びＮ型拡散領域12上それぞれにゲート13及14
が形成され、配線前のトランジスタが配列されている。
この互いに異なる導電型のゲートアレイ間に金属配線1
5,16を設けてマスタスライスが構成されている。なお、
ゲート13の端部はゲート電極17、ゲート14の端部はゲー
ト電極18が形成され、同一導電型のトランジスタとの間
にはそれぞれ基板電極19,20が設けられている。
マスタムLSI等では、パーソナライズの配線工程にお
いて、特にマイグレーションが起こりやすい電源配線の
補強専用の金属配線層を設けることが多い。この工程分
の配線層を予めマスタスライスの段階でトランジスタと
共に作り込んでおく。上記金属配線15,16を電源線とし
て使用するように設計すれば、マイグレーション耐性の
強化、信頼性の向上が図れる。また、少なくとも上記信
頼性の面にとらわれることなく回路設計を行うことがで
きるので、ユーザからの依頼から完成までの期間（納
期）、いわゆるTAT（turn around time）の短縮に寄与
する。
第２図はこの発明の第２の実施例による構成を示すパ
ターン平面図である。
上記第１図における金属配線をトランジスタパターン
上に図示しない層間絶縁膜を介して設ける。すなわち、
電源補強用としての金属配線21,22を予め設けることに
よってマスタスライスが構成されている。第１図の構成
に比べてより集積度が増す。
第３図はこの発明の第３の実施例による構成を示すパ
ターン平面図である。
基板31上に配列されたトランジスタ32,33の周辺一面
に電源補強用としての金属配線34,35が被覆されマスタ
スライスが構成されている。
上記第３図の構成の一部分36の拡大平面図を第４図に
示す。例えば、MOSトランジスタの拡散領域41上を跨ぐ
ようにゲート42、ゲート電極43が形成され、その近傍に
基板電極44が形成されている。これらをぐるりと囲むよ
うに第１層目の配線層として電源補強用の金属配線34が
パターニングされている。
第５図はこの発明の第４の実施例による構成を示すパ
ターン平面図であり、メモリを混載したマスタスライス
の構成を示すものである。チップ51上で変更を必要とし
ないメモリ部分のメモリブロック52とセンスアンプ等、
メモリ周辺回路が集積されたメモリ周辺ブロック53の金
属配線を、トランジスタ等基本単位と共に予め第１層目
の金属配線層により作り込んだ構成となっている。残り
の部分54は論理ゲート回路用の基本ゲートが配列されて
おり、後工程で所望の配線を施し、メモリブロック52及
びメモリ周辺ブロック53とも関係を持ち、パーソナライ
ズされる。
第６図はこの発明と従来技術との比較を示すものであ
る。１層目でマイグレーションに対する補強配線を施
し、２層目でパーソナラズ、３層目で回路の配線を構成
したゲートアレイを評価するものであり、比較対照とし
ては従来の２層/3層の金属配線使用のゲートアレイを用
いた。
Ａは１層目でパーソナラズ、２層目で回路の配線を構
成するので、工程数の短縮によりTATは早いがマイグレ
ーション対策を施さないので信頼性にかける。
Ｃは集積度を高くできる利点を生かすため、また、ユ
ーザの複雑な回路の要求のため設計段階で時間がかか
り、納期は長めに取られる。マイグレーション耐性の評
価については、３層目でマイグレーション対策の補強配
線に使用する場合と、信号配線用に使用する場合（図中
＊で指示）とで変わる。つまり、３層目を信号配線用に
使用した場合にはチップ面積は縮小されるが、信頼性は
低下することを示している。
Ｂはこの発明の評価である。例えば、パーソナライズ
の配線層が上記Ｃと同じ場合、信頼性の高いゲートアレ
イを構成することができる。仮にＣにおいて、マイグレ
ーション対策の補強配線を施すとすれば、ＢにおけるTA
Tは確実に早くなる。
また、この発明によって、メモリを混載したマスタス
ライスでは、メモリのマクロブロック部分は予め下地と
して作り込まれている分、設計の確度向上、TATの短縮
が達成される。
［発明の効果］ 以上説明したようにこの発明の方法によれば、予め、
信頼性を要する部分や変更の余地があまりない箇所を一
部配線してマスタスライスに作り込んでおくことによ
り、信頼性の高い、設計の容易なマスタスライス方式の
半導体装置が提供できる。
【図面の簡単な説明】
第１図はこの発明の一実施例による構成を示すパターン
平面図、第２図はこの発明の第２の実施例による構成を
示すパターン平面図、第３図はこの発明の第３の実施例
による構成を示すパターン平面図、第４図は第３図にお
ける一部の拡大平面図、第５図はこの発明の第４の実施
例による構成を示すパターン平面図、第６図はこの発明
と従来技術との比較を示す評価図である。 11……Ｐ型拡散領域、12……Ｎ型拡散領域、13,14……
ゲート、15,16……金属配線、17,18……ゲート電極、1
9,20……基板電極。
フロントページの続き (56)参考文献 特開 昭58−210636（ＪＰ，Ａ) 特開 昭58−157149（ＪＰ，Ａ) 特開 平２−143459（ＪＰ，Ａ) 特開 平２−2163（ＪＰ，Ａ) 特開 平１−298736（ＪＰ，Ａ) 特開 平２−111067（ＪＰ，Ａ)

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】２層以上の金属配線を形成する配線工程を
    有するマスタスライス方式の半導体装置において、 第１導電型の第１の拡散層及びこれら第１の拡散層上に
    配置された第１のゲート電極とを有する第１のトランジ
    スタが半導体基板に複数配列された第１のゲートアレイ
    と、 第２導電型の第２の拡散層及びこれら第２の拡散層上に
    配置された第２のゲート電極とを有する第２のトランジ
    スタが半導体基板に複数配列された第２のゲートアレイ
    と、 前記第１、第２のゲートアレイの配列方向に沿い連続し
    て形成され、前記配線工程で形成される電源配線として
    の金属配線のマイグレーションによる断線を補強するた
    めの金属配線と を具備することを特徴とするマスタスライス方式の半導
    体装置。
  2. 【請求項２】前記金属配線は、前記第１、第２のゲート
    アレイの相互間に配置されていることを特徴とする請求
    項１記載のマスタスライス方式の半導体装置。
  3. 【請求項３】前記金属配線は、前記第１、第２のゲート
    アレイ上に配置されていることを特徴とする請求項１記
    載のマスタスライス方式の半導体装置。
  4. 【請求項４】前記金属配線は、前記第１、第２のゲート
    アレイの周囲に配置されていることを特徴とする請求項
    １記載のマスタスライス方式の半導体装置。
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