JP3132582B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3132582B2 JP3132582B2 JP03198382A JP19838291A JP3132582B2 JP 3132582 B2 JP3132582 B2 JP 3132582B2 JP 03198382 A JP03198382 A JP 03198382A JP 19838291 A JP19838291 A JP 19838291A JP 3132582 B2 JP3132582 B2 JP 3132582B2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に正規の素子の外に特性チェック用の素子が設けられて
いる半導体装置に関する。
に正規の素子の外に特性チェック用の素子が設けられて
いる半導体装置に関する。
【０００２】
【従来の技術】従来の半導体装置では、製造上の特性の
バラツキ、事故等による特性異常などを製品のＰ／Ｗチ
ェック（ウェハ段階でのペレット検査）を行わずに簡単
にチェックできるように、半導体装置上にコンタクト抵
抗、トランジスタのしきい値電圧、Ｉ−Ｖ特性などが測
定できる特性チェック用のパターンが設置されていた。
バラツキ、事故等による特性異常などを製品のＰ／Ｗチ
ェック（ウェハ段階でのペレット検査）を行わずに簡単
にチェックできるように、半導体装置上にコンタクト抵
抗、トランジスタのしきい値電圧、Ｉ−Ｖ特性などが測
定できる特性チェック用のパターンが設置されていた。
【０００３】図４は、従来の特性チェック用のＭＯＳト
ランジスタの平面図［（ａ）］とそのＣ−Ｃ線断面図
［（ｂ）］である。同図に示されるように、従来の特性
チェック用の素子は、ｐ型半導体基板１上のフィールド
酸化膜２により囲まれた素子領域内にゲート酸化膜３と
ゲート電極４とを設け、ゲート電極をマスクとしてソー
ス・ドレイン領域となるｎ+ 型拡散層６を形成した後、
層間絶縁膜７を形成し、これにコンタクト孔８を開孔
し、このコンタクト孔を介してｎ+ 型拡散層６、ゲート
電極４と接触するＡｌ配線層９を形成したものである。
［（ａ）図でのＡｌ配線層９の図示は省略されてい
る］。
ランジスタの平面図［（ａ）］とそのＣ−Ｃ線断面図
［（ｂ）］である。同図に示されるように、従来の特性
チェック用の素子は、ｐ型半導体基板１上のフィールド
酸化膜２により囲まれた素子領域内にゲート酸化膜３と
ゲート電極４とを設け、ゲート電極をマスクとしてソー
ス・ドレイン領域となるｎ+ 型拡散層６を形成した後、
層間絶縁膜７を形成し、これにコンタクト孔８を開孔
し、このコンタクト孔を介してｎ+ 型拡散層６、ゲート
電極４と接触するＡｌ配線層９を形成したものである。
［（ａ）図でのＡｌ配線層９の図示は省略されてい
る］。
【０００４】
【発明が解決しょうとする課題】この従来の特性チェッ
ク用のトランジスタパターンでは、ゲート電極が単独で
孤立していて、密なパターンで設けられている本製品内
のゲート電極パターンとは配置が異なっている。そのた
め、チェック用トランジスタのゲート電極がリソグラフ
ィ、エッチング時にいわゆるマイクロローディング効果
の影響を受けて本製品内のゲート電極と出来上がり寸法
が異なってしまうという問題が生じる。
ク用のトランジスタパターンでは、ゲート電極が単独で
孤立していて、密なパターンで設けられている本製品内
のゲート電極パターンとは配置が異なっている。そのた
め、チェック用トランジスタのゲート電極がリソグラフ
ィ、エッチング時にいわゆるマイクロローディング効果
の影響を受けて本製品内のゲート電極と出来上がり寸法
が異なってしまうという問題が生じる。
【０００５】このことは、本製品内のトランジスタの特
性をモニターする目的の特性チェック用トランジスタ
が、本製品内のトランジスタの特性を代表しないことを
意味するので、製造工程管理上著しく不都合である。
性をモニターする目的の特性チェック用トランジスタ
が、本製品内のトランジスタの特性を代表しないことを
意味するので、製造工程管理上著しく不都合である。
【０００６】なお、ここでいうマイクロローディング効
果とはパターニングの際に、パターン面積の大小、疎密
によりリソグラフィ、エッチングが影響を受け、パター
ンの形状、寸法が均一にできないことをいう。
果とはパターニングの際に、パターン面積の大小、疎密
によりリソグラフィ、エッチングが影響を受け、パター
ンの形状、寸法が均一にできないことをいう。
【０００７】
【課題を解決するための手段】本発明の半導体装置は、
正規の機能素子の外に特性チェック用の機能素子を有す
るものであり、そして、この特性チェック用機能素子の
両側にそれぞれ少なくとも１個の、この機能素子と同一
種類、同一形状のダミー機能素子を配置したことを特徴
としている。
正規の機能素子の外に特性チェック用の機能素子を有す
るものであり、そして、この特性チェック用機能素子の
両側にそれぞれ少なくとも１個の、この機能素子と同一
種類、同一形状のダミー機能素子を配置したことを特徴
としている。
【０００８】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す平面図であり、図１の（ｂ）はそのＡ−Ａ線断面図
である。［但し、（ａ）図においてＡｌ配線層９の図示
は省略されている］。
て説明する。図１の（ａ）は、本発明の第１の実施例を
示す平面図であり、図１の（ｂ）はそのＡ−Ａ線断面図
である。［但し、（ａ）図においてＡｌ配線層９の図示
は省略されている］。
【０００９】同図において、１はｐ型半導体基板、２は
素子分離領域となるフィールド酸化膜、３はゲート酸化
膜、４はゲート電極、５はダミーゲート電極、６はソー
ス・ドレイン領域となるｎ+ 型拡散層、７は層間絶縁
膜、８は層間絶縁膜７に形成されたコンタクト孔、９は
ゲート電極４および２つのｎ+ 型拡散層６と接続された
Ａｌ配線層である。
素子分離領域となるフィールド酸化膜、３はゲート酸化
膜、４はゲート電極、５はダミーゲート電極、６はソー
ス・ドレイン領域となるｎ+ 型拡散層、７は層間絶縁
膜、８は層間絶縁膜７に形成されたコンタクト孔、９は
ゲート電極４および２つのｎ+ 型拡散層６と接続された
Ａｌ配線層である。
【００１０】ゲート電極４の両側には、これと並行にそ
れぞれ２本ずつのダミーゲート電極が配置されている
（すなわち、ダミートランジスタが２個ずつ配置されて
いる）が、これらゲート電極間の間隔は、製品で採用さ
れている基準の最小値に従って、ゲート長１．０μｍ
ゲート電極間隔２．０μｍになされている。
れぞれ２本ずつのダミーゲート電極が配置されている
（すなわち、ダミートランジスタが２個ずつ配置されて
いる）が、これらゲート電極間の間隔は、製品で採用さ
れている基準の最小値に従って、ゲート長１．０μｍ
ゲート電極間隔２．０μｍになされている。
【００１１】このように作成された特性チェック用トラ
ンジスタにおいては、ゲート電極の疎密の程度が本製品
におけるそれと同等であるため、ゲート長も本製品のそ
れと同程度に形成される。そのため、チェック用トラン
ジスタは、本製品内の素子をよく代表することができ、
特性チェックの信頼性は高まる。
ンジスタにおいては、ゲート電極の疎密の程度が本製品
におけるそれと同等であるため、ゲート長も本製品のそ
れと同程度に形成される。そのため、チェック用トラン
ジスタは、本製品内の素子をよく代表することができ、
特性チェックの信頼性は高まる。
【００１２】図２の（ａ）は、本発明の第２の実施例を
示す平面図であり、図２の（ｂ）はそのＢ−Ｂ線断面図
である。［但し、（ａ）図においてはＡｌ配線層９の図
示は省略されている］。同図において、図１の部分と共
通する部分には同一の参照番号が付されているので重複
した説明は省略する。
示す平面図であり、図２の（ｂ）はそのＢ−Ｂ線断面図
である。［但し、（ａ）図においてはＡｌ配線層９の図
示は省略されている］。同図において、図１の部分と共
通する部分には同一の参照番号が付されているので重複
した説明は省略する。
【００１３】図２において、１０は、ゲート電極４上お
よびダミーゲート電極５上に形成された酸化シリコン
膜、１１は第１の層間絶縁膜、１２はゲート電極４およ
びダミーゲート電極５に自己整合されて形成されたコン
タクト孔、１３はソース・ドレイン領域を引き出すため
のＷＳｉ（タングステンシリサイド）配線層、１４は第
２の層間絶縁膜、１５は第２の層間絶縁膜に形成された
コンタクト孔である。
よびダミーゲート電極５上に形成された酸化シリコン
膜、１１は第１の層間絶縁膜、１２はゲート電極４およ
びダミーゲート電極５に自己整合されて形成されたコン
タクト孔、１３はソース・ドレイン領域を引き出すため
のＷＳｉ（タングステンシリサイド）配線層、１４は第
２の層間絶縁膜、１５は第２の層間絶縁膜に形成された
コンタクト孔である。
【００１４】次に、図３を参照して本実施例の製造方法
について説明する。よく知られている選択酸化法によ
り、ｐ型半導体基板１上に素子分離領域としてのフィー
ルド酸化膜２を膜厚５０００Åに形成したのち、膜厚３
００Åのゲート酸化膜３を熱酸化法により形成する。
について説明する。よく知られている選択酸化法によ
り、ｐ型半導体基板１上に素子分離領域としてのフィー
ルド酸化膜２を膜厚５０００Åに形成したのち、膜厚３
００Åのゲート酸化膜３を熱酸化法により形成する。
【００１５】次に、通常のＣＶＤ法により多結晶シリコ
ン膜を膜厚３０００Åにまた酸化シリコン膜を膜厚１０
００Åに順次堆積し、フォトレジストを使用したリソグ
ラフィ技術によりパターニングを行い、ゲート電極４、
ダミーのゲート電極５とその表面を被覆した酸化シリコ
ン膜１０を形成する。次いで、ゲート電極４およびダミ
ーゲート電極５をマスクとして、イオン注入法で、Ａｓ
（ヒ素）を１×１０15cm-2導入し、ｎ+ 型拡散層６を形
成する［図３の（ａ）］。
ン膜を膜厚３０００Åにまた酸化シリコン膜を膜厚１０
００Åに順次堆積し、フォトレジストを使用したリソグ
ラフィ技術によりパターニングを行い、ゲート電極４、
ダミーのゲート電極５とその表面を被覆した酸化シリコ
ン膜１０を形成する。次いで、ゲート電極４およびダミ
ーゲート電極５をマスクとして、イオン注入法で、Ａｓ
（ヒ素）を１×１０15cm-2導入し、ｎ+ 型拡散層６を形
成する［図３の（ａ）］。
【００１６】全面に、ＣＶＤ法により酸化膜を堆積して
第１の層間絶縁膜１１を形成する。次に、フォトレジス
トを塗布し、通常のリソグラフィ技術により選択的に所
望の形状に開孔してフォトレジストマスク１６を形成す
る［図３の（ｂ）］。
第１の層間絶縁膜１１を形成する。次に、フォトレジス
トを塗布し、通常のリソグラフィ技術により選択的に所
望の形状に開孔してフォトレジストマスク１６を形成す
る［図３の（ｂ）］。
【００１７】フォトレジストマスク１６を介して第１の
層間絶縁膜１１に異方性のＲＩＥを行って、ゲート電極
４、ダミーのゲート電極５に自己整合されたコンタクト
孔１２を形成し、フォトレジストマスク１６を除去する
［図３の（ｃ）］。
層間絶縁膜１１に異方性のＲＩＥを行って、ゲート電極
４、ダミーのゲート電極５に自己整合されたコンタクト
孔１２を形成し、フォトレジストマスク１６を除去する
［図３の（ｃ）］。
【００１８】続いて、スパッタ法により、ＷＳｉ（タン
グステンシリサイド）を膜厚１０００Åに堆積し、パタ
ーニングしてＷＳｉ配線層１３を形成する。次に、第２
の層間絶縁膜１４をＣＶＤ法により形成し、これにコン
タクト孔１５を開孔する［図３の（ｄ）］。その後、Ａ
ｌを堆積し、パターニングすることにより図２に示す本
実施例の半導体装置を得ることができる。
グステンシリサイド）を膜厚１０００Åに堆積し、パタ
ーニングしてＷＳｉ配線層１３を形成する。次に、第２
の層間絶縁膜１４をＣＶＤ法により形成し、これにコン
タクト孔１５を開孔する［図３の（ｄ）］。その後、Ａ
ｌを堆積し、パターニングすることにより図２に示す本
実施例の半導体装置を得ることができる。
【００１９】本実施例は、本製品内のトランジスタのソ
ース・ドレインコンタクトがゲート電極と自己整合的に
形成されている場合に関するものであり、その設計ルー
ルは１．０μｍであり、また、ゲート間距離の基準最小
値も１．０μｍとなされているので、本実施例の特性チ
ェック用のトランジスタもこれに準拠して形成されてい
る。
ース・ドレインコンタクトがゲート電極と自己整合的に
形成されている場合に関するものであり、その設計ルー
ルは１．０μｍであり、また、ゲート間距離の基準最小
値も１．０μｍとなされているので、本実施例の特性チ
ェック用のトランジスタもこれに準拠して形成されてい
る。
【００２０】ダミーゲート電極の存在しない従来例で
は、ゲート電極の寸法がマイクロローディング効果を受
けて本製品部分のゲート電極とは異なったものとなるば
かりでなくセルファラインコンタクト孔の形成も不可能
であったが、本実施例によれば、配線層をも含めて本製
品内のトランジスタに近い状態のチェック用トランジス
タを作成することができるようになり、より忠実に本製
品内トランジスタを代表させることができる。
は、ゲート電極の寸法がマイクロローディング効果を受
けて本製品部分のゲート電極とは異なったものとなるば
かりでなくセルファラインコンタクト孔の形成も不可能
であったが、本実施例によれば、配線層をも含めて本製
品内のトランジスタに近い状態のチェック用トランジス
タを作成することができるようになり、より忠実に本製
品内トランジスタを代表させることができる。
【００２１】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではない。例え
ば、実施例では、ダミーゲート電極を２本ずつ形成して
いたが１本ずつであってもよいし、また、３本以上であ
ってもよい。また、機能素子はｐチャネルＭＯＳトラン
ジスタであってもよいし、さらにはＭＯＳ型以外の素子
であってもよい。
本発明はこれら実施例に限定されるものではない。例え
ば、実施例では、ダミーゲート電極を２本ずつ形成して
いたが１本ずつであってもよいし、また、３本以上であ
ってもよい。また、機能素子はｐチャネルＭＯＳトラン
ジスタであってもよいし、さらにはＭＯＳ型以外の素子
であってもよい。
【００２２】
【発明の効果】以上説明したように、本発明の半導体装
置は、本製品内の正規の機能素子を代表させる特性チェ
ック用機能素子を有するものにおいて、特性チェック用
機能素子の両側にダミー機能素子を配置したものである
ので、、本発明によれば、特性チェック用機能素子にお
いて、従来例のように、単独で孤立したパターンで問題
となるリソグラフィ、エッチング時のいわゆるマイクロ
ローディング効果の影響をなくすことができる。すなわ
ち、本製品内部の機能素子と特性チェック用機能素子と
の寸法上の差異を少なくすることができ、チェック用機
能素子に本製品内部の素子をよりよく代表させることが
できる。
置は、本製品内の正規の機能素子を代表させる特性チェ
ック用機能素子を有するものにおいて、特性チェック用
機能素子の両側にダミー機能素子を配置したものである
ので、、本発明によれば、特性チェック用機能素子にお
いて、従来例のように、単独で孤立したパターンで問題
となるリソグラフィ、エッチング時のいわゆるマイクロ
ローディング効果の影響をなくすことができる。すなわ
ち、本製品内部の機能素子と特性チェック用機能素子と
の寸法上の差異を少なくすることができ、チェック用機
能素子に本製品内部の素子をよりよく代表させることが
できる。
【図１】本発明の第１の実施例の平面図と断面図。
【図２】本発明の第２の実施例の平面図と断面図。
【図３】本発明の第２の実施例の製造工程を説明するた
めの工程断面図。
めの工程断面図。
【図４】従来例の平面図と断面図。
１…ｐ型半導体基板、 ２…フィールド酸化膜、
３…ゲート酸化膜、４…ゲート電極、 ５…ダミーゲ
ート電極、 ６…ｎ+ 型拡散層、７…層間絶縁膜、
８…コンタクト孔、 ９…Ａｌ配線層、 １０…
酸化シリコン膜、 １１…第１の層間絶縁膜、 １
２…コンタクト孔、 １３…ＷＳｉ配線層、 １４
…第２の層間絶縁膜、 １５…コンタクト孔、 １
６…フォトレジストマスク。
３…ゲート酸化膜、４…ゲート電極、 ５…ダミーゲ
ート電極、 ６…ｎ+ 型拡散層、７…層間絶縁膜、
８…コンタクト孔、 ９…Ａｌ配線層、 １０…
酸化シリコン膜、 １１…第１の層間絶縁膜、 １
２…コンタクト孔、 １３…ＷＳｉ配線層、 １４
…第２の層間絶縁膜、 １５…コンタクト孔、 １
６…フォトレジストマスク。
Claims (3)
- 【請求項１】本製品内の機能素子に加えて特性チェック
用の機能素子を有する半導体装置において、前記特性チ
ェック用の機能素子と同一に構成され、前記特性チェッ
ク用の機能素子の両側に載置されたダミー機能素子を有
し、前記特性チェック用の機能素子と前記ダミー機能素
子の各々が、前記本製品内の機能素子とゲート長と密度
において同一であるゲート電極を有することを特徴とす
る半導体装置。 - 【請求項２】前記特性チェック用の機能素子がＭＯＳト
ランジスタであることを特徴とする請求項１記載の半導
体装置。 - 【請求項３】前記特性チェック用の機能素子の前記ゲー
ト電極と前記ダミー機能素子の前記ゲート電極に自己整
合したコンタクトホールを有することを特徴とする請求
項１記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03198382A JP3132582B2 (ja) | 1991-07-12 | 1991-07-12 | 半導体装置 |
| US07/911,008 US5410161A (en) | 1991-07-12 | 1992-07-09 | Semiconductor device equipped with characteristic checking element |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03198382A JP3132582B2 (ja) | 1991-07-12 | 1991-07-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521557A JPH0521557A (ja) | 1993-01-29 |
| JP3132582B2 true JP3132582B2 (ja) | 2001-02-05 |
Family
ID=16390197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03198382A Expired - Fee Related JP3132582B2 (ja) | 1991-07-12 | 1991-07-12 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5410161A (ja) |
| JP (1) | JP3132582B2 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5698902A (en) * | 1994-12-19 | 1997-12-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device having finely configured gate electrodes |
| WO1996041379A1 (en) * | 1995-06-07 | 1996-12-19 | The Trustees Of Columbia University In The City Of New York | Wafer-scale integrated-circuit systems and method of manufacture |
| US5952698A (en) * | 1995-09-07 | 1999-09-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Layout pattern for improved MOS device matching |
| JP3311244B2 (ja) * | 1996-07-15 | 2002-08-05 | 株式会社東芝 | 基本セルライブラリ及びその形成方法 |
| JP3495869B2 (ja) * | 1997-01-07 | 2004-02-09 | 株式会社東芝 | 半導体装置の製造方法 |
| US6174741B1 (en) * | 1997-12-19 | 2001-01-16 | Siemens Aktiengesellschaft | Method for quantifying proximity effect by measuring device performance |
| JP3758876B2 (ja) * | 1999-02-02 | 2006-03-22 | Ｎｅｃマイクロシステム株式会社 | 半導体装置のレイアウト方法 |
| JP4794030B2 (ja) * | 2000-07-10 | 2011-10-12 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP4481464B2 (ja) | 2000-09-20 | 2010-06-16 | 株式会社東芝 | 半導体記憶装置及びその製造方法 |
| US6794677B2 (en) * | 2000-10-02 | 2004-09-21 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for fabricating the same |
| JP2003100899A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6841832B1 (en) * | 2001-12-19 | 2005-01-11 | Advanced Micro Devices, Inc. | Array of gate dielectric structures to measure gate dielectric thickness and parasitic capacitance |
| DE10253626A1 (de) * | 2002-11-15 | 2004-06-03 | Infineon Technologies Ag | Teststruktur zur Bestimmung der elektrischen Belastbarkeit von Kontakten |
| KR100628247B1 (ko) * | 2005-09-13 | 2006-09-27 | 동부일렉트로닉스 주식회사 | 반도체 소자 |
| JP4769568B2 (ja) | 2005-12-19 | 2011-09-07 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法、及び半導体装置の評価方法 |
| JP2006173643A (ja) * | 2006-01-12 | 2006-06-29 | Renesas Technology Corp | 半導体記憶装置 |
| KR101330084B1 (ko) * | 2007-07-18 | 2013-11-18 | 삼성전자주식회사 | 반도체 장치의 테스트 구조물, 그 형성 방법, 반도체 장치및 이의 제조 방법 |
| CN102194794B (zh) * | 2010-03-05 | 2013-09-11 | 中芯国际集成电路制造(上海)有限公司 | 等离子体损伤检测结构、其检测方法及其形成方法 |
| JP5333483B2 (ja) * | 2011-03-03 | 2013-11-06 | 富士通セミコンダクター株式会社 | 半導体ウェーハ、及びその製造方法 |
| CN103403859B (zh) * | 2011-03-04 | 2016-11-09 | 瑞萨电子株式会社 | 半导体器件 |
| US20230361772A1 (en) * | 2022-05-05 | 2023-11-09 | Nxp B.V. | System for controlling leakage current in integrated circuits |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2102623B (en) * | 1981-06-30 | 1985-04-11 | Tokyo Shibaura Electric Co | Method of manufacturing a semiconductors memory device |
-
1991
- 1991-07-12 JP JP03198382A patent/JP3132582B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-09 US US07/911,008 patent/US5410161A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5410161A (en) | 1995-04-25 |
| JPH0521557A (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990715 |
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