CN103403859B - 半导体器件 - Google Patents

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Abstract

在半导体器件中，有源区域（AR12）包含：施加预定的电压的第一杂质区域（NI11）、构成一个绝缘栅型的场效应晶体管（MN12a）的一对导通电极的第二和第三杂质区域（NI13、NI14）、以及在第一和第二杂质区域之间配置的至少一个杂质区域（NI12）。向在第二和第三杂质区域之间配置的栅极电极（G13）施加使第二和第三杂质区域之间电气导通的电压。在第一和第二杂质区域之间配置的全部的栅极电极（G11、G12）成为一直与第一杂质区域（NI11）电气连接的结构。在第一和第二杂质区域之间配置的全部的杂质区域（NI12）从第一和第二杂质区域电气分离而维持在浮置状态。

Description

半导体器件
技术领域
本发明涉及集成了多个绝缘栅型场效应型晶体管的半导体器件。
背景技术
在集成了多个MOS（Metal Oxide Semiconductor）晶体管的半导体器件中，为了分离元件而使用浅槽隔离（STI：Shallow TrenchIsolation）。由于MOS晶体管的有源区域中使用的硅与STI中使用的氧化膜的热膨张率不同，所以在STI的附近设置的MOS晶体管中产生应力。随着MOS晶体管的微细化，该STI应力造成的MOS晶体管的特性变化成为问题。具体地，在P型MOS晶体管的情况下移动度因STI应力（压缩应力）而增大，在N型MOS晶体管的情况下移动度因STI应力（压缩应力）而减小（例如，参照R.A.Bianchi等二人，“AccurateModeling of Trench Isolation Induced Mechanical Stress effects onMOSFET Electrical Performance”，IEEE，IEDM Proc.，pp.117-120，2002（非专利文献1））。
作为用来减轻这样的STI畸变的技术，已知例如，特开2008－288268号公报（专利文献1）公开的技术。在该文献记载的半导体集成电路中，与电路动作有关的MOS晶体管的有源区域相邻地配置截止状态的虚拟晶体管。由此减轻针对MOS晶体管的应力畸变。
在国际公开第2009／037808号（专利文献2）公开的技术中，为了进一步减轻STI畸变，在上述虚拟晶体管的外侧即有源区域的外端部配置衬底接触线。
日本特开2006－286889号公报（专利文献3）公开了积极地利用STI畸变来增加MOS晶体管的动作电流的技术。具体地，在STI元件分离区域中的、在P型MOS晶体管的沟道长方向上相邻的区域中，填充对P型MOS晶体管的有源区域施加压缩应力的绝缘物。在剩余的元件分离区域中填充对P型和N型MOS晶体管施加拉伸应力的绝缘物。
另外，为了使相邻的MOS晶体管元件分离而使用上述截止状态的虚拟晶体管的技术早已公知（例如，参照日本特开平4－125949号公报（专利文献4）和日本特开平11－233640号公报（专利文献5））。
现有技术文献
专利文献1：日本特开2008－288268号公报
专利文献2：国际公开第2009／037808号
专利文献3：日本特开2006－286889号公报
专利文献4：日本特开平4－125949号公报
专利文献5：日本特开平11－233640号公报
非专利文献1：R.A.Bianchi等二人，“Accurate Modeling of TrenchIsolation Induced Mechanical Stress effects on MOSFET ElectricalPerformance”，IEEE，IEDM Proc.，pp.117-120，2002
发明内容
（发明要解决的问题）
在为了缓和STI应力而设置虚拟晶体管的情况下，有时经由虚拟晶体管的截止漏电流成为问题。例如，在电池驱动的便携电话机等中组装的模拟半导体电路中，便携电话机为待机状态时流动的截止漏电流成为问题。在由多个比较器并联配置得到的闪速型AD（Analog-to-Digital）转换器、使用多个电流源的电流单元型DA（Digital-to-Analog）转换器的情况下，由于需要设置多个虚拟晶体管，所以截止漏电流的影响显著。
本发明的目的之一是，在设置了虚拟晶体管的半导体器件中，减小流过虚拟晶体管的截止漏电流。
（用来解决问题的方案）
根据本发明的一个实施方式的半导体器件具有有源区域和多个栅极电极。有源区域形成在半导体衬底的主表面上且包含一维状地排列的同一导电类型的多个杂质区域。多个栅极电极在俯视半导体衬底的主表面时，在多个杂质区域的相邻的两个杂质区域之间各设置一个。各栅极电极和与其相邻的两个杂质区域一起构成绝缘栅型场效应晶体管。多个杂质区域包含：施加预定的电压的第一杂质区域、构成一个绝缘栅型的场效应晶体管的一对导通电极的第二和第三杂质区域、以及配置在第一和第二杂质区域之间的至少一个杂质区域。向多个栅极电极中的配置在第二和第三杂质区域之间的栅极电极施加使第二和第三杂质区域之间电气导通的电压。多个栅极电极中的配置在第一和第二杂质区域之间的全部的栅极电极成为一直与第一杂质区域电气连接的结构。多个杂质区域中的配置在第一和第二杂质区域之间的全部的杂质区域，通过向在第一和第二杂质区域之间配置的全部的栅极电极施加预定的电压，从第一和第二杂质区域电气分离而维持在浮置状态。
（发明的效果）
根据上述的实施方式的半导体器件，在施加电源电压或接地电压的第一杂质区域和与电路动作有关的第二杂质区域之间，串联配置多个截止状态的虚拟晶体管。因此，可以减小流过虚拟晶体管的截止漏电流。
附图说明
图1是示出根据本发明的NMOS晶体管的布置的一例的平面图。
图2是沿图1的剖切线II－II的剖面图。
图3是与图1对应的等价电路图。
图4是示出根据本发明的PMOS晶体管的布置的一例的平面图。
图5是沿图4的剖切线V－V的剖面图。
图6是与图4对应的等价电路图。
图7是作为根据本发明的实施方式1的半导体器件的一例示出差动放大器的基本构成的电路图。
图8是示出在有源区域AR12上形成的NMOS晶体管MN12、MN13的布置的一例的平面图。
图9是与图8对应的等价电路图。
图10是沿图8的剖切线Ⅹ-Ⅹ的剖面图。
图11是示出在有源区域AR11上形成的NMOS晶体管MN11的布置的一例的平面图。
图12是与图11对应的等价电路图。
图13是沿图11的剖切线ＸI I I－ＸIII的剖面图。
图14是示出图11示出的布置的变形例的平面图。
图15是示出在有源区域AR13上形成的PMOS晶体管MP11、MP12的布置的一例的平面图。
图16是示出PMOS晶体管MP11、MP12的其它布置例的平面图。
图17是作为根据本发明的实施方式2的半导体器件的一例示出闪速型AD转换器的基本构成的框图。
图18是示出图17的差动放大器AMP中使用的低阈值电压的NMOS晶体管的布置的一例的平面图。
图19是示出图17的差动放大器AMP中使用的低阈值电压的NMOS晶体管的其它布置例的平面图。
（附图标记说明）
AR：有源区域；G：栅极电极；GND：接地电压；ID：层间绝缘层；MN：NMOS晶体管；MP：PMOS晶体管；NI：N型杂质区域；PI：P型杂质区域；MND：N型虚拟晶体管；MPD：P型虚拟晶体管；NC、PC：沟道区域；NW2：N型阱；PSUB：P型半导体衬底；PW1、PW11、PW12：P型阱；STI：浅槽隔离；VDD：电源电压
具体实施方式
以下，参照附图详细说明本发明的实施方式。另外，对相同或相当的部分赋予相同的附图标记，其说明不再重复。
＜实施方式1＞
［对NMOS晶体管的适用例］
图1是示出根据本发明的NMOS晶体管的布置的一例的平面图。在图1示出的半导体器件中，在衬底上配置一个NMOS（Negative-channelMetal Oxide Semiconductor）晶体管MN1和4个虚拟晶体管MND1～MND4。
图2是沿图1的剖切线II－II的剖面图。参照图1、图2，半导体器件包含：在P型半导体衬底PSUB的主表面侧一维状地排列的6个N型的杂质区域NI1～NI6；以及在俯视主表面时在相邻的杂质区域之间各设置一个的栅极电极G1～G5。在形成在P型半导体衬底PSUB的主表面侧的P型阱PW1内，设置杂质区域NI1～NI6。栅极电极G1～G5分别夹着栅绝缘膜（图示省略）层叠在半导体衬底PSUB的沟道区域NC1～NC5上。栅极电极G1～G5用例如多晶硅形成。另外，也可以不在P型半导体衬底PSUB中设置P型阱PW1，而是在P型半导体衬底PSUB中设置杂质区域NI1～NI6。在后述的各实施方式中，对于构成NMOS晶体管的N型杂质区域也一样。
把杂质区域NI1～NI6和沟道区域NC1～NC6全部称为有源区域AR1。在有源区域AR1的周围形成浅槽隔离STI。浅槽隔离（ShallowTrench Isolation）指，为了把有源区域彼此之间绝缘分离，通过向在半导体衬底（硅衬底）的表面上形成的浅沟埋入氧化膜等而形成的部分。以下，在统称杂质区域NI1～NI6、栅极电极G1～G5和沟道区域NC1～NC5时或表示不特定是哪一个的情况时，分别称为杂质区域NI、栅极电极G和沟道区域NC。
各栅极电极G与和其相邻的两个杂质区域NI一起，构成NMOS晶体管（更一般地，绝缘栅型场效应晶体管）。即，与各栅极电极G相邻的两个杂质区域NI构成NMOS晶体管的一对导通电极。如果具体地说明，则栅极电极G3与相邻的杂质区域NI3、NI4一起构成NMOS晶体管MN1。栅极电极G4与相邻的杂质区域NI4、NI5一起构成虚拟晶体管MND1。栅极电极G5与相邻的杂质区域NI5、NI6一起构成虚拟晶体管MND2。栅极电极G2与相邻的杂质区域NI2、NI3一起构成虚拟晶体管MND3。栅极电极G1与相邻的杂质区域NI1、NI2一起构成虚拟晶体管MND4。
在NMOS晶体管MN1中，栅极电极G3通过在层间绝缘层ID中形成的接触孔与上层的栅极电压Vg供给用的金属布线（图示省略）连接。杂质区域NI3通过在层间绝缘层ID中形成的接触孔C2与上层的源极电压Vs供给用的金属布线（图示省略）连接。杂质区域NI4通过在层间绝缘层ID中形成的接触孔C3与上层的漏极电压Vd供给用的金属布线（图示省略）连接。流过NMOS晶体管MN1的电流根据这些栅极电压Vg、源极电压Vs和漏极电压Vd而变化。即，根据向栅极电极G3施加的栅极电压Vg，杂质区域NI3、NI4之间导通。
在虚拟晶体管MND1～MND4中，栅极电极G1、G2、G4、G5通过一体地形成而相互连接。这些栅极电极G1、G2、G4、G5通过在层间绝缘层ID中形成的接触孔与上层的接地电压GND供给用的金属布线（图示省略）连接。由此，虚拟晶体管MND1～MND4成为截止状态。另外，栅极电极G1、G2、G4、G5无须一定一体地形成。栅极电极G1、G2、G4、G5也可以相互分离，由多晶硅层形成，各栅极电极分别与上层的接地电压GND供给用的金属布线连接。
一维排列的杂质区域NI1～NI6中的两端的杂质区域NI1、NI6分别通过在层间绝缘层ID中形成的接触孔C1、C4与上层的接地电压GND供给用的金属布线连接。即，一维排列的两端的杂质区域NI1、NI6是与栅极电极G1、G2、G4、G5一直电气连接的结构。向这些杂质区域NI1、NI6和栅极电极G1、G2、G4、G5施加接地电压GND。杂质区域NI2、NI5都不与上层的金属布线连接，且由于一直向与两侧相邻的栅极电极施加接地电压GND，所以维持在浮置状态。
图3是与图1对应的等价电路图。在图3中虚线内设置的晶体管是虚拟晶体管MND1、MND2、MND3、MND4。像图3示出的那样，虚拟晶体管MND1、MND2串联连接在NMOS晶体管MN1的漏极端子D1（与图1的杂质区域NI4对应）与被施加接地电压GND的接地节点（与图1的杂质区域NI6对应）之间。虚拟晶体管MND3、MND4串联连接在NMOS晶体管MN1的源极端子S1（与图1的杂质区域NI3对应）与接地节点（与图1的杂质区域NI1对应）之间。虚拟晶体管MND1、MND2、MND3、MND4的栅极电极与接地节点连接。
根据上述构成的半导体器件，可以通过虚拟晶体管MND1、MND2、MND3、MND4，增大沿从NMOS晶体管MN1的栅极电极G3到有源区域AR1的端部的栅长方向（杂质区域NI1～NI6的排列方向）的距离。其结果，可以减小STI应力对NMOS晶体管MN1的特性的影响。
而且，由于两个虚拟晶体管串联连接在设定为接地电压GND以外的电压值的节点（源极S1、漏极D1）与接地节点之间，所以可以减小截止漏电流。为了进一步减小截止漏电流，也可以进一步增加串联连接的虚拟晶体管的数目。例如，在串联连接了3个虚拟晶体管的情况下，在图1中，在作为NMOS晶体管MN1使用的杂质区域与施加接地电压GND的端部的杂质区域之间，配置两个浮置状态的杂质区域。即，在串联连接了n个（n是大于1的整数）的虚拟晶体管的情况下，设置n－1个浮置状态的杂质区域。
在虚拟晶体管MND1、MND2、MND3、MND4中，还具有抑制制造工艺造成的形状的不均匀性的效果。为了抑制形状的不均匀性，在图1中，希望栅极电极G1～G5的栅长Lg1～Lg5全都相等，希望杂质区域NI2～NI5的栅长方向的长度Lni2～Lni5全都相等。
［对PMOS晶体管的适用例］
图4是示出根据本发明的PMOS晶体管的布置的一例的平面图。在图4的半导体器件中，在衬底上配置一个PMOS（Positive-channel MetalOxide Semiconductor）晶体管MP1和4个虚拟晶体管MPD1～MPD4。
图5是沿图4的剖切线V－V的剖面图。参照图4、图5，半导体器件包含：在P型半导体衬底PSUB的主表面侧一维状地排列的6个P型的杂质区域PI1～PI6；以及在俯视主表面时在相邻的杂质区域之间各设置一个的栅极电极G1～G5。在形成在P型半导体衬底PSUB的主表面侧的N型阱NW2内设置杂质区域PI1～PI6。栅极电极G1～G5分别夹着栅绝缘膜（图示省略）层叠在半导体衬底PSUB的沟道区域PC1～PC5上。把杂质区域PI1～PI6和沟道区域PC1～PC6的全部称为有源区域AR2。在有源区域AR2的周围形成浅槽隔离STI。以下，在统称杂质区域PI1～PI6和沟道区域PC1～PC5时或表示不特定是哪一个的情况时，分别称为杂质区域PI和沟道区域PC。
各栅极电极G与和其相邻的两个杂质区域PI一起，构成PMOS晶体管。即，与各栅极电极G相邻的两个杂质区域构成PMOS晶体管的一对导通电极。具体地，栅极电极G3与相邻的杂质区域PI3、PI4一起构成PMOS晶体管MP1。栅极电极G4与相邻的杂质区域PI4、PI5一起构成虚拟晶体管MPD1。栅极电极G5与相邻的杂质区域PI5、PI6一起构成虚拟晶体管MPD2。栅极电极G2与相邻的杂质区域PI2、PI3一起构成虚拟晶体管MPD3。栅极电极G1与相邻的杂质区域PI1、PI2一起构成虚拟晶体管MPD4。
在PMOS晶体管MP1中，栅极电极G3通过在层间绝缘层ID中形成的接触孔与上层的栅极电压Vg供给用的金属布线（图示省略）连接。杂质区域PI3通过在层间绝缘层ID中形成的接触孔C2与上层的源极电压Vs供给用的金属布线（图示省略）连接。杂质区域PI4通过在层间绝缘层ID中形成的接触孔C3与上层的漏极电压Vd供给用的金属布线（图示省略）连接。流过PMOS晶体管MP1的电流根据这些栅极电压Vg、源极电压Vs和漏极电压Vd而变化。即，根据向栅极电极G3施加的栅极电压Vg，杂质区域PI3、PI4之间导通。
在虚拟晶体管MPD1～MPD4中，栅极电极G1、G2、G4、G5通过一体地形成而相互连接。这些栅极电极G1、G2、G4、G5通过在层间绝缘层ID中形成的接触孔与上层的电源电压VDD供给用的金属布线（图示省略）连接。由此，虚拟晶体管MPD1～MPD4成为截止状态。另外，栅极电极G1、G2、G4、G5无须一定一体地形成。栅极电极G1、G2、G4、G5也可以相互分离，由多晶硅层形成，各栅极电极分别与上层的电源电压VDD供给用的金属布线连接。
一维排列的杂质区域PI1～PI6中的两端的杂质区域PI1、PI6分别通过在层间绝缘层ID中形成的接触孔C1、C4与上层的电源电压VDD供给用的金属布线连接。即，一维排列的两端的杂质区域PI1、PI6是与栅极电极G1、G2、G4、G5一直电气连接的结构。向这些杂质区域PI1、PI6和栅极电极G1、G2、G4、G5施加电源电压VDD。杂质区域PI2、PI5都不与上层的金属布线连接，且由于一直向与两侧相邻的栅极电极施加电源电压VDD，所以维持在浮置状态。
图6是与图4对应的等价电路图。在图6中虚线内设置的晶体管是虚拟晶体管。像图6示出的那样，虚拟晶体管MPD1、MPD2串联连接在PMOS晶体管MP1的漏极端子D1（与图4的杂质区域PI4对应）与被施加电源电压VDD的电源节点（与图4的杂质区域PI6对应）之间。虚拟晶体管MPD3、MPD4串联连接在PMOS晶体管MP1的源极端子S1（与图4的杂质区域PI3对应）与电源节点（与图4的杂质区域PI1对应）之间。虚拟晶体管MPD1、MPD2、MPD3、MPD4的栅极电极与电源节点连接。
上述半导体器件的效果与用图1～图3说明的NMOS晶体管的情况相同。即，通过设置两个串联连接的虚拟晶体管MPD1、MPD2和两个串联连接的虚拟晶体管MPD3、MPD4，可以减小STI应力对PMOS晶体管MP1的特性的影响，并且可以减小流过虚拟晶体管的截止漏电流。也可以进一步增加串联连接的虚拟晶体管的数目。
而且，根据上述半导体器件，可以抑制制造工艺造成的形状的不均匀性。为了抑制形状的不均匀性，在图4中，希望栅极电极G1～G5的栅长Lg1～Lg5全都相等，希望杂质区域PI2～PI5的栅长方向的长度Lpi2～Lpi5全都相等。
［对差动放大器的适用例］
图7是作为根据本发明的实施方式1的半导体器件的一例示出差动放大器的基本构成的电路图。
参照图7，差动放大器包含：构成差动对的NMOS晶体管MN12、MN13；分别作为针对NMOS晶体管MN12、MN13的负荷晶体管使用的PMOS晶体管MP11、MP12；以及作为电流源使用的NMOS晶体管MN11。
PMOS晶体管MP11和NMOS晶体管MN12以该顺序串联连接在被供给电源电压VDD的电源节点与连接节点ND1之间。PMOS晶体管MP12和NMOS晶体管MN13以该顺序串联连接在电源节点与连接节点ND1之间。NMOS晶体管MN11连接在连接节点ND1与被供给接地电压GND的接地节点之间。分别向NMOS晶体管MN11的栅极电极和PMOS晶体管MP11、MP12的栅极电极供给预定的偏压电压Vb1、Vb2、Vb3。向构成差动对的NMOS晶体管MN12、MN13的栅极电极输入差动信号（Vinp，Vinn）。从这些NMOS晶体管MN13、MN12的漏极输出放大的差动信号（Vout，Voutn）。也可以取代PMOS晶体管MP11、MP12而使用电阻元件。
为了低耗电动作，希望电源电压VDD尽可能低。尤其是，图7的差动放大器以低电源电压动作时，必须确保作为电流源使用的NMOS晶体管MN11的过压的容限。因此，作为差动对而使用的NMOS晶体管MN12、MN13的阈值电压为比通常低的值。为了减小待机时（即，使偏压电压Vb1为接地电压GND，使NMOS晶体管MN11成为截止状态时）的截止漏电流，希望电流源用的NMOS晶体管MN11的阈值电压是通常值。
在这样地存在不同阈值电压的NMOS晶体管时，难以在同一有源区域上制作不同阈值电压的NMOS晶体管。因此，在图7示出的差动放大器的布置设计中，形成具有通常的阈值电压的NMOS晶体管MN11的有源区域AR11与形成具有比通常低的阈值电压的NMOS晶体管MN12、MN13的有源区域AR12不同。而且，形成PMOS晶体管MP11、MP12的有源区域AR13与形成NMOS晶体管的有源区域AR11、AR12不同。这些有源区域AR11、AR12、AR13在同一半导体衬底上形成，通过浅槽隔离而相互分离。以下，说明具体的布置例。
（NMOS晶体管MN12、MN13的布置）
图8是示出在有源区域AR12上形成的NMOS晶体管MN12、MN13的布置的一例的平面图。
图9是与图8对应的等价电路图。在图9的虚线内设置的晶体管是虚拟晶体管。
图10是沿图8的剖切线Ｘ－Ｘ的剖面图。但是，在图10中，图8的金属布线MLA、MLB的图示省略。
在图8～图10中，示出图7的NMOS晶体管MN12、MN13分别以双指的栅结构制作的例子。在双指栅极结构中，把图7的NMOS晶体管MN12替换成栅极电极G13、G14相互连接的串联的NMOS晶体管MN12a、MN12b，把NMOS晶体管MN13替换成栅极电极G15、G16相互连接的串联的NMOS晶体管MN13a、MN13b。这些NMOS晶体管MN12a、MN12b和NMOS晶体管MN13a、MN13b通过共有杂质区域NI15而串联连接。而且，在这些串联连接的4个NMOS晶体管MN12a、MN12b、MN13a、MN13b的两端，为了同时实现抑制STI应力和减小截止漏电流，分别配置两个串联连接的虚拟晶体管。以下，详细说明NMOS晶体管MN12a、MN12b、MN13a、MN13b和虚拟晶体管MND11～MND14的布置。
参照图8、图10，有源区域AR12包含一维状地排列的9个N型的杂质区域NI11～NI19。在设置在半导体衬底PSUB上的P型阱PW12内形成有源区域AR12。在有源区域AR12的周围形成浅槽隔离STI。通过杂质区域NI11～NI13和在相邻的杂质区域之间各形成一个的栅极电极G11、G12构成串联连接的虚拟晶体管MND12、MND11。由杂质区域NI13～NI17和在相邻的杂质区域之间各形成一个的栅极电极G13～G16构成串联连接的4个NMOS晶体管MN12a、MN12b、MN13a、MN13b。由杂质区域NI17～NI19和在相邻的杂质区域之间各形成一个的栅极电极G17、G18构成串联连接的两个虚拟晶体管MND13、MND14。
栅极电极G11、G12通过一体地形成而相互连接，并且通过在层间绝缘层ID中形成的接触孔与上层的接地电压GND供给用的金属布线MLA连接。栅极电极G17、G18通过一体地形成而相互连接，同时，通过在层间绝缘层ID中形成的接触孔与上层的接地电压GND供给用的金属布线MLA连接。由此，虚拟晶体管MND11～MND14成为截止状态。另外，栅极电极G11、G12也可以相互分离，由多晶硅层形成，栅极电极G17、G18也可以相互分离，由多晶硅层形成。此时，栅极电极G11、G12、G17、G18都通过在层间绝缘层ID中形成的接触孔与上层的金属布线MLA分别连接。
构成双指栅极的栅极电极G13、G14通过一体地形成而相互连接，通过在层间绝缘层ID中形成的接触孔与上层的电压信号Vinp用的金属布线（图示省略）连接。同样地，构成双指栅极的栅极电极G15、G16通过一体地形成而相互连接，通过在层间绝缘层ID中形成的接触孔与上层的电压信号Vinn用的金属布线（图示省略）连接。另外，栅极电极G13、G14也可以相互分离，由多晶硅层形成，栅极电极G15、G16也可以相互分离，由多晶硅层形成。此时，栅极电极G13、G14都与上层的电压信号Vinp用的金属布线（图示省略）分别连接。同样地，栅极电极G17、G18都与上层的电压信号Vinn用的金属布线（图示省略）分别连接。
位于一维排列的两端的杂质区域NI11、NI19分别通过在层间绝缘层ID中形成的接触孔C11、C17与上层的接地电压GND供给用的金属布线MLA连接。即，一维排列的两端的杂质区域NI11、NI19是与栅极电极G11、G12、G17、G18一直电气连接的结构。向这些杂质区域NI11、NI19和栅极电极G11、G12、G17、G18施加接地电压GND。杂质区域NI12、NI18都不与上层的金属布线连接，且由于一直向与两侧相邻的栅极电极施加接地电压GND，所以维持在浮置状态。
杂质区域NI14通过在层间绝缘层ID中形成的接触孔C13与上层的电压信号Voutn用的金属布线（图示省略）连接。杂质区域NI16通过在层间绝缘层ID中形成的接触孔C15与上层的电压信号Voutp用的金属布线（图示省略）连接。
杂质区域NI13、NI15、NI17分别通过在层间绝缘层ID中形成的接触孔C12、C14、C16与上层的共用的金属布线MLB连接。由此，杂质区域NI13、NI15、NI17具有相同的电压Vs。另外，杂质区域NI13、NI15、NI17通过金属布线MLB与后述的图11的杂质区域NI22连接。杂质区域NI22作为NMOS晶体管MN11a、MN11b的导通电极使用。
（NMOS晶体管MN11的布置）
图11是示出在有源区域AR11上形成的NMOS晶体管MN11的布置的一例的平面图。
图12是与图11对应的等价电路图。
图13是沿图11的剖切线ＸIII－ＸIII的剖面图。但是，在图13中，图11的金属布线MLA的图示省略。
在图11～图13中示出图7的NMOS晶体管MN11由双指的栅结构制作的例子。在双指栅极结构中，把图7的NMOS晶体管MN11替换成栅极电极G20、G21相互连接的串联的NMOS晶体管MN11a、MN11b。在这些串联连接的两个NMOS晶体管MN11a、MN11b的两端分别配置用来抑制STI应力的虚拟晶体管MND15、MND16。通过采用双指的栅结构，串联连接的NMOS晶体管MN11a、MN11b的两端的节点成为接地节点，所以即使不串联连接两个以上虚拟晶体管，流过虚拟晶体管的截止漏电流也不是问题。但是，像图14中后述的那样串联设置两个以上虚拟晶体管时，STI应力的影响进一步减小。以下，详细说明图11～图13所示的NMOS晶体管MN11a、MN11b和虚拟晶体管MND15、MND16的布置。
参照图11、图13，有源区域AR11包含一维状地排列的5个N型的杂质区域NI20～NI24。在设置在半导体衬底PSUB上的P型阱PW11内形成有源区域AR11。在有源区域AR11的周围形成浅槽隔离STI。通过杂质区域NI20、NI22和在这些杂质区域之间形成的栅极电极G19构成虚拟晶体管MND15。通过杂质区域NI21～NI23和在相邻的杂质区域之间各形成一个的栅极电极G20、G21构成串联连接的NMOS晶体管MN11a、MN11b。通过杂质区域NI23、NI24和在这些杂质区域之间形成的栅极电极G22构成虚拟晶体管MND16。
栅极电极G19、G22都通过在层间绝缘层ID中形成的接触孔与上层的接地电压GND供给用的金属布线MLA连接。由此，虚拟晶体管MND15、MND16成为截止状态。
构成双指栅极的栅极电极G20、G21通过一体地形成而相互连接，通过在层间绝缘层ID中形成的接触孔与上层的偏压电压Vb1供给用的金属布线（图示省略）连接。另外，栅极电极G20、G21也可以相互分离，由多晶硅层形成。此时，栅极电极G20、G21都与上层的偏压Vb1供给用的金属布线（图示省略）分别连接。
杂质区域NI20、NI21、NI23、NI24分别通过在层间绝缘层ID中形成的接触孔C22、C23、C25、C26与上层的接地电压GND供给用的金属布线MLA连接。杂质区域NI22通过在层间绝缘层ID中形成的接触孔C24与上层的金属布线（图示省略）连接，由此与图8、图10所示的杂质区域NI13、NI15、NI17电气连接。由此，杂质区域NI22具有与图8、图10的杂质区域NI13、NI15、NI17相同的电压Vs。
图14是示出图11示出的布置的变形例的平面图。图14的布置与图11的布置的不同之处在于，进一步设置了虚拟晶体管MND17、MND18。虚拟晶体管MND17、MND18分别与虚拟晶体管MND15、MND16串联连接。由此，可以进一步减小STI应力对NMOS晶体管MN11a、MN11b的影响。
具体地，图14的有源区域AR11包含一维状地排列的7个N型的杂质区域NI20～NI26。在俯视半导体衬底的主表面时，在相邻的杂质区域之间各配置一个栅极电极G19～G24。除了一维排列的两端的杂质区域NI25、NI26以外的杂质区域NI20～NI24和栅极电极G19～G22的配置和连接在图11～图13中已经说明，所以不再重复说明。
虚拟晶体管MND17包含：在一维排列的一个端部配置的杂质区域NI25；与杂质区域NI25相邻设置的杂质区域NI20；以及在这些杂质区域NI25、NI20之间设置的栅极电极G23。虚拟晶体管MND18包含：在一维排列的另一个端部配置的杂质区域NI26；与杂质区域NI26相邻设置的杂质区域NI24；以及在这些杂质区域NI26、NI24之间设置的栅极电极G24。
杂质区域NI25、NI26都通过在层间绝缘层中形成的接触孔与上层的接地电压GND供给用的金属布线MLA连接。栅极电极G23与栅极电极G19一体地形成，通过在层间绝缘层中形成的接触孔与上层的金属布线MLA连接。栅极电极G24与栅极电极G22一体地形成，通过在层间绝缘层中形成的接触孔与上层的金属布线MLA连接。另外，栅极电极G19、G23也可以相互分离，由多晶硅层形成，栅极电极G22、G24也可以相互分离，由多晶硅层形成。在这些栅极电极分离而分别形成的情况下，各栅极电极分别与上层的金属布线MLA连接。
（PMOS晶体管MP11、MP12的布置）
图15是示出在有源区域AR13上形成的PMOS晶体管MP11、MP12的布置的一例的平面图。在图15中，示出图7的PMOS晶体管MP11、MP12分别以单指的栅结构制作的例子。这些PMOS晶体管MP11、MP12通过共有杂质区域PI14而串联连接。而且，在这些串联连接的两个PMOS晶体管MP11、MP12的两端，为了同时实现抑制STI应力和减小截止漏电流，分别配置两个串联连接的虚拟晶体管。以下，详细说明PMOS晶体管MP11、MP12和虚拟晶体管MPD11～MPD14的布置。
像图15示出的那样，有源区域AR13包含一维状地排列的7个P型的杂质区域PI11～PI17。在设置在半导体衬底PSUB上的N型阱内形成有源区域AR13。在有源区域AR13的周围形成浅槽隔离STI。通过杂质区域PI11～PI13和在相邻的杂质区域之间各形成一个的栅极电极G31、G32，构成串联连接的虚拟晶体管MPD12、MPD11。通过杂质区域PI13～PI15和在相邻的杂质区域之间各形成一个的栅极电极G33、G34，构成串联连接的PMOS晶体管MP11、MP12。通过杂质区域PI15～PI17和在相邻的杂质区域之间各形成一个的栅极电极G35、G36，构成串联连接的虚拟晶体管MPD13、MPD14。
栅极电极G31、G32通过一体地形成而相互连接，通过在层间绝缘层中形成的接触孔与上层的电源电压VDD供给用的金属布线MLC连接。G35、G36通过一体地形成而相互连接，通过在层间绝缘层中形成的接触孔与上层的金属布线MLC连接。通过把这些栅极电极G31、G32、G35、G36的电压固定在电源电压VDD，虚拟晶体管MPD11～MPD14一直成为截止状态。另外，栅极电极G31、G32也可以相互分离，由多晶硅层形成，栅极电极G35、G36也可以相互分离，由多晶硅层形成。此时，栅极电极G31、G32、G35、G36都分别与上层的金属布线MLC连接。
栅极电极G33、G34通过在层间绝缘层ID中形成的接触孔分别与上层的偏压电压Vb2、Vb3供给用的金属布线（图示省略）连接。
杂质区域PI11、PI14、PI17分别通过形成在层间绝缘层上的接触孔与上层的电源电压VDD供给用的金属布线MLC连接。即，杂质区域PI11、PI14、PI17是与栅极电极G31、G32、G35、G36一直电气连接的结构，一直施加有电源电压VDD。杂质区域PI12、PI16都不与上层的金属布线连接，且由于一直向与两侧相邻的栅极电极施加有电源电压VDD，所以维持在浮置状态。
杂质区域PI13通过在层间绝缘层中形成的接触孔与上层的电压信号Voutn用的金属布线（图示省略）连接。杂质区域PI15通过在层间绝缘层中形成的接触孔与上层的电压信号Voutp用的金属布线（图示省略）连接。
图16是示出PMOS晶体管MP11、MP12的其它布置例的平面图。
在图16中，示出图7的PMOS晶体管MP11、MP12分别以双指的栅极结构制作的例子。在双指栅极结构中，把图7的PMOS晶体管MP11替换成栅极电极G32、G33相互连接的串联的PMOS晶体管MP11a、MP11b。同样地，把PMOS晶体管MP12替换成栅极电极G34、G35相互连接的串联的PMOS晶体管MP12a、MP12b。这些PMOS晶体管MP11a、MP11b和PMOS晶体管MP12a、MP12b，通过共有杂质区域PI14而串联连接。而且，在这些串联连接的4个PMOS晶体管MP11a、MP11b、MP12a、MP12b的两端，分别配置用来抑制STI应力的虚拟晶体管MPD11、MPD12。通过采用双指的栅结构，串联连接的4个PMOS晶体管MP11a、MP11b、MP12a、MP12b的两端的节点成为电源节点，所以无须为了减小截止漏电流而串联连接虚拟晶体管。以下，详细说明PMOS晶体管MP11a、MP11b、MP12a、MP12b和虚拟晶体管MPD11、MPD12的布置。
参照图16，有源区域AR13包含一维状地排列的7个P型的杂质区域PI11～PI17。在设置在半导体衬底PSUB上的N型阱内形成有源区域AR13。在有源区域AR13的周围形成有浅槽隔离STI。由杂质区域PI11、PI12和在这些杂质区域之间形成的栅极电极G31构成虚拟晶体管MPD11。由杂质区域PI12～PI16和在相邻的杂质区域之间各形成一个的栅极电极G32～G35构成串联连接的4个PMOS晶体管MP11a、MP11b、MP12a、MP12b。由杂质区域PI16、PI17和在这些杂质区域之间形成的栅极电极G36构成虚拟晶体管MPD12。
栅极电极G31、G36都通过在层间绝缘层中形成的接触孔与上层的电源电压VDD供给用的金属布线MLC连接。由此，虚拟晶体管MPD11、MPD12成为截止状态。
构成双指栅极的栅极电极G32、G33通过一体地形成而相互连接，通过在层间绝缘层中形成的接触孔与上层的偏压电压Vb2供给用的金属布线（图示省略）连接。同样地，构成双指栅极的栅极电极G34、G35通过一体地形成而相互连接，通过在层间绝缘层ID中形成的接触孔与上层的偏压电压Vb3供给用的金属布线（图示省略）连接。另外，栅极电极G32、G33也可以相互分离，由多晶硅层形成，栅极电极G34、G35也可以相互分离，由多晶硅层形成。此时，栅极电极G32、G33都分别与上层的偏压电压Vb2供给用的金属布线（图示省略）连接，栅极电极G34、G35都分别与上层的偏压电压Vb3供给用的金属布线（图示省略）连接。
杂质区域PI11、PI12、PI14、PI16、PI17分别通过在层间绝缘层ID中形成的接触孔与上层的电源电压VDD供给用的金属布线MLC连接。杂质区域PI13通过在层间绝缘层ID中形成的接触孔与上层的电压信号Voutn用的金属布线（图示省略）连接。杂质区域PI15通过在层间绝缘层ID中形成的接触孔与上层的电压信号Voutp用的金属布线（图示省略）连接。
另外，虽然已经用图7说明，但图8示出的有源区域AR12、图11和图14示出的有源区域AR11以及图15和图16示出的有源区域AR13设置在同一半导体衬底PSUB上，通过浅槽隔离STI相互分离。
＜实施方式2＞
图17是作为根据本发明的实施方式2的半导体器件的一例示出闪速型AD转换器的基本构成的框图。
参照图17，闪速型AD转换器包含：阶梯电阻RLD、M个比较器CMP（1）～CMP（M）、和编码器ECD。闪速型AD转换器通过对向输入节点NIN输入的模拟信号VIN进行AD变换，生成N位的二进制输出VOUT。此时，M等于2N－1。
阶梯电阻RLD包含串联连接的M－1个电阻元件R（1）～R（M－1）。分别向这些串联连接的电阻元件R（1）～R（M－1）的两端的节点NDT、NDB提供参照电位VRT、VRB（其中，VRT＞VRB）。
M个比较器CMP（1）～CMP（M）中的每一个包含：差动放大器AMP、和保持从差动放大器AMP输出的信号的闩锁电路（latch circuit）LC。各差动放大器AMP的非反相输入端子与输入节点NIN连接。在第一个比较器CMP（1）中设置的差动放大器AMP的反相输入端子与节点NDT连接。在第M个比较器（M）中设置的差动放大器AMP的反相输入端子与节点NDB连接。在第i个（2≤i≤M－1）比较器CMP（i）中设置的差动放大器AMP的反相输入端子与电阻元件R（i－1）和电阻元件R（i）的连接节点连接。
编码器ECD接收从比较器CMP（1）～CMP（M）输出的数据（温度计符号），变换成N位的二进制数据。
在上述构成的闪速型AD转换器中，在设置在比较器CMP（1）～CMP（M）中的每一个中的差动放大器AMP中，可以使用与实施方式1的用图7～图16说明过的差动放大器相同的构成。此时，通过连结具有相同的导电类型和相同的阈值电压的MOS晶体管而构成一个有源区域，可以削减布置面积。以下，举例说明用图7说明过的低阈值电压的NMOS晶体管MN12、MN13的布置。在以下的说明中，有时对与图8～图10的各要素对应的部分赋予相同的附图标记，不再重复说明。附图标记后面的括号内的数字表示比较器CMP的编号。
图18是示出图17的差动放大器AMP中使用的低阈值电压的NMOS晶体管的布置的一例的平面图。在图18中，NMOS晶体管MN12a（1）、MN12b（1）、MN13a（1）、MN13b（1）和虚拟晶体管MND11（1）、MND12（1）、MND13（1）、MND14（1）被图17的比较器CMP（1）使用，分别对应于图8的NMOS晶体管MN12a、MN12b、MN13a、MN13b和虚拟晶体管MND11、MND12、MND13、MND14。
图18的NMOS晶体管MN12a（2）、MN12b（2）、MN13a（2）、MN13b（2）和虚拟晶体管MND11（2）、MND12（2）、MND13（2）、MND14（2）被图17的比较器CMP（2）使用，分别对应于图8的NMOS晶体管MN12a、MN12b、MN13a、MN13b和虚拟晶体管MND11、MND12、MND13、MND14。虚拟晶体管MND14（1）和虚拟晶体管MND12（2）通过共有杂质区域NI19（1）和NI11（2）而连结。
在与比较器CMP（1）的动作有关的杂质区域NI17（1）和与比较器CMP（2）的动作有关的杂质区域NI13（2）之间，为了元件分离，设置串联连接的4个虚拟晶体管MND13（1）、MND14（1）、MND12（2）、MND11（2）。被虚拟晶体管MND14（1）和MND12（2）共有的杂质区域NI19（1）／NI11（2）通过在层间绝缘层中形成的接触孔与上层的金属布线层MLA连接。由此，向杂质区域NI19（1）／NI11（2）施加接地电压GND。
在该杂质区域NI19（1）／NI11（2）与杂质区域NI17（1）之间和杂质区域NI19（1）／NI11（2）与杂质区域NI13（2）之间，为了减小截止漏电流，分别设置串联连接的两个虚拟晶体管。即，在比较器CMP（1）中包含的杂质区域NI17（1）与比较器CMP（2）中包含的杂质区域NI13（2）之间，依此设置杂质区域NI18（1）、杂质区域NI11（2）（NI19（1））和杂质区域NI12（2）。
杂质区域NI18（1）不与上层的金属布线层连接。而且，与杂质区域NI18（1）的两侧相邻设置的栅极电极G17（1）、G18（1）通过与金属布线层MLA连接而成为一直与杂质区域NI11（2）连接的结构，一直被施加接地电压GND。因此，杂质区域NI18（1）维持在浮置状态。同样地，杂质区域NI12（2）不与上层的金属布线层连接。而且，与杂质区域NI12（2）的两侧相邻设置的栅极电极G11（2）、G12（2）通过与金属布线层MLA连接而成为一直与杂质区域NI11（2）连接的结构，一直被施加接地电压GND。因此，杂质区域NI12（2）维持在浮置状态。
为了在更可靠地进行元件分离的同时减小截止漏电流，也可以增加串联连接的虚拟晶体管的数目。
为了不发生制造工艺造成的形状的不均匀性，希望虚拟晶体管MND13（1）、MND14（1）、MND12（2）、MND11（2）的栅长和与电路动作有关的MOS晶体管MN13b（1）、MN12a（2）的栅长相等。即，栅极电极G16（1）、G17（1）、G18（1）、G11（2）、G12（2）的栅长相等。而且，希望构成虚拟晶体管MND13（1）、MND14（1）、MND12（2）、MND11（2）的杂质区域NI17（1）、NI18（1）、NI11（2）（NI19（1））、NI12（2）、NI13（2）的栅长方向（杂质区域的排列方向）的长度全都相等。
图17的剩余的比较器CMP（3）～CMP（M）使用的低阈值电压的NMOS晶体管也与上述同样地布置。有源区域AR101包含构成为了用于这些比较器CMP（1）～CMP（M）的全部而设置的低阈值电压的NMOS晶体管的杂质区域。在有源区域AR101的周围形成浅槽隔离STI。
图19是示出图17的差动放大器AMP中使用的低阈值电压的NMOS晶体管的其它布置例的平面图。在图19示出的布置例中，取代图18的虚拟晶体管MND13（1）、MND14（1）、MND12（2）、MND11（2）而设置一个虚拟晶体管MNC1。虚拟晶体管MNC1包含栅极电极GC1和杂质区域NI17（1）、NI13（2）。栅极电极GC1通过在层间绝缘层中形成的接触孔与上层的金属布线MLA连接，由此被施加接地电压GND。由此，虚拟晶体管MNC1成为截止状态。在图19的布置的情况下，由于在与比较器CMP（1）的动作有关的杂质区域NI17（1）和与比较器CMP（2）的动作有关的杂质区域NI13（2）之间，只设置一个虚拟晶体管，所以这些杂质区域NI17（1）和NI13（2）有可能电容耦合。因此，与图18所示的布置相比，绝缘分离不充分。
应当理解，在此公开的实施方式的所有内容都是例示而不是限制性的。本发明的范围不是通过上述的说明而是通过权利要求来展示，应当包含与权利要求相当的意思和其范围内的所有变更。

Claims (7)

1.一种半导体器件，其特征在于包括：
有源区域，形成在半导体衬底的主表面上，包含一维状地排列的同一导电类型的多个杂质区域；以及
多个栅极电极，在俯视上述半导体衬底的主表面时，在上述多个杂质区域的相邻的两个杂质区域之间各设置一个，且每一个和与其相邻的两个杂质区域一起构成绝缘栅型场效应晶体管，
上述多个杂质区域包含：被施加预定的电压的第一杂质区域、构成一个绝缘栅型的场效应晶体管的一对导通电极的第二和第三杂质区域、以及配置在上述第一和第二杂质区域之间的至少一个杂质区域；
向在上述多个栅极电极中的配置在上述第二和第三杂质区域之间的栅极电极施加使上述第二和第三杂质区域之间电气导通的电压；
上述多个栅极电极中的配置在上述第一和第二杂质区域之间的全部的栅极电极成为与上述第一杂质区域一直电气连接的结构；
上述多个杂质区域中的配置在上述第一和第二杂质区域之间的全部的杂质区域，通过向配置在上述第一和第二杂质区域之间的全部的栅极电极施加上述预定的电压，从上述第一和第二杂质区域电气分离而维持在浮置状态，
上述多个杂质区域还包含：
第四和第五杂质区域，构成另一个绝缘栅型场效应晶体管的源极电极和漏极电极中的一方和另一方；以及
至少一个杂质区域，配置在上述第一和第四杂质区域之间；
上述第一杂质区域配置在上述第二和第四杂质区域之间；
向上述多个栅极电极中的配置在上述第四和第五杂质区域之间的栅极电极施加使上述第四和第五杂质区域之间电气导通的电压；
上述多个栅极电极中的配置在上述第一和第四杂质区域之间的全部的栅极电极成为一直与上述第一杂质区域电气连接的结构；
通过向配置在上述第一和第四杂质区域之间的全部的栅极电极施加上述预定的电压，在上述第一和第四杂质区域之间配置的全部的杂质区域从上述第一和第四杂质区域电气分离而维持在浮置状态。
2.如权利要求1所述的半导体器件，其特征在于：
沿上述多个杂质区域的排列方向的上述第二杂质区域的长度、沿上述排列方向的所述第四杂质区域的长度、包含上述第一杂质区域在内的配置在上述第二和第四杂质区域之间的各杂质区域的沿上述排列方向的长度相等；
配置在上述第三和第五杂质区域之间的全部的栅极电极的沿上述排列方向的长度相等。
3.如权利要求1所述的半导体器件，其特征在于：
上述第二杂质区域与不同于由上述第二和第三杂质区域构成的绝缘栅型场效应晶体管的其它绝缘栅型场效应晶体管连接。
4.如权利要求3所述的半导体器件，其特征在于：
上述多个杂质区域还包含：第六杂质区域，该第六杂质区域与上述第二杂质区域电气连接，且构成上述其它绝缘栅型场效应晶体管的一对导通电极中的一方。
5.如权利要求4所述的半导体器件，其特征在于：
上述第三杂质区域构成上述其它绝缘栅型场效应晶体管中的另一方的导通电极。
6.如权利要求3所述的半导体器件，其特征在于：
还包括：第二有源区域，该第二有源区域形成在上述半导体衬底的主表面上，包含一维状地排列的同一导电类型的多个杂质区域，并利用浅槽隔离与上述有源区域分离，
上述第二有源区域的多个杂质区域包含第七杂质区域，该第七杂质区域与上述第二杂质区域电气连接，且构成上述其它绝缘栅型场效应晶体管的一对导通电极中的一方。
7.一种半导体器件，其特征在于，包括：
有源区域，形成在半导体衬底的主表面上，且包含一维状地排列的同一导电类型的多个杂质区域，以及
多个栅极电极，在俯视上述半导体衬底的主表面时，在上述多个杂质区域的相邻的两个杂质区域之间各设置一个，且每一个和与其相邻的两个杂质区域一起构成绝缘栅型场效应晶体管；
上述多个杂质区域包含：被施加预定的电压的第一杂质区域、构成一个绝缘栅型的场效应晶体管的一对导通电极的第二和第三杂质区域、以及配置在上述第一和第二杂质区域之间的至少一个杂质区域；
向上述多个栅极电极中的配置在上述第二和第三杂质区域之间的栅极电极施加使上述第二和第三杂质区域之间电气导通的电压；
上述第二杂质区域经由接触孔与其它绝缘栅型场效应晶体管连接，该接触孔贯通到形成在上述半导体衬底上的层间绝缘膜上所设置的上述第二杂质区域；
向上述其它绝缘栅型场效应晶体管的栅极电极施加与设置在上述第二和第三杂质区域之间的栅极电极不同的信号；
上述多个杂质区域中的配置在上述第一和第二杂质区域之间的全部的杂质区域，通过向在上述第一和第二杂质区域之间配置的全部的栅极电极施加上述预定的电压，从上述第一和第二杂质区域电气分离而维持在浮置状态，
上述多个杂质区域还包含：
第四和第五杂质区域，构成另一个绝缘栅型场效应晶体管的源极电极和漏极电极中的一方和另一方；以及
至少一个杂质区域，配置在上述第一和第四杂质区域之间；
上述第一杂质区域配置在上述第二和第四杂质区域之间；
向上述多个栅极电极中的配置在上述第四和第五杂质区域之间的栅极电极施加使上述第四和第五杂质区域之间电气导通的电压；
通过向配置在上述第一和第四杂质区域之间的全部的栅极电极施加上述预定的电压，在上述第一和第四杂质区域之间配置的全部的杂质区域从上述第一和第四杂质区域电气分离而维持在浮置状态。
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