CN101916762B

CN101916762B - 互补金属氧化物半导体场效应晶体管结构

Info

Publication number: CN101916762B
Application number: CN201010235500.5A
Authority: CN
Inventors: 高明辉; 彭树根; 肖军
Original assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Current assignee: Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date: 2010-07-23
Filing date: 2010-07-23
Publication date: 2015-05-20
Anticipated expiration: 2030-07-23
Also published as: CN101916762A

Abstract

本发明公开了一种绝缘体上硅互补金属氧化物半导体场效应晶体管结构，包括：布置在底部绝缘体上的第一导电类型的第一金属氧化物半导体场效应晶体管和第二导电类型的第二金属氧化物半导体场效应晶体管；其中，第一金属氧化物半导体场效应晶体管与第二金属氧化物半导体场效应晶体管共用栅极区域，并且围绕所述栅极区域依次布置有第一金属氧化物半导体场效应晶体管的源极区域、第二金属氧化物半导体场效应晶体管的源极区域、第一金属氧化物半导体场效应晶体管的漏极区域、以及第二金属氧化物半导体场效应晶体管的漏极区域。本发明所提供的互补金属氧化物半导体场效应晶体管结构减小了器件结构，并改进了器件性能。

Description

互补金属氧化物半导体场效应晶体管结构

技术领域

本发明涉及半导体器件，具体涉及一种互补金属氧化物半导体场效应晶体管结构。

背景技术

MOSFET(金属氧化物半导体场效应晶体管)集成电路以平面工艺为基础，把多个MOSFET制作在一个芯片上，并通过互连线将这些MOSFET连接在一起来执行电路功能。CMOS FET(互补金属氧化物半导体场效应晶体管)集成电路的特点就是把NMOS和PMOS制作在同一芯片上。CMOS反相器是CMOS集成电路最基本的逻辑元件之一，CMOS反相器被广泛地用于集成电路设计。

图1示出了现有技术中的CMOS反相器的纵向截面图。如图1所示，NMOS和PMOS在图1的水平方向上并排布置。图1中，在半导体衬底100上布置的以隔离结构隔开的n型掺杂阱102、p型掺杂阱104中，分别形成了由参考标号108示出的PMOS以及由参考标号110示出的NMOS；n型掺杂阱102的两侧形成了p型源极区域/漏极区域128a；p型掺杂阱110两侧形成了n型源极区域/漏极区域128b；源极区域和漏极区域的栅极电极之间即栅极区域，栅极区域上布置有栅极氧化层，栅极氧化层上布置有金属，从而形成分别由参考标号114a、114b所表示的栅极电极。

图2示出了图1所示的CMOS反相器结构的等效电路，其中，PMOS的源极与电源线VDD连接在一起，NMOS的源极与地线VSS连接在一起，PMOS的栅极和NMOS的栅极相互连接作为输入端，并且PMOS的漏极和NMOS的漏极相互连接作为输出端。

CMOS反相器的基本工作原理是：当输入高电平时，NMOS导通，PMOS截止，输出低电平；反之，当输入低电平时，NMOS截止，PMOS导通，输出高电平。

随着集成电路集成度的提高，电子产品越来越向高密度以及高性能发展，因此，在很多新的集成电路应用中，希望开发出体积更小且性能更佳的CMOS反相器。

发明内容

本发明的目的是提供一种体积更小且性能更佳的CMOS反相器。为了实现该目的，根据本发明的一种绝缘体上硅互补金属氧化物半导体场效应晶体管结构，包括：

第一导电类型的第一金属氧化物半导体场效应晶体管，以及

第二导电类型的第二金属氧化物半导体场效应晶体管；

其中，第一金属氧化物半导体场效应晶体管和第二金属氧化物半导体场效应晶体管被布置在底部绝缘体上；

并且，第一金属氧化物半导体场效应晶体管与第二金属氧化物半导体场效应晶体管共用栅极区域，并且围绕所述栅极区域依次布置有第一金属氧化物半导体场效应晶体管的源极区域、第二金属氧化物半导体场效应晶体管的源极区域、第一金属氧化物半导体场效应晶体管的漏极区域、以及第二金属氧化物半导体场效应晶体管的漏极区域。

这样，CMOS器件就形成了一个垂直交叉布置的二维结构，这种布置结构减小了器件结构，并改进了器件性能。

在上述互补金属氧化物半导体场效应晶体管结构中，例如优选地，第一金属氧化物半导体场效应晶体管为P型金属氧化物半导体场效应晶体管，第二金属氧化物半导体场效应晶体管为N型金属氧化物半导体场效应晶体管，所述栅极区域包括P型半导体材料；第一金属氧化物半导体场效应晶体管的漏极区域与第二金属氧化物半导体场效应晶体管的漏极区域分别通过第一漏极电极和第二漏极电极而连接在一起；所述栅极区域通过栅极电极连接输入信号；第一金属氧化物半导体场效应晶体管的源极区域通过第一源极电极连接电源线，第二金属氧化物半导体场效应晶体管的源极区域通过第二源极电极接地。这样，所述互补金属氧化物半导体场效应晶体管结构被连接成反相器。上述连接方式给出了具体的简单的反相器连接方式。

在上述互补金属氧化物半导体场效应晶体管结构中，第一金属氧化物半导体场效应晶体管的源极区域、第二金属氧化物半导体场效应晶体管的源极区域、第一金属氧化物半导体场效应晶体管的漏极区域、以及第二金属氧化物半导体场效应晶体管的漏极区域均匀地围绕所述栅极区域布置。均匀布置的结构有利于进一步改进上述互补金属氧化物半导体场效应晶体管结构(尤其是CMOS反相器)的性能。

在上述互补金属氧化物半导体场效应晶体管结构中，所述栅极区域的厚度等于底部绝缘体上的半导体材料的厚度。其中，底部绝缘体上的半导体材料的厚度指的是底部绝缘体的上表面到栅极氧化层的下表面之间的距离。

此外，在上述互补金属氧化物半导体场效应晶体管结构中，，上述互补金属氧化物半导体场效应晶体管结结构中，栅极区域的厚度、第一金属氧化物半导体场效应晶体管的源极区域的厚度、第二金属氧化物半导体场效应晶体管的源极区域的厚度、第一金属氧化物半导体场效应晶体管的漏极区域的厚度、以及第二金属氧化物半导体场效应晶体管的漏极区域的厚度均相等。

在上述互补金属氧化物半导体场效应晶体管结构中，所述栅极区域的厚度被控制，使得当栅极电极上施加有高电平时，所述栅极区域的下部区域完全耗尽。这样能防止漏电流的出现。其中，此处的“高电平”指的是与数字电路中逻辑“1”相对应的电压。

上述互补金属氧化物半导体场效应晶体管结构中，所述栅极区域的厚度介于800埃至1000埃之间。通过把栅极区域这一有源区的厚度控制在800埃至1000埃之间，可以使得当NMOS晶体管导通时，PMOS晶体管可以做到完全截止；这很大程度上地改进了数字逻辑电路的性能，防止了漏电流的出现，进而降低了数字逻辑电路的功耗。

并且，优选地，在上述互补金属氧化物半导体场效应晶体管结构中，所述栅极区域为矩形，第一金属氧化物半导体场效应晶体管的源极区域和第一金属氧化物半导体场效应晶体管的漏极区域分别布置所述栅极区域所形成的矩形的第一对角线的两端；第二金属氧化物半导体场效应晶体管的源极区域和第二金属氧化物半导体场效应晶体管的漏极区域分别布置所述栅极区域所形成的矩形的第二对角线的两端；并且，第一金属氧化物半导体场效应晶体管的源极区域与第二金属氧化物半导体场效应晶体管的源极区域以第五绝缘隔离物分隔开；第二金属氧化物半导体场效应晶体管的源极区域和第一金属氧化物半导体场效应晶体管的漏极区域以第六绝缘隔离物分隔开；第一金属氧化物半导体场效应晶体管的漏极区域与第二金属氧化物半导体场效应晶体管的漏极区域以第七绝缘隔离物分隔开；第二金属氧化物半导体场效应晶体管的漏极区域与第一金属氧化物半导体场效应晶体管的源极区域以第八绝缘隔离物分隔开。

在这种结构下，进一步获得了多个优点，例如，第一个优点是，NMOS晶体管和PMOS晶体管的导电沟道被布置在矩形的栅极区域的对角线上，这样，在相同的矩形栅极区域的情况下，沟道可以做得更长，另一方面，对于同样沟道长度，可以将CMOS集成得更小更紧致，这样集成度可以更高；第二个优点在于，利用第五绝缘隔离物、第六绝缘隔离物、第七绝缘隔离物、以及第八绝缘隔离物等绝缘体将各个有源区分隔开，可以有效地防止漏电流的出现，同样，这提高了数字逻辑电路的性能，并降低了功耗。

附图说明

图1示出了现有技术中的CMOS反相器的纵向截面图。

图2示出了现有技术中的CMOS反相器的等效电路。

图3示意性地示出了根据本发明优选实施例的CMOS器件的版图结构的示意图。

图4示出了图3所示的CMOS器件沿虚线A的截面图。

图5示出了图3所示的CMOS器件沿虚线B的截面图。

图6示意性地示出了在栅极电极上施加高电平时的CMOS器件的导电示意图。

图7示意性地示出了将图3至图5所示的CMOS器件连接成CMOS反相器的连线结构示意图。

图8示出了图7所示的CMOS反相器的电流示意图。

图9示出了根据本发明另一优选实施例的CMOS器件结构的版图结构的示意图。

图10示出了将图9所示的CMOS器件结构连接成CMOS反相器的示意图。

附图并非按比例绘制。并且，附图是示意性的，其用于解释本发明，而不是限制本发明。

具体实施方式

为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。

本发明的核心思想是：将组成CMOS器件(例如CMOS反相器)的NMOS和PNMOS按照绝缘体上硅形式从传统的并排布置的一维结构改进为交叉布置的二维结构，其中，NMOS的有源区和PNMOS的有源区中，栅极区域是共用的；从而减小了器件结构，并改进了器件性能。

下面参照附图3至图8来描述本发明的优选实施例。

图3示出了根据本发明优选实施例的CMOS器件的版图结构的示意图。图4示出了图3所示的CMOS器件沿虚线A的截面图。图5示出了图3所示的CMOS器件沿虚线B的截面图。

结合图3至图5可以看出，图3所示的CMOS结构包括图4所示的第一MOS(在本实施例中为PMOS)晶体管，以及图5所示的第二MOS(在本实施例中为NMOS)晶体管；其中，图4所示的PMOS晶体管与图5所示的NPMOS晶体管共用栅极区域10；并且，在图3所示的平面上，围绕所述栅极区域10依次布置有PMOS的源极区域20、NMOS的源极区域30、PMOS的漏极区域40、以及NMOS的漏极区域50。

即，有源区20、10、40组成了第一MOS晶体管的有源区，而有源区30、10、50组成了第二MOS晶体管的有源区。并且，在本实施例中，有源区20、40被掺杂为p+以分别作为第一MOS晶体管的源极区域和漏极区域，有源区30、50被掺杂为n+以分别作为第二MOS晶体管的源极区域和漏极区域，并且有源区10被掺杂为p-以作为第一MOS晶体管和第二MOS晶体管两者的共同的栅极区域。

现在参见图4，所示MOS晶体管结构是一种绝缘体上硅(SOI)的结构；更具体地说，其中，第一MOS晶体管布置在衬底200上的底部绝缘体300上，并且源极区域20上布置了源极电极220，漏极区域40上布置了源极电极240，栅极区域10上布置了栅极氧化层，而在栅极氧化层上布置了栅极电极210；邻接漏极区域40布置第一绝缘隔离物261，邻接源极区域20布置第二绝缘隔离物262，第一绝缘隔离物261和第二绝缘隔离物262用于使第一MOS晶体管与周边器件隔开。

现在参见图5，与图4相同，所示MOS晶体管的结构是一种绝缘体上硅的结构；更具体地说，其中的第二MOS晶体管的结构与图4的第一MOS晶体管类似，具体地说，第二MOS晶体管布置在衬底200上的底部绝缘体300上，并且源极区域30上布置了源极电极230，漏极区域50上布置了漏极电极250，栅极区域10上布置了栅极氧化层，而在栅极氧化层上布置了栅极电极210；邻接源极区域30布置第三绝缘隔离物263，邻接漏极区域50布置第四绝缘隔离物263，同样，第三绝缘隔离物263和第四绝缘隔离物264用于使第二MOS晶体管与周边器件隔开。

当施加到栅极电极上的输入电压为0V(输入为低电平)时，第一MOS晶体管是PMOS晶体管，因此可以通过栅极区域10的空穴导电，而第二MOS晶体管为NMOS晶体管，所以NMOS未导通。

现在参见图6，其中示意性地示出了在栅极电极上施加高电平时的CMOS器件的导电示意图。可以看出，当施加到栅极电极上的输入电压为大于栅极的阈值电压(输入为高电平)时，栅极区域10分成了两个部分，其中栅极区域10的下部区域102耗尽而形成耗尽区，并且栅极区域10的上部区域101形成了n沟道，从而形成了第二MOS晶体管(NMOS晶体管)的导通沟道。这样，第一MOS晶体管(PMOS晶体管)未导通，而第二MOS晶体管(NMOS晶体管)导通。

现在参见图7，图7示出了将图3至图5所示的CMOS器件连接成CMOS反相器的连线结构示意图。具体地说，第一连接线L1是一个三端连接线，其第一连接端连接第一MOS晶体管的漏极电极240，第二连接端连接第二MOS晶体管的漏极电极250连接在一起，第三连接端用于输出信号。栅极电极210通过第二连接线L2而接收输入信号。第一MOS晶体管的源极电极220通过第三连接线L3连接到电源电压，并且第二MOS晶体管的源极电极230通过第三连接线L4接地。

这样，第一MOS晶体管M1(PMOS)的源极连接至电源电压VDD，第一MOS晶体管M1的漏极连接至第二MOS晶体管M2(NMOS)的漏极作为输出端，第一MOS晶体管M1和第二MOS晶体管M2的栅极互连作为输入端，第二MOS晶体管M2的源极接地。

这样，当输入高电平时，第一MOS晶体管截止，第二MOS晶体管导通，输出低电平；反之，当输入低电平时，第二MOS晶体管截止，第一MOS晶体管导通，输出高电平。

图8示出了图7所示的CMOS反相器的电流示意图。

CMOS反相器的电流包括：沿A方向的从上到下的电流Ip、沿B方向的水平方向上的电流In、以及从PMOS的源极区域20(p+)至栅极区域10(底部p-)再到NMOS的漏极区域50(n+)的漏电流If。该漏电流If是在栅极电极上施加高电平的情况下的漏电流，它是设计人员所不希望出现的，因为它会影响器件性能并增大电路功耗。漏电流If出现的原因在于，栅极区域10的下部区域102可以未完全耗尽，即针对PMOS来说，沟道未夹断，因而出现一个不期望出现导通路径。

为此，下面将描述本发明的一个具体优选实施方式。在一个优选实施例中，栅极区域10的厚度等于底部绝缘体上的半导体材料的厚度。并且，可选地，栅极区域10的厚度、PMOS的源极区域20的厚度、NMOS的源极区域30的厚度、PMOS的漏极区域40的厚度、以及NMOS的漏极区域50的厚度均相等。

优选地，所述栅极区域10的厚度介于800埃至1000埃之间。这样，通过把栅极区域10的厚度控制在800埃至1000埃之间，可以使得当NMOS晶体管导通时，PMOS晶体管可以做到完全截止；这很大程度上地改进了数字逻辑电路的性能，防止了漏电流的出现，进而降低了数字逻辑电路的功耗。

实际上，当栅极区域10的厚度等于大约5000埃时，可能会出现NMO晶体管S通过栅极区域10上部区域表层出现的n型导电沟道而导通，同时PMOS晶体管通过栅极区域10下部区域的P-区域导通(即该下部区域未出现耗尽或者反型)，这样就会出现一个漏电流。因此，在上述互补金属氧化物半导体场效应晶体管结构中，希望能够布置所述栅极区域10的厚度，使得当栅极电极上施加有高电平时，所述栅极区域的下部区域102完全耗尽。

而将栅极区域10的厚度控制在800埃至1000埃之间则能够很好地避免这种情况的出现，避免由此产生的漏电流，因此，将栅极区域10的厚度控制在800埃至1000埃之间是非常有利的。

下面将描述本发明的另一优选实施方式。

可以对所示的实施例作出修改，例如，图9示出了根据本发明其它优选实施例的CMOS器件结构的版图结构的示意图。

如图9所示，栅极区域10’为矩形，第一金属氧化物半导体场效应晶体管的源极区域20’和第一金属氧化物半导体场效应晶体管的漏极区域40’布置所述栅极区域所形成的矩形的第一对角线(左上角至右下角)的两端；第二金属氧化物半导体场效应晶体管的源极区域30’和第二金属氧化物半导体场效应晶体管的漏极区域50’布置所述栅极区域所形成的矩形的第二对角线(右上角至左下角)的两端。

并且，围绕栅极区域10’依次布置有PMOS的源极区域20’、NMOS的源极区域30’、PMOS的漏极区域40’、以及NMOS的漏极区域50’。其中，有源区20’、10’、40’组成了第三MOS晶体管的有源区，而有源区30’、10’、50’组成了第四MOS晶体管的有源区。并且，在本实施例中，有源区20’、40’被掺杂为p+以分别作为第三MOS晶体管的源极区域和漏极区域，有源区30’、5Q’被掺杂为n+以分别作为第四MOS晶体管的源极区域和漏极区域，并且有源区10’被掺杂为p-以作为第三MOS晶体管和第四MOS晶体管两者的共同的栅极区域。

并且，PMOS的源极区域20’与NMOS的源极区域30’以第五绝缘隔离物261’分隔开；NMOS的源极区域30’和PMOS的漏极区域40’以第六绝缘隔离物262’分隔开；PMOS的漏极区域40’与NMOS的漏极区域50’以第七绝缘隔离物263’分隔开；NMOS的漏极区域50’与PMOS的源极区域20’以第八绝缘隔离物264’分隔开。

这种布置结构进一步获得了多个优点，例如，第一个优点是，NMOS晶体管和PMOS晶体管的导电沟道被布置在矩形的栅极区域的对角线上，这样，在相同的矩形栅极区域的情况下，沟道可以做得更长，另一方面，对于同样沟道长度，可以将CMOS集成得更小更紧致，这样集成度可以更高；第二个优点在于，利用第五绝缘隔离物、第六绝缘隔离物、第七绝缘隔离物、以及第八绝缘隔离物等绝缘体将各个有源区分隔开，可以有效地防止漏电流的出现，同样，这提高了数字逻辑电路的性能，并降低了功耗。

类似地，图9所示的CMOS器件结构能够以与图7相同的方式连接，从而形成一个CMOS反相器。

现在参见图10，图10示出了将图9所示的CMOS器件结构连接成CMOS反相器的示意图。

具体地说，第一连接线L1是一个三端连接线，其第一连接端连接第一MOS晶体管的漏极电极240’，第二连接端连接第二MOS晶体管的漏极电极250’连接在一起，第三连接端用于输出信号。栅极电极210’而接收输入信号。第一MOS晶体管的源极电极220’通过第三连接线L3连接到电源电压，并且第二MOS晶体管的源极电极230’通过第三连接线L4接地。

需要说明的是，图3和图9示出了以顺时针方向布置PMOS和NMOS的上述有源区的情况，但是本领域技术人员可以理解的是，也可以按照逆时针方向布置上述各个有源区。并且，优选地，如图3和图9所示，栅极区域周围均匀地布置着各个源极区域和漏极区域，但是可以理解的是，根据具体应用情况以及电路要求，实际上，可以使某个有源区更大(例如使p型区域更大)，或者可以使某些有源区之间比其它有源区之间更靠近。

对于本领域技术人员来说明显的是，可在不脱离本发明的范围的情况下对本发明进行各种改变和变形。所描述的实施例仅用于说明本发明，而不是限制本发明；本发明并不限于所述实施例，而是仅由所附权利要求限定。

Claims

1.一种绝缘体上硅互补金属氧化物半导体场效应晶体管结构，包括：

第一导电类型的第一金属氧化物半导体场效应晶体管，以及

第二导电类型的第二金属氧化物半导体场效应晶体管；

其特征在于，第一金属氧化物半导体场效应晶体管和第二金属氧化物半导体场效应晶体管被布置在底部绝缘体(300)上；

并且，第一金属氧化物半导体场效应晶体管与第二金属氧化物半导体场效应晶体管共用栅极区域(10)，并且围绕所述栅极区域(10)依次布置有第一金属氧化物半导体场效应晶体管的源极区域(20)、第二金属氧化物半导体场效应晶体管的源极区域(30)、第一金属氧化物半导体场效应晶体管的漏极区域(40)、以及第二金属氧化物半导体场效应晶体管的漏极区域(50)；

所述栅极区域(10)为矩形，第一金属氧化物半导体场效应晶体管的源极区域(20)和第一金属氧化物半导体场效应晶体管的漏极区域(40)分别布置所述栅极区域(10)所形成的矩形的第一对角线的两端；第二金属氧化物半导体场效应晶体管的源极区域(30)和第二金属氧化物半导体场效应晶体管的漏极区域(50)分别布置所述栅极区域(10)所形成的矩形的第二对角线的两端。

2.根据权利要求1所述的互补金属氧化物半导体场效应晶体管结构，其特征在于：

第一金属氧化物半导体场效应晶体管为P型金属氧化物半导体场效应晶体管，第二金属氧化物半导体场效应晶体管为N型金属氧化物半导体场效应晶体管，所述栅极区域(10)包括P型半导体材料；

并且，第一金属氧化物半导体场效应晶体管的漏极区域(40)与第二金属氧化物半导体场效应晶体管的漏极区域(50)分别通过第一漏极电极(240)和第二漏极电极(250)而连接在一起；第一金属氧化物半导体场效应晶体管的源极区域(20)通过第一源极电极(220)连接电源线，第二金属氧化物半导体场效应晶体管的源极区域(30)通过第二源极电极(230)接地。

3.根据权利要求1所述的互补金属氧化物半导体场效应晶体管结构，其特征在于，第一金属氧化物半导体场效应晶体管的源极区域(20)、第二金属氧化物半导体场效应晶体管的源极区域(30)、第一金属氧化物半导体场效应晶体管的漏极区域(40)、以及第二金属氧化物半导体场效应晶体管的漏极区域(50)均匀地围绕所述栅极区域(10)布置。

4.根据权利要求1或2所述的互补金属氧化物半导体场效应晶体管结构，其特征在于，所述栅极区域(10)的厚度等于底部绝缘体(300)上的半导体材料的厚度。

5.根据权利要求1或2所述的互补金属氧化物半导体场效应晶体管结构，其特征在于，所述栅极区域(10)的厚度、第一金属氧化物半导体场效应晶体管的源极区域(20)的厚度、第二金属氧化物半导体场效应晶体管的源极区域(30)的厚度、第一金属氧化物半导体场效应晶体管的漏极区域(40)的厚度、以及第二金属氧化物半导体场效应晶体管的漏极区域(50)的厚度均相等。

6.根据权利要求1或2所述的互补金属氧化物半导体场效应晶体管结构，其特征在于，所述栅极区域(10)的厚度被控制，使得当栅极电极上施加有高电平时，所述栅极区域(10)的下部区域完全耗尽。

7.根据权利要求1或2所述的互补金属氧化物半导体场效应晶体管结构，其特征在于，所述栅极区域(10)的厚度介于800埃至1000埃之间。

8.根据权利要求1或2所述的互补金属氧化物半导体场效应晶体管结构，其特征在于，第一金属氧化物半导体场效应晶体管的源极区域(20)与第二金属氧化物半导体场效应晶体管的源极区域(30)以第五绝缘隔离物(261’)分隔开；第二金属氧化物半导体场效应晶体管的源极区域(30)和第一金属氧化物半导体场效应晶体管的漏极区域(40)以第六绝缘隔离物(262’)分隔开；第一金属氧化物半导体场效应晶体管的漏极区域(40)与第二金属氧化物半导体场效应晶体管的漏极区域(50)以第七绝缘隔离物(263’)分隔开；第二金属氧化物半导体场效应晶体管的漏极区域(50)与第一金属氧化物半导体场效应晶体管的源极区域(20)以第八绝缘隔离物(264’)分隔开。