JP2012033682A - 半導体装置、並びに、半導体装置の製造方法及び駆動方法 - Google Patents
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Abstract
【課題】絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いON/OFF比、及び急峻なサブスレッショルド特性を実現する。
【解決手段】絶縁層上の半導体層に形成された第1導電型のソース領域、第1導電型のドレイン領域、及び、第2導電型のボディ領域と、第1ゲート絶縁膜と、第1ゲート電極と、を含む部分空乏型の第1トランジスターと、絶縁層上の半導体層に形成された第1ダイオードと、を具備し、第1ダイオードは、第1導電型の第1不純物領域と、第1不純物領域上に形成された第2導電型の第2不純物領域と、を含み、第1トランジスターのボディ領域は、第1ダイオードの第1不純物領域及び第2不純物領域に接続されている。
【選択図】図1
【解決手段】絶縁層上の半導体層に形成された第1導電型のソース領域、第1導電型のドレイン領域、及び、第2導電型のボディ領域と、第1ゲート絶縁膜と、第1ゲート電極と、を含む部分空乏型の第1トランジスターと、絶縁層上の半導体層に形成された第1ダイオードと、を具備し、第1ダイオードは、第1導電型の第1不純物領域と、第1不純物領域上に形成された第2導電型の第2不純物領域と、を含み、第1トランジスターのボディ領域は、第1ダイオードの第1不純物領域及び第2不純物領域に接続されている。
【選択図】図1
Description
本発明は、絶縁層上に形成された部分空乏型のトランジスターを備えた半導体装置、並びに、その製造方法及び駆動方法に関する。
絶縁層上に薄い半導体層を形成したSOI(Silicon On Insulator)構造を有する半導体デバイスは、次世代に向けた低パワー半導体デバイスとして開発・実用化が進められている。
SOI構造を有するMISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)は、ドレイン電流の高ON/OFF比、急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、様々な半導体集積回路に用いられている。
SOI構造を有するMISFETの内でも、部分空乏型(PD:Partially Depleted)のMISFETは、従来からあるバルク構造MISFETと同等に容易に製造できるため、広く半導体製品に応用されている。
SOI構造を有するMISFET(Metal-Insulator-Semiconductor Field-Effect Transistor)は、ドレイン電流の高ON/OFF比、急峻なサブスレッショルド特性、低雑音、低寄生容量といった特長を持ち、様々な半導体集積回路に用いられている。
SOI構造を有するMISFETの内でも、部分空乏型(PD:Partially Depleted)のMISFETは、従来からあるバルク構造MISFETと同等に容易に製造できるため、広く半導体製品に応用されている。
部分空乏型のMISFETにおいては、絶縁層によってボディ領域が他の領域から電気的に分離されており、その電位(ボディ電位)が浮遊している。このため、部分空乏型のMISFETにおいては基板浮遊効果と呼ばれる現象を考慮しなくてはならない。基板浮遊効果の影響は、それまでゲートにかかっていた電圧の履歴によってボディ電位及びドレイン電流が変動し、デバイス特性が不安定になってしまうヒストリー効果などに現れる。
このような現象は、特許文献1に示すような、ボディ電位固定方法により抑制できる。特許文献1においては、ボディ領域からリーク電流を流すことによってボディ電位を固定している。
このような現象は、特許文献1に示すような、ボディ電位固定方法により抑制できる。特許文献1においては、ボディ領域からリーク電流を流すことによってボディ電位を固定している。
しかし、従来の方法でボディ電位を固定した場合、デバイス特性は安定するが、ゲート容量には固定電位部分が接続されているため大きな寄生容量が発生する。そのため、今度はON電流が低下し、その結果、ドレイン電流のON/OFF比が低下するという問題が生じ、SOIの長所を十分に活かすことができないおそれがある。
本発明は、以上のような技術的課題に鑑みてなされたものである。本発明の幾つかの態様は、絶縁層上に形成された部分空乏型のトランジスターにおいて、ヒストリー効果を低減し、なおかつ高いON電流(ON/OFF比)を実現することに関連している。
本発明の幾つかの態様において、半導体装置は、半導体層に形成された第1導電型の第1ソース領域、第1導電型の第1ドレイン領域、及び、第1ソース領域と第1ドレイン領域との間に形成された第2導電型の第1ボディ領域と、第1ボディ領域上に形成された第1ゲート絶縁膜と、第1ゲート絶縁膜上に形成された第1ゲート電極と、を含む部分空乏型の第1トランジスターと、上記半導体層に形成された第1ダイオードと、を具備し、半導体層は絶縁層上に形成されており、第1ダイオードは、第1導電型の第1不純物領域と、第1不純物領域上に形成された第2導電型の第2不純物領域と、を含み、第1ボディ領域は、第1不純物領域及び第2不純物領域に接続されている。
この態様によれば、第1トランジスターがOFF状態である時には、第1ダイオードの第1不純物領域上に形成された第2導電型の第2不純物領域と、第1トランジスターの第2導電型の第1ボディ領域とが導通できるため、第1ダイオードの第2不純物領域を介することにより、第1トランジスターの第1ボディ領域の電位を外部より所定の値に設定し、ヒストリー効果を低減することができる。そして、第1トランジスターにゲート電圧が印加された状態である時には、第1トランジスターの第1ボディ領域のうちのゲート絶縁膜側の部分に空乏層が形成されることにより、第1トランジスターの第1ボディ領域の電位を浮遊させ、高いON電流(ON/OFF比)を実現することができる。
この態様によれば、第1トランジスターがOFF状態である時には、第1ダイオードの第1不純物領域上に形成された第2導電型の第2不純物領域と、第1トランジスターの第2導電型の第1ボディ領域とが導通できるため、第1ダイオードの第2不純物領域を介することにより、第1トランジスターの第1ボディ領域の電位を外部より所定の値に設定し、ヒストリー効果を低減することができる。そして、第1トランジスターにゲート電圧が印加された状態である時には、第1トランジスターの第1ボディ領域のうちのゲート絶縁膜側の部分に空乏層が形成されることにより、第1トランジスターの第1ボディ領域の電位を浮遊させ、高いON電流(ON/OFF比)を実現することができる。
上述の態様において、第1ボディ領域からみて一方の側に第1ドレイン領域が形成され、他方の側に第1ソース領域と第1ダイオードとが形成されていることが望ましい。
これによれば、第1ボディ領域と第2不純物領域との接触面積を大きくとるとともに、第1トランジスターの実効ゲート幅を小さくすることができる。
これによれば、第1ボディ領域と第2不純物領域との接触面積を大きくとるとともに、第1トランジスターの実効ゲート幅を小さくすることができる。
上述の態様において、第2不純物領域の厚さは、第1ゲート電極に閾値電圧以上の電圧が印加された時に第1ボディ領域に生じる空乏層の厚さより薄いことが望ましい。
これによれば、第1ゲート電極に閾値電圧以上の電圧が印加された時(第1トランジスターがON状態である時)に、第1トランジスターの第1ボディ領域の電位をより確実に浮遊状態とすることができる。
これによれば、第1ゲート電極に閾値電圧以上の電圧が印加された時(第1トランジスターがON状態である時)に、第1トランジスターの第1ボディ領域の電位をより確実に浮遊状態とすることができる。
上述の態様において、第1ソース領域と、第2不純物領域とが接しており、第1ソース領域と、第2不純物領域とが導電体によって接続されていることが望ましい。
これによれば、第1ソース領域と、第2不純物領域との間に形成されるPN接合において、順方向電流が流れることが抑制される。
これによれば、第1ソース領域と、第2不純物領域との間に形成されるPN接合において、順方向電流が流れることが抑制される。
上述の態様において、半導体層に形成された第2導電型の第2ソース領域、第2導電型の第2ドレイン領域、及び、第2ソース領域と第2ドレイン領域との間に形成された第1導電型の第2ボディ領域と、第2ボディ領域上に形成された第2ゲート絶縁膜と、第2ゲート絶縁膜上に形成された第2ゲート電極と、を含む部分空乏型の第2トランジスターと、上記半導体層に形成された第2ダイオードと、をさらに具備し、第2ダイオードは、第2導電型の第3不純物領域と、第3不純物領域上に形成された第1導電型の第4不純物領域と、を含み、第2ボディ領域は、第3不純物領域及び第4不純物領域に接続されており、第1トランジスターと第2トランジスターとによってインバーターを構成していることが望ましい。
これによれば、ヒストリー効果を低減し、なおかつ高いON電流(ON/OFF比)を実現したインバーター回路を提供することができる。
これによれば、ヒストリー効果を低減し、なおかつ高いON電流(ON/OFF比)を実現したインバーター回路を提供することができる。
本発明の幾つかの態様において、上述の半導体装置を製造する方法は、絶縁層上の半導体層に部分空乏型の第1トランジスターを形成する工程と、絶縁層上の半導体層に第1ダイオードを形成する工程と、を具備し、上記第1ダイオードを形成する工程は、半導体層の深い部分に第1導電型の不純物を導入することにより第1不純物領域を形成する工程と、半導体層の浅い部分に第2導電型の不純物を導入することにより第2不純物領域を形成する工程と、を有する。
この態様によれば、ヒストリー効果を低減し、なおかつ高いON電流(ON/OFF比)を実現した半導体装置を製造することができる。
この態様によれば、ヒストリー効果を低減し、なおかつ高いON電流(ON/OFF比)を実現した半導体装置を製造することができる。
本発明の幾つかの態様において、上述の半導体装置を駆動する方法は、第1トランジスターをOFF状態とする第1のゲート電圧を、第1ゲート電極に印加しながら、第2不純物領域を介して第1ボディ領域に所定電圧を印加するステップと、第1トランジスターをON状態とする第2のゲート電圧を、第1ゲート電極に印加しながら、第1トランジスターのソース・ドレイン間に電流を流すステップと、を具備する。
この態様によれば、第1トランジスターをOFF状態とする時に、第1トランジスターの第1ボディ領域の電位を、外部より第1ダイオードの第2不純物領域を介して任意の値に設定し、ヒストリー効果を低減することができる。そして、第1トランジスターをON状態とする時には、第1トランジスターの第1ボディ領域の電位を浮遊させ、高いON電流(ON/OFF比)を実現することができる。
この態様によれば、第1トランジスターをOFF状態とする時に、第1トランジスターの第1ボディ領域の電位を、外部より第1ダイオードの第2不純物領域を介して任意の値に設定し、ヒストリー効果を低減することができる。そして、第1トランジスターをON状態とする時には、第1トランジスターの第1ボディ領域の電位を浮遊させ、高いON電流(ON/OFF比)を実現することができる。
以下、本発明の実施形態について詳細に説明する。なお、以下に説明する本実施形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。また同一の構成要素には同一の参照符号を付して説明を省略する。
<1.第1の実施形態>
<1−1.第1の実施形態の構成及び作用>
図1は、本発明の第1の実施形態に係る半導体装置を示す平面図である。また、図2(A)は図1のA−A'線断面図であり、図2(B)は図1のB−B'−B"線断面図である。図2(C)は、図2(B)においてトランジスターをON状態とするゲート電圧を印加した状態を示している。
図1に示す半導体装置1は、第1トランジスターTr1と第1ダイオードD1とを具備している。
<1−1.第1の実施形態の構成及び作用>
図1は、本発明の第1の実施形態に係る半導体装置を示す平面図である。また、図2(A)は図1のA−A'線断面図であり、図2(B)は図1のB−B'−B"線断面図である。図2(C)は、図2(B)においてトランジスターをON状態とするゲート電圧を印加した状態を示している。
図1に示す半導体装置1は、第1トランジスターTr1と第1ダイオードD1とを具備している。
第1トランジスターTr1は、図2(A)に示すように、絶縁層100上の半導体層101に形成されたN型(第1導電型)のソース領域11(第1ソース領域)と、N型のドレイン領域12(第1ドレイン領域)と、ソース領域11とドレイン領域12との間に形成されたP型(第2導電型)のボディ領域13(第1ボディ領域)とを含み、さらに、ボディ領域13上に形成されたゲート絶縁膜14(第1ゲート絶縁膜)と、ゲート絶縁膜14上に形成されたゲート電極15(第1ゲート電極)とを含むNチャネル型のトランジスターである。ボディ領域13は、半導体層101の内のゲート電極15直下の領域に位置している。
ソース領域11及びドレイン領域12には、それぞれコンタクト電極111及び112が接続されている。
第1トランジスターTr1は、動作時(ゲート電極15に閾値以上の電圧が印加されて第1トランジスターTr1がON状態となる時)においてもボディ領域13の底部に空乏化されない中性領域が残る部分空乏型のトランジスターである。
ソース領域11及びドレイン領域12には、それぞれコンタクト電極111及び112が接続されている。
第1トランジスターTr1は、動作時(ゲート電極15に閾値以上の電圧が印加されて第1トランジスターTr1がON状態となる時)においてもボディ領域13の底部に空乏化されない中性領域が残る部分空乏型のトランジスターである。
第1ダイオードD1は、図2(B)に示すように、絶縁層100上の半導体層101に形成されたN型(第1導電型)の第1不純物領域31と、P型(第2導電型)の第2不純物領域32とを含むPN接合型のダイオードである。第2不純物領域32は、第1不純物領域31の上に形成されている。第2不純物領域32には、コンタクト電極132が接続されている。
絶縁層100は例えば酸化シリコン(SiO2)層であり、半導体層101は例えば単結晶のシリコン(Si)層である。ゲート絶縁膜14は例えば酸化シリコン(SiO2)膜であり、ゲート電極15は例えば金属又は多結晶シリコン(Si)によって形成されている。半導体装置1の周囲には、素子分離膜102が形成されている。また、第1トランジスターTr1及び第1ダイオードD1の上には層間絶縁膜103が形成されている。
図2(B)に示すように、第1ダイオードD1のP型の第2不純物領域32は、第1トランジスターTr1のP型のボディ領域13に接続されている。
従って、第1トランジスターTr1に閾値以下のゲート電圧が印加されている状態においては、第1ダイオードD1の第2不純物領域32を所定の電位に接続することにより、第1トランジスターTr1のボディ領域13を上記所定の電位に設定(ボディコンタクト)することができる。従って、第1トランジスターTr1におけるヒストリー効果を抑制し、安定動作を実現することができる。
従って、第1トランジスターTr1に閾値以下のゲート電圧が印加されている状態においては、第1ダイオードD1の第2不純物領域32を所定の電位に接続することにより、第1トランジスターTr1のボディ領域13を上記所定の電位に設定(ボディコンタクト)することができる。従って、第1トランジスターTr1におけるヒストリー効果を抑制し、安定動作を実現することができる。
さらに、第1トランジスターTr1に閾値以上のゲート電圧が印加されている状態においては、図2(C)に示すように、第1トランジスターTr1のボディ領域13に、第2不純物領域32の厚さより厚い空乏層13aが形成される。そうすると、P型のボディ領域13は、空乏層13aに阻まれて、P型の第2不純物領域32に接続できないし、N型の第1不純物領域31を経由するとしても、ボディ領域13〜第1不純物領域31〜第2不純物領域32は、P−N−P構造となり導通できない。従って、ボディ領域13は第2不純物領域32と導通しなくなるため、第1トランジスターTr1のボディ領域13を、上記所定の電位から遮断してフローティング化(ボディフロート)することができる。従って、第1トランジスターTr1のゲート容量が抑制され、高いON電流(ON/OFF比)を得ることができる。
以上の構成によれば、第1トランジスターTr1がOFF状態の時には第1トランジスターTr1のボディ電位を上記所定の電位に設定(ボディコンタクト)し、第1トランジスターTr1がON状態の時には第1トランジスターのボディ電位をフローティング化(ボディフロート)することができる。つまり、第1トランジスターTr1のON/OFF動作に同期して、第1トランジスターTr1のボディコンタクトとボディフロートとを切り替えることができる。
第1トランジスターTr1などのMISFETにおいて、ドレイン電圧が1.1V以上の条件下では、インパクトイオン化現象が発生する結果、ボディ電位が上昇し、閾値電圧が低下するとともに、ON電流が増加するという作用がある。本実施形態において、第1トランジスターTr1は絶縁層上に形成されたSOI構造を有している。このため、第1トランジスターTr1のON動作に同期して第1トランジスターのボディ電位をフローティング化すれば、ボディ電位の上昇に伴う上述の作用が強く現れ、高いON電流を実現することができる。
ここで、仮に、ボディ電位をフローティング化したまま第1トランジスターTr1をOFFにする場合には、閾値電圧が既に低下しているため、第1トランジスターTr1にOFF電流が流れる可能性がある。しかしながら、本実施形態において、第1トランジスターTr1のOFF動作に同期して第1トランジスターのボディ電位を上記所定の電位に設定すれば、ボディ電位はリセットされ、閾値電圧を再び上昇させ、OFF電流を低下させることができる。
このように、第1トランジスターTr1のON/OFF動作に同期して、第1トランジスターTr1のボディコンタクトとボディフロートとを切り替えることにより、高いON電流だけでなく、低いOFF電流(高いON/OFF比)と急峻なサブスレッショルド特性を実現することもできる。
図1及び図2(B)を再び参照すると、第1ダイオードD1は、第1トランジスターTr1のボディ領域13からみて、第1トランジスターTr1のドレイン領域12とは反対側の位置に形成されている。また、第1ダイオードD1の第1不純物領域31及び第2不純物領域32は、第1トランジスターTr1のソース領域11と直に接するように形成されている。従って、第1トランジスターTr1のボディ領域13と第1ダイオードD1の第2不純物領域32との接触面積を大きくとるとともに、第1トランジスターTr1の実効ゲート幅を小さくすることができる。また、この構成によれば、ゲート電極の面積が大きくなることが抑制されるので、ゲート容量の増大が抑制される。
第1トランジスターTr1のソース領域11に接続されたコンタクト電極111と、第1ダイオードD1の第2不純物領域32に接続されたコンタクト電極132とは、図示しない導電体の配線によって接続されることが望ましい。例えば、第1トランジスターのソース領域11を第1の電源電位Vssに接続する場合には、第1ダイオードD1の第2不純物領域32も第1の電源電位Vssに接続する。第1トランジスターのソース領域11に接続される電位と第1ダイオードD1の第2不純物領域32に接続される電位との間に、第1トランジスターのソース領域11と第1ダイオードD1の第2不純物領域32との間の順方向降下電圧を超える差がある場合には、第1トランジスターのソース領域11と第1ダイオードD1の第2不純物領域32との間で順方向電流が流れてしまう場合があるからである。
<1−2.第1の実施形態の製造方法>
図3〜図9は、第1の実施形態に係る半導体装置の製造工程を示している。各図の(A)は平面図であり、各図の(B)は各図(A)のB−B'−B"線断面図である。
図3〜図9は、第1の実施形態に係る半導体装置の製造工程を示している。各図の(A)は平面図であり、各図の(B)は各図(A)のB−B'−B"線断面図である。
まず、図3に示すように、絶縁層100上に半導体層101を有するSOI基板に、例えばLOCOS(Local Oxidation of Silicon)法により、素子分離膜102を形成する。素子分離膜102によって囲まれた領域が、素子の形成領域となる。
次に、図4に示すように、半導体層101にP型不純物(例えば、ホウ素(B)、フッ化ホウ素(BF2)など)をドープすることにより、P−領域を形成する。
次に、図5に示すように、半導体層101上の所定領域にゲート絶縁膜14を形成し、続いて、ゲート絶縁膜14上にゲート電極15を形成する。
次に、図6に示すように、半導体層101の所定領域(ゲート電極15の両側下)にN型不純物(例えば、リン(P)、ヒ素(As)など)をドープすることにより、N+領域(ソース領域11及びドレイン領域12)を形成する。これにより、第1トランジスターTr1が形成される。
次に、図4に示すように、半導体層101にP型不純物(例えば、ホウ素(B)、フッ化ホウ素(BF2)など)をドープすることにより、P−領域を形成する。
次に、図5に示すように、半導体層101上の所定領域にゲート絶縁膜14を形成し、続いて、ゲート絶縁膜14上にゲート電極15を形成する。
次に、図6に示すように、半導体層101の所定領域(ゲート電極15の両側下)にN型不純物(例えば、リン(P)、ヒ素(As)など)をドープすることにより、N+領域(ソース領域11及びドレイン領域12)を形成する。これにより、第1トランジスターTr1が形成される。
次に、図7に示すように、半導体層101の所定領域(ソース領域11とゲート電極15直下の領域とに接する領域)に、N型不純物(例えば、リン(P)、ヒ素(As)など)をドープすることにより、第1不純物領域31を形成する。
次に、図8に示すように、半導体層101の第1不純物領域31上にP型不純物(例えば、ホウ素(B)、フッ化ホウ素(BF2)など)をドープすることにより、第2不純物領域32を形成する。ここで、第1不純物領域31を半導体層101の深い位置に、第2不純物領域32を半導体層101の浅い位置に形成するために、第1不純物領域31を形成するためのイオン注入エネルギーを相対的に高く、第2不純物領域32を形成するためのイオン注入エネルギーを相対的に低くする。これにより、第1ダイオードD1が形成される。
次に、図8に示すように、半導体層101の第1不純物領域31上にP型不純物(例えば、ホウ素(B)、フッ化ホウ素(BF2)など)をドープすることにより、第2不純物領域32を形成する。ここで、第1不純物領域31を半導体層101の深い位置に、第2不純物領域32を半導体層101の浅い位置に形成するために、第1不純物領域31を形成するためのイオン注入エネルギーを相対的に高く、第2不純物領域32を形成するためのイオン注入エネルギーを相対的に低くする。これにより、第1ダイオードD1が形成される。
次に、図9に示すように、第1トランジスターTr1及び第1ダイオードD1の上に層間絶縁膜103を形成する。そして、ソース領域11、ドレイン領域12、第2不純物領域32にそれぞれ接続されるコンタクト電極111、112、132を形成する。
以後、図示しない配線工程などを経て半導体装置が製造される。
以後、図示しない配線工程などを経て半導体装置が製造される。
<2.第2の実施形態>
図10(A)は、本発明の第2の実施形態に係る半導体装置を示す平面図である。図10(B)は、図10(A)のB−B'−B"線断面図である。第2の実施形態に係る半導体装置2は、第2トランジスターTr2と第2ダイオードD2とを具備している。第2トランジスターTr2はPチャネル型である点で、第1の実施形態におけるNチャネル型の第1トランジスターTr1と異なる。また、第2ダイオードD2はP型の第3不純物領域33の上にN型の第4不純物領域34が形成されたものである点で、第1の実施形態においてN型の第1不純物領域31の上にP型の第2不純物領域32が形成された第1ダイオードD1と異なるが、他の点については第1の実施形態と同様であり、重複する説明を省略する。
図10(A)は、本発明の第2の実施形態に係る半導体装置を示す平面図である。図10(B)は、図10(A)のB−B'−B"線断面図である。第2の実施形態に係る半導体装置2は、第2トランジスターTr2と第2ダイオードD2とを具備している。第2トランジスターTr2はPチャネル型である点で、第1の実施形態におけるNチャネル型の第1トランジスターTr1と異なる。また、第2ダイオードD2はP型の第3不純物領域33の上にN型の第4不純物領域34が形成されたものである点で、第1の実施形態においてN型の第1不純物領域31の上にP型の第2不純物領域32が形成された第1ダイオードD1と異なるが、他の点については第1の実施形態と同様であり、重複する説明を省略する。
第2の実施形態においては、第2トランジスターTr2に閾値以下のゲート電圧が印加されている状態においては、第2ダイオードD2の第4不純物領域34を所定の電位に接続することにより、第2トランジスターTr2のボディ領域13を上記所定の電位に設定(ボディコンタクト)することができる。さらに、第2トランジスターTr2に閾値以上のゲート電圧が印加されている状態においては、図10(B)に示すように、第2トランジスターTr2のボディ領域13に空乏層13aが形成されるため、第2ダイオードD2の第4不純物領域34と導通できなくなることにより、第2トランジスターTr2のボディ領域13を、上記所定の電位から遮断してフローティング化(ボディフロート)することができる。従って、第1の実施形態と同様の効果を得ることができる。このように、第1導電型と第2導電型との関係は逆になっても良い。
<3.第3の実施形態>
図11は、本発明の第3の実施形態に係る半導体装置を示す平面図である。第3の実施形態に係る半導体装置3においては、第1ダイオードD1が、第1トランジスターTr1の2つのソース領域11に挟まれる位置に形成されている点で、第1の実施形態における第1ダイオードD1の配置と異なるが、他の点については第1の実施形態と同様であり、重複する説明を省略する。
図11は、本発明の第3の実施形態に係る半導体装置を示す平面図である。第3の実施形態に係る半導体装置3においては、第1ダイオードD1が、第1トランジスターTr1の2つのソース領域11に挟まれる位置に形成されている点で、第1の実施形態における第1ダイオードD1の配置と異なるが、他の点については第1の実施形態と同様であり、重複する説明を省略する。
第3の実施形態においても、第1の実施形態とほぼ同様の効果を得ることができる。
なお、第2の実施形態において説明したPチャネル型の第2トランジスターTr2のボディ電位を、第2ダイオードD2によって制御及びフローティング化する構成を、第3の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
なお、第2の実施形態において説明したPチャネル型の第2トランジスターTr2のボディ電位を、第2ダイオードD2によって制御及びフローティング化する構成を、第3の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
<4.第4の実施形態>
図12は、本発明の第4の実施形態に係る半導体装置を示す平面図である。第4の実施形態に係る半導体装置4においては、第1トランジスターTr1のゲート電極15が、第1ダイオードD1の図示下端の位置にまで延びている点で、第1の実施形態と異なるが、他の点については第1の実施形態と同様であり、重複する説明を省略する。
図12は、本発明の第4の実施形態に係る半導体装置を示す平面図である。第4の実施形態に係る半導体装置4においては、第1トランジスターTr1のゲート電極15が、第1ダイオードD1の図示下端の位置にまで延びている点で、第1の実施形態と異なるが、他の点については第1の実施形態と同様であり、重複する説明を省略する。
第4の実施形態においても、第1の実施形態と同様の効果を得ることができる。
なお、第2の実施形態において説明したPチャネル型の第2トランジスターTr2のボディ電位を、第2ダイオードD2によって制御及びフローティング化する構成を、第4の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
なお、第2の実施形態において説明したPチャネル型の第2トランジスターTr2のボディ電位を、第2ダイオードD2によって制御及びフローティング化する構成を、第4の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
<5.第5の実施形態>
図13は、本発明の第5の実施形態に係る半導体装置を示す平面図である。第5の実施形態に係る半導体装置5においては、第1トランジスターTr1のドレイン領域12が、第1ダイオードD1の図示下端の位置にまで延びている点で、第1の実施形態と異なるが、他の点については第1の実施形態と同様であり、重複する説明を省略する。
図13は、本発明の第5の実施形態に係る半導体装置を示す平面図である。第5の実施形態に係る半導体装置5においては、第1トランジスターTr1のドレイン領域12が、第1ダイオードD1の図示下端の位置にまで延びている点で、第1の実施形態と異なるが、他の点については第1の実施形態と同様であり、重複する説明を省略する。
第5の実施形態においても、第1の実施形態と同様の効果を得ることができる。
なお、第2の実施形態において説明したPチャネル型の第2トランジスターTr2のボディ電位を、第2ダイオードD2によって制御及びフローティング化する構成を、第5の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
なお、第2の実施形態において説明したPチャネル型の第2トランジスターTr2のボディ電位を、第2ダイオードD2によって制御及びフローティング化する構成を、第5の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
<6.第6の実施形態>
図14は、本発明の第6の実施形態に係る半導体装置を示す平面図である。第6の実施形態に係る半導体装置6においては、第1トランジスターTr1のドレイン領域12が、第1の実施形態と第5の実施形態との中間付近まで延びているが、他の点については第1の実施形態と同様であり、重複する説明を省略する。
図14は、本発明の第6の実施形態に係る半導体装置を示す平面図である。第6の実施形態に係る半導体装置6においては、第1トランジスターTr1のドレイン領域12が、第1の実施形態と第5の実施形態との中間付近まで延びているが、他の点については第1の実施形態と同様であり、重複する説明を省略する。
第6の実施形態においても、第1の実施形態と同様の効果を得ることができる。
なお、第2の実施形態において説明したPチャネル型の第2トランジスターTr2のボディ電位を、第2ダイオードD2によって制御及びフローティング化する構成を、第6の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
なお、第2の実施形態において説明したPチャネル型の第2トランジスターTr2のボディ電位を、第2ダイオードD2によって制御及びフローティング化する構成を、第6の実施形態と同様の配置構造において実現する場合でも、同様の効果を得ることができる。
<7.第7の実施形態>
図15は、本発明の第7の実施形態に係る半導体装置を示す平面模式図である。第7の実施形態に係る半導体装置7においては、第1の実施形態において説明した第1トランジスターTr1及び第1ダイオードD1を有する半導体装置1と、第2の実施形態において説明した第2トランジスターTr2及び第2ダイオードD2を有する半導体装置2とを組み合わせて、インバーター回路を構成している。
図15は、本発明の第7の実施形態に係る半導体装置を示す平面模式図である。第7の実施形態に係る半導体装置7においては、第1の実施形態において説明した第1トランジスターTr1及び第1ダイオードD1を有する半導体装置1と、第2の実施形態において説明した第2トランジスターTr2及び第2ダイオードD2を有する半導体装置2とを組み合わせて、インバーター回路を構成している。
図15に示すように、第7の実施形態に係る半導体装置7においては、第1トランジスターTr1のゲート電極15と第2トランジスターTr2のゲート電極15とは、共通の入力端子INに接続されている。第1トランジスターTr1のソース領域11と第1ダイオードD1の第2不純物領域32とは共に第1の電源電位Vssに接続され、第2トランジスターTr2のソース領域11と第2ダイオードD2の第4不純物領域34とは共に第2の電源電位Vddに接続されている。第1トランジスターTr1のドレイン領域12と、第2トランジスターTr2のドレイン領域12とは、共通の出力端子OUTに接続されている。
第7の実施形態においては、第1の実施形態において説明した半導体装置1と第2の実施形態において説明した半導体装置2とを用いているので、第1トランジスターTr1及び第2トランジスターTr2が安定動作し、なおかつ高いON/OFF比が得られる。従って、動作の高速化及び低消費電力化が可能となる。
なお、第7の実施形態においては、第1の実施形態において説明した半導体装置と第2の実施形態において説明した半導体装置とを用いる例について説明したが、第3〜第6の実施形態において説明した各配置構成を有する半導体装置を用いても良い。
また、上述の半導体装置を用いることにより、携帯機器のための低パワーデバイス、パーソナルコンピューターのプロセッサー、メモリ、その他高速動作を要するロジックデバイス等を作成することができる。
なお、第7の実施形態においては、第1の実施形態において説明した半導体装置と第2の実施形態において説明した半導体装置とを用いる例について説明したが、第3〜第6の実施形態において説明した各配置構成を有する半導体装置を用いても良い。
また、上述の半導体装置を用いることにより、携帯機器のための低パワーデバイス、パーソナルコンピューターのプロセッサー、メモリ、その他高速動作を要するロジックデバイス等を作成することができる。
1〜7…半導体装置、11…ソース領域(第1ソース領域)、12…ドレイン領域(第1ドレイン領域)、13…ボディ領域(第1ボディ領域)、13a…空乏層、14…ゲート絶縁膜(第1ゲート絶縁膜)、15…ゲート電極(第1ゲート電極)、31…第1不純物領域、32…第2不純物領域、33…第3不純物領域、34…第4不純物領域、100…絶縁層、101…半導体層、102…素子分離膜、103…層間絶縁膜、111、112、132…コンタクト電極、Tr1…第1トランジスター、Tr2…第2トランジスター、D1…第1ダイオード、D2…第2ダイオード、IN…入力端子、OUT…出力端子、Vss…第1の電源電位、Vdd…第2の電源電位
Claims (7)
- 半導体層に形成された第1導電型の第1ソース領域、第1導電型の第1ドレイン領域、及び、前記第1ソース領域と前記第1ドレイン領域との間に形成された第2導電型の第1ボディ領域と、
前記第1ボディ領域上に形成された第1ゲート絶縁膜と、
前記第1ゲート絶縁膜上に形成された第1ゲート電極と、
を含む部分空乏型の第1トランジスターと、
前記半導体層に形成された第1ダイオードと、
を具備し、
前記半導体層は絶縁層上に形成されており、
前記第1ダイオードは、第1導電型の第1不純物領域と、前記第1不純物領域上に形成された第2導電型の第2不純物領域と、を含み、
前記第1ボディ領域は、前記第1不純物領域及び前記第2不純物領域に接続されている半導体装置。 - 請求項1において、
前記第1ボディ領域からみて一方の側に前記第1ドレイン領域が形成され、他方の側に前記第1ソース領域と前記第1ダイオードとが形成されている半導体装置。 - 請求項1又は2において、
前記第2不純物領域の厚さは、前記第1ゲート電極に閾値電圧以上の電圧が印加された時に前記第1ボディ領域に生じる空乏層の厚さより薄い半導体装置。 - 請求項1乃至3の何れか一項において、
前記第1ソース領域と、前記第2不純物領域とが接しており、
前記第1ソース領域と、前記第2不純物領域とが導電体によって接続されている半導体装置。 - 請求項1乃至4の何れか一項において、
前記半導体層に形成された第2導電型の第2ソース領域、第2導電型の第2ドレイン領域、及び、前記第2ソース領域と前記第2ドレイン領域との間に形成された第1導電型の第2ボディ領域と、
前記第2ボディ領域上に形成された第2ゲート絶縁膜と、
前記第2ゲート絶縁膜上に形成された第2ゲート電極と、
を含む部分空乏型の第2トランジスターと、
前記半導体層に形成された第2ダイオードと、
をさらに具備し、
前記第2ダイオードは、第2導電型の第3不純物領域と、前記第3不純物領域上に形成された第1導電型の第4不純物領域と、を含み、
前記第2ボディ領域は、前記第3不純物領域及び前記第4不純物領域に接続されており、
前記第1トランジスターと前記第2トランジスターとによってインバーターを構成している半導体装置。 - 請求項1乃至5の何れか一項に記載の半導体装置を製造する方法であって、
絶縁層上の半導体層に部分空乏型の第1トランジスターを形成する工程と、
前記絶縁層上の半導体層に第1ダイオードを形成する工程と、
を具備し、
前記第1ダイオードを形成する工程は、
前記半導体層の深い部分に第1導電型の不純物を導入することにより第1不純物領域を形成する工程と、
前記半導体層の浅い部分に第2導電型の不純物を導入することにより第2不純物領域を形成する工程と、
を有する製造方法。 - 請求項1乃至5の何れか一項に記載の半導体装置を駆動する方法であって、
前記第1トランジスターをOFF状態とする第1のゲート電圧を、前記第1ゲート電極に印加しながら、前記第2不純物領域を介して前記第1ボディ領域に所定電圧を印加するステップと、
前記第1トランジスターをON状態とする第2のゲート電圧を、前記第1ゲート電極に印加しながら、前記第1トランジスターのソース・ドレイン間に電流を流すステップと、
を具備する駆動方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2010171615A JP2012033682A (ja) | 2010-07-30 | 2010-07-30 | 半導体装置、並びに、半導体装置の製造方法及び駆動方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2010171615A JP2012033682A (ja) | 2010-07-30 | 2010-07-30 | 半導体装置、並びに、半導体装置の製造方法及び駆動方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2012033682A true JP2012033682A (ja) | 2012-02-16 |
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ID=45846755
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010171615A Withdrawn JP2012033682A (ja) | 2010-07-30 | 2010-07-30 | 半導体装置、並びに、半導体装置の製造方法及び駆動方法 |
Country Status (1)
Country | Link |
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JP (1) | JP2012033682A (ja) |
-
2010
- 2010-07-30 JP JP2010171615A patent/JP2012033682A/ja not_active Withdrawn
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