KR100718149B1 - 게이트-올-어라운드 구조의 반도체 소자 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 175
- 239000000758 substrate Substances 0.000 claims abstract description 94
- 239000012535 impurity Substances 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 4
- 238000000034 method Methods 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 125000006850 spacer group Chemical group 0.000 description 12
- 238000004519 manufacturing process Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
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- H10B10/00—Static random access memory [SRAM] devices
- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
- Semiconductor Memories (AREA)
Abstract
높은 동작 성능을 제공할 수 있는 게이트-올-어라운드(GAA) 구조의 반도체 소자가 제공된다. 본 발명에 따른 GAA 구조의 반도체 소자는 반도체 기판, 공통 게이트 전극 및 게이트 절연막을 포함한다. 반도체 기판은 몸체, 몸체로부터 각각 상향 돌출된 한 쌍의 지지기둥들 및 몸체로부터 이격되고 한 쌍의 지지기둥들에 양단이 각각 연결되어 지지되는 한 쌍의 핀들을 포함한다. 공통 게이트 전극은 반도체 기판의 한 쌍의 핀들의 각각의 일 부분을 한바퀴 둘러싸고 반도체 기판으로부터 절연되어 반도체 기판의 한 쌍의 핀들에 공통으로 대응된다. 그리고, 게이트 절연막은 공통 게이트 전극 및 반도체 기판의 한 쌍의 핀들 사이에 개재된다.
Description
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 사시도이고;
도 2는 도 1의 반도체 소자의 II-II'선에서 절취한 단면도이고;
도 3은 도 1의 반도체 의 III-III'선에서 절취한 단면도이고;
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 사시도이고;
도 5는 도 4의 반도체 소자의 V-V'선에서 절취한 단면도이고;
도 6은 도 4의 반도체 의 VI-VI'선에서 절취한 단면도이고;
도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자를 보여주는 평면도이고;
도 8은 도 7의 반도체 소자의 응용예를 보여주는 평면도이고;
도 9는 도 8의 반도체 소자의 등가 회로도이고; 그리고
도 10 내지 도 14는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 보여주는 사시도들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 게이트-올-어라운드(gate-all-around; GAA) 구조의 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰(design rule)이 엄격해지고 있다. 특히, 많은 수의 트랜지스터를 필요로 하는 반도체 소자에 있어서 디자인 룰의 표준이 되는 게이트 길이가 감소되고 이에 따라 채널의 길이도 감소되게 된다. 트랜지스터의 채널 길이 감소는 이른 바 단채널 효과(short channel effect)를 증가시킨다.
단채널 효과란 드레인 전위의 효과로 인해 트랜지스터의 유효 채널 길이가 감소하여 문턱전압(threshold voltage)이 감소하는 것을 말한다. 이러한 단채널 효과로 인하여, 트랜지스터에 대한 제어가 어려워지고 더불어 트랜지스터의 오프 전류(off current)가 증가한다. 그 결과, 트랜지스터의 신뢰성이 나빠지며, 예컨대 메모리 소자의 리프레시(refresh) 특성이 나빠진다.
최근에는 종래 평면형 트랜지스터에서 문제가 되는 단채널 효과를 억제하고, 동시에 동작 전류를 높일 수 있는 얇은 핀의 여러 면을 채널로 이용하는 핀-채널 구조의 트랜지스터, 이른 바 핀-펫(Fin-FET)을 이용한 반도체 소자가 연구되고 있다.
예를 들어, David M. Fried등에 의한 미국등록특허 6,664,582호는 핀-펫(Fin-FET) 및 핀 메모리 셀에 대해서 개시하고 있다. David M. Fired에 의한 핀-펫은 핀의 상면 및 측면들을 채널 영역으로 이용할 수 있다. 다른 예로, Yee-Chla Yeo 등에 의한 미국등록특허 6,844,238호의 "MULTIPLE-GATE TRANSISTORS WITH IMPROVED GATE CONTROL"에는 반도체 핀의 측면, 상면 및 하면의 일부분을 채널 영역으로 이용하는 핀-펫이 개시되어 있다.
하지만, David M. Fried 및 Yee-Chla Yeo 등에 의한 핀-펫은 SOI 기판을 이용하여 제조되어 제조 비용이 높다는 문제가 있다. 또한, 핀의 하면 전체를 채널 영역으로 이용하지 못함으로써 동작 전류의 증가에 한계가 있다. 이에 따라, 핀의 한바퀴 전체 면적, 즉 측면, 상면 및 하면까지 전체를 채널 영역으로 이용할 수 있는 GAA(gate all around) 구조의 핀-펫 및 이를 이용한 다양한 반도체 소자가 연구되고 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 높은 동작 성능을 제공할 수 있는 GAA 구조의 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 벌크 반도체 기판을 이용한 GAA 구조의 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 게이트-올-어라운드(GAA) 구조의 반도체 소자는 반도체 기판, 공통 게이트 전극 및 게이트 절연막을 포함한다. 상기 반도체 기판은 몸체, 상기 몸체로부터 각각 상향 돌출된 한 쌍의 지지기둥들 및 상기 몸체로부터 이격되고 상기 한 쌍의 지지기둥들에 양단이 각각 연결되어 지지되는 한 쌍의 핀들을 포함한다. 상기 공통 게이트 전극은 상기 반도체 기판의 한 쌍의 핀들의 각각의 일 부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연되어 상기 반도체 기판의 한 쌍의 핀들에 공통으로 대응된다. 그리고, 상기 게이트 절연막은 상기 공통 게이트 전극 및 상기 반도체 기판의 한 쌍의 핀들 사이에 개재된다.
상기 본 발명의 일 측면에 따르면, 상기 한 쌍의 지지기둥들은 상기 반도체 기판의 한 쌍의 핀들과 연결된 부분의 아래에 한 바퀴를 둘러 형성된 함몰 영역을 포함할 수 있다.
상기 본 발명의 다른 측면에 따르면, 상기 반도체 소자는 상기 공통 게이트 전극의 일부분 및 상기 몸체 사이에 개재된 소자절연막을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따른 게이트-올-어라운드(GAA) 구조의 반도체 소자는 반도체 기판, 제 1 게이트 전극, 제 2 게이트 전극 및 게이트 절연막을 포함한다. 상기 반도체 기판은 몸체, 상기 몸체로부터 상향 돌출된 지지기둥 및 상기 몸체로부터 이격되고 상기 지지기둥에 일단이 각각 연결되어 지지되는 한 쌍의 핀들을 포함한다. 상기 제 1 게이트 전극은 상기 반도체 기판의 한 쌍의 핀들의 제 1 핀의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된다. 상기 제 2 게이트 전극은 상기 반도체 기판의 한 쌍의 핀들의 제 2 핀의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된다. 그리고, 상기 게이트 절연막은 상기 제 1 게이트 전극 및 상기 반도체 기판의 제 1 핀 사이, 및 상기 제 2 게이트 전극 및 상기 반도체 기판의 제 2 핀 사이에 개재된다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 태양에 따른 게이트- 올-어라운드(GAA) 구조의 반도체 소자는 반도체 기판, 제 1 및 제 2 패스 게이트 전극들, 제 1 및 제 2 로드 게이트 전극들, 및 제 1 및 제 2 풀다운 게이트 전극들을 포함한다. 상기 반도체 기판은 몸체, 상기 몸체로부터 각각 상향 돌출된 제 1, 제 2 및 제 3 지지기둥들, 및 상기 몸체로부터 이격되고 상기 제 1, 제 2 및 제 3 지지기둥들 각각에 각 쌍의 일단이 연결되어 지지되는 세 쌍의 핀들을 포함한다. 상기 제 1 패스 게이트 전극은 상기 반도체 기판의 제 1 지지기둥에 연결된 제 1 쌍의 핀들의 하나의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된다. 상기 제 1 풀다운 게이트 전극은 상기 반도체 기판의 제 1 지지기둥에 연결된 제 1 쌍의 핀들의 다른 하나의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된다. 상기 제 1 로드 게이트 전극은 상기 반도체 기판의 제 2 지지기둥에 연결된 제 2 쌍의 핀들의 하나의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된다. 상기 제 2 로드 게이트 전극은 상기 반도체 기판의 제 2 지지기둥에 연결된 제 2 쌍의 핀들의 다른 하나의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된다. 상기 제 2 풀다운 게이트 전극은 상기 반도체 기판의 제 3 지지기둥에 연결된 제 3 쌍의 핀들의 하나의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된다. 그리고, 상기 제 2 패스 게이트 전극은 상기 반도체 기판의 제 3 지지기둥에 연결된 제 3 쌍의 핀들의 다른 하나의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 반도체 소자는 핀의 표면을 채널 영역으로 이용하는 핀-펫(Fin-FET), 또는 이러한 핀-펫을 이용한 로직 소자 또는 메모리 소자일 수 있다. 예를 들어, 로직 소자는 인버터(inverter) 소자를 포함하고, 메모리 소자는 에스램(SRAM) 소자를 포함할 수 있다. 핀-펫은 채널 영역이 완전 공핍에 근사하기 때문에 낮은 누설 전류를 가질 수 있고, 단채널 효과에 강한 이점을 가질 수 있다.
본 발명의 실시예들에서, 게이트-올-어라운드(GAA) 구조라 함은 게이트 전극이 핀을 한바퀴 둘러싸고 있는 것을 지칭한다. GAA 구조의 반도체 소자는 넓은 채널 영역을 가질 수 있기 때문에 큰 동작 전류를 가질 수 있고, 고속 동작을 필요로 하는 제품에 이용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 사시도이고, 도 2는 도 1의 반도체 소자의 II-II'선에서 절취한 단면도이고, 도 3은 도 1의 반도체 소자의 III-III'선에서 절취한 단면도이다.
도 1 내지 도 3을 참조하면, 반도체 소자는 몸체(body, 105), 한 쌍의 지지기둥들(110, 115) 및 한 쌍의 핀들(120a, 120b)을 갖는 반도체 기판을 포함한다. 반도체 기판은 벌크 웨이퍼일 수 있고, 이 경우 몸체(105), 지지기둥들(110, 120) 및 핀들(120a, 120b)은 동일한 반도체 물질로 형성될 수 있다. 예를 들어, 반도체 기판은 불순물이 도핑된 벌크 실리콘 웨이퍼 또는 벌크 실리콘-게르마늄 웨이퍼일 수 있다.
몸체(105)는 벌크 반도체 기판의 대부분을 지칭할 수 있고, 본 발명의 범위는 몸체(105)의 모양에 제한되지 않는다. 예를 들어, 몸체(105)는 벌크 반도체 기판으로부터 지지기둥들(110, 115) 및 핀들(120a, 120b)을 형성하고 난 후의 잔류 구조물일 수 있다. 도 1 내지 도 3에도 불구하고, 본 발명의 변형된 실시예에서, 몸체(105)는 핀들(120a, 120b)의 하단부로부터 분리된 다른 핀들(미도시), 예컨대 핀들(120a, 120b)의 잔류 부분을 포함할 수도 있다.
지지기둥들(110, 115)은 몸체(105)로부터 각각 상향 돌출되어 형성되고, 그 사이에 핀들(120a, 120b)이 지지될 수 있도록 서로 마주 보도록 배치될 수 있다. 핀들(120a, 120b)은 몸체(105)로부터 이격되고, 양단이 지지기둥들(110, 115)에 연결되어 지지될 수 있다. 보다 구체적으로 보면, 제 1 핀(120a) 및 몸체(105)는 터널(122a)에 의해 서로 이격되고, 제 2 핀(120b) 및 몸체(105)는 다른 터널(미도시)에 의해 서로 이격된다. 즉, 핀들(120a, 120b)은 몸체(105) 상에 판 형태로 각각 돌출된 후, 터널(122a) 및 다른 터널에 의해 몸체(105)로 분리될 수 있다.
터널(122a) 및 다른 터널은 정육면체의 통 모양으로 도시되었지만, 그 모양에 제한되지 않는다. 예를 들어, 터널(122a) 및 다른 터널은 핀들(120a, 120b)의 가운데로 갈수록 그 높이가 감소하는 형상을 가질 수도 있다. 지지기둥들(110, 115)은 핀들(120a, 120b)과 연결된 부분의 아래에 한바퀴를 둘러서 형성된 함몰 영역들(112, 117)을 각각 포함할 수 있다. 즉, 함몰 영역들(112, 117)에서 지지기둥 들(110, 115)의 폭은 다른 부분보다 감소된다. 나아가, 터널(122a), 다른 터널 및 함몰 영역들(112, 117)은 같은 평면상에 배치될 수 있다.
공통 게이트 전극(160)은 핀들(120a, 120b)의 적어도 일부분을 한바퀴 둘러싸고, 반도체 기판, 즉 몸체(105), 지지기둥들(110, 115) 및 핀들(120a, 120b)로부터 절연된다. 즉, 공통 게이트 전극(160)은 GAA(gate all around) 구조를 갖는다. 또한, 공통 게이트 전극(160)은 핀들(120a, 120b)을 둘러싸고 있는 부분이 하나로 연결되어 있으므로 핀들(120a, 120b)에 공통으로 대응된다고 할 수 있다. 공통 게이트 전극(160)에 의해 둘러싸인 핀들(120a, 120b)의 표면 부근은 채널 영역(미도시)으로 이용될 수 있다. 공통 게이트 전극(160)은 핀들(120a, 120b)의 채널 영역을 동시에 제어할 수 있다. 공통 게이트 전극(160)은 예컨대, 폴리실리콘막, 금속막, 금속 실리사이드 또는 이들의 복합막을 포함할 수 있다.
이러한 GAA 구조의 반도체 소자는 핀들(120a, 120b)의 측면뿐만 아니라, 상면 및 하면까지 모두 채널 영역으로 이용할 수 있어 동작 전류를 높일 수 있다. 동작 전류의 증가는 반도체 소자의 성능 향상, 예컨대 속도의 증가로 이어질 수 있다.
게이트 절연막(150)은 공통 게이트 전극(160) 및 핀들(120a, 120b) 사이에 개재된다. 나아가, 다른 게이트 절연막(150')은 몸체(105) 및 공통 게이트 전극(160) 사이에 개재될 수 있다. 게이트 절연막(105) 및 다른 게이트 절연막(150')은 공통 게이트 전극(160)을 반도체 기판으로부터 절연시키는 역할을 하고, 동시에 공통 게이트 전극(160)이 핀들(120a, 120b)에 형성되는 채널 영역을 적절하게 제어할 수 있도록 선택된 두께를 가질 수 있다. 예를 들어, 게이트 절연막(150)은 산화막 또는 고유전율 절연막을 포함할 수 있다.
핀들(120a, 120b)은 제 1 도전형의 불순물로 각각 도핑될 수 있다. 공통 게이트 전극(160) 양편의 핀들(120a, 120b)의 다른 부분은 소오스 영역(S) 및 드레인 영역(D)으로 각각 이용될 수 있다. 소오스 영역(S) 및 드레인 영역(D)은 제 2 도전형의 불순물로 도핑되어 형성될 수 있다. 소오스 영역(S) 및 드레인 영역(D)은 지지기둥들(110, 115)까지 더 확장될 수도 있다. 즉, 지지기둥들(110, 115)은 소오스 영역 (S)및 드레인 영역(D)과 같은 도전형의 불순물로 도핑될 수 있다. 소오스 영역(S) 및 드레인 영역(D)은 몸체(105)와 다이오드 접합될 수 있다. 예를 들어, 제 1 도전형은 p형이고 제 2 도전형은 n형일 수 있고, 또는 그 반대일 수도 있다.
반도체 소자는 공통 게이트 전극(160)의 일부분 및 몸체(105) 사이에 개재된 소자절연막(130)을 더 포함할 수 있다. 예를 들어, 소자절연막(130)은 지지기둥들(110, 115)의 함몰 영역들(112, 117)을 노출하도록 지지기둥들(110, 115) 주변의 몸체(105) 상에 형성되고, 공통 게이트 전극(160)의 일부는 소자절연막(130) 상에 형성될 수 있다. 소자절연막(130)은 예컨대, 산화막 또는 질화막을 포함할 수 있다.
전술한 반도체 소자는 예컨대, GAA 구조의 핀-펫일 수 있다. 즉, 공통 게이트 전극(160)은 핀들(120a, 120b)을 한바퀴 둘러싸도록 형성되고, 이에 따라 채널영역은 핀들(120a, 120b)의 한바퀴 전체 표면부근에 형성될 수 있다. 그러므로, 종래 핀의 일부 표면만을 채널영역으로 이용할 때에 비해서, GAA 구조의 핀-펫은 높 은 동작 전류를 가질 수 있고, 그 결과 높은 동작 성능을 가질 수 있다.
나아가, 전술한 반도체 소자는 한 쌍의 핀들(120a, 120b)을 모두 하나의 공통 게이트 전극(160)으로 제어할 수 있다. 따라서, 채널 영역이 핀들(120a, 120b)의 표면 영역에 동시에 형성될 수 있고, 이에 따라 동작 전류는 더욱 높아질 수 있다. 특히, 핀들(120a, 120b)의 간격을 조절함으로써, 반도체 소자는 종래의 핀-펫과 같은 면적에서 적어도 두 배 이상의 동작 속도를 가질 수 있다.
이하에서는 도 4 내지 도 6을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자를 설명한다. 도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 사시도이고, 도 5는 도 4의 반도체 소자의 V-V'선에서 절취한 단면도이고, 도 6은 도 4의 반도체 의 VI-VI'선에서 절취한 단면도이다.
다른 실시예에 따른 반도체 소자는 전술한 일 실시예에 따른 반도체 소자의 변형된 형태일 수 있다. 예를 들어, 다른 실시예에 따른 반도체 소자는 하나의 지지기둥을 갖고 한 쌍의 게이트 전극을 갖는다는 점에서 일 실시예에 따른 반도체 소자와 구별될 수 있다. 두 실시예들에서 동일한 참조 부호는 동일한 구성 요소를 나타내고, 중복되는 설명은 생략한다.
도 4 내지 도 6을 참조하면, 한 쌍의 핀들(120a, 120b)은 제 1 지지기둥(110)에 의해서 지지된다. 나아가, 핀들(120a, 120b)은 한 쌍의 게이트 전극들(160a, 160b)에 의해 각각 더 지지될 수도 있다. 도 4 내지 도 6에도 불구하고, 본 발명의 변형된 실시예에서, 제 1 지지기둥(110) 대신에 반대로 제 2 지지기둥(도 1 의 115)이 핀들(120a, 120b)을 지지할 수도 있음은 자명하다.
제 1 게이트 전극(160a)은 제 1 핀(120a)의 일부분을 한바퀴 둘러싸고 반도체 기판으로부터 절연된다. 제 2 게이트 전극(160b)은 제 2 핀(120b)의 일부분을 한바퀴 둘러싸고 반도체 기판으로부터 절연된다. 제 1 및 제 2 게이트 전극들(106a, 160b)은 서로 대향 이격되게 형성될 수 있다. 게이트 절연막(150)은 제 1 게이트 전극(160a) 및 제 1 핀(120a)의 사이, 및 제 2 게이트 전극(160b) 및 제 2 핀(120b)의 사이에 개재된다.
보다 구체적으로 보면, 제 1 게이트 전극(160a)은 게이트 절연막(150)에 의해 제 1 핀(120a)과 절연되고 다른 게이트 절연막(150') 및 소자절연막(130)에 의해 몸체(105)와 절연될 수 있다. 제 2 게이트 전극(160b)은 게이트 절연막(150)에 의해 제 2 핀(120b)과 절연되고 다른 게이트 절연막(150') 및 소자절연막(130)에 의해 몸체(105)와 절연될 수 있다.
제 1 게이트 전극(160a)에 의해 둘러싸인 제 1 핀(120a) 부분의 표면 부근에는 제 1 채널 영역(미도시) 형성될 수 있고, 제 2 게이트 전극(160b)에 의해 둘러싸인 제 2 핀(120b) 부분의 표면 부근에는 제 2 채널 영역(미도시)이 형성될 수 있다. 제 1 게이트 전극(160a)의 양편의 제 1 핀(120a)의 다른 부분들에는 제 1 소오스 영역(S) 및 제 1 드레인 영역(D)이 각각 형성될 수 있다. 제 2 게이트 전극(160b)의 양편의 제 2 핀(120b)의 다른 부분들에는 제 2 소오스 영역(미도시) 및 제 2 드레인 영역(D)이 각각 형성될 수 있다.
이에 따라, 제 1 게이트 전극(160a) 및 제 1 핀(120a)은 하나의 GAA 구조의 핀-펫을 형성하고, 제 2 게이트 전극(160b) 및 제 2 핀(120b)은 다른 하나의 GAA 구조의 핀-펫을 형성할 수 있다.
전술한 다른 실시예에 따른 반도체 소자는 로직 소자, 예컨대 인버터 소자로 이용될 수 있다. 이 경우, 두 핀-펫은 서로 다른 도전형의 채널을 갖는다. 즉, 하나가 엔모스(nMOS) 핀-펫인 경우, 다른 하나는 피모스(pMOS) 핀-펫일 수 있다.
보다 구체적으로 보면, 핀들(120a, 120b)은 서로 다른 도전형의 불순물로 도핑될 수 있다. 예를 들어, 제 1 핀(120a)은 제 1 도전형의 불순물로 도핑되고, 제 2 핀(120b)은 제 2 도전형의 불순물로 도핑될 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형은 p형이거나, 또는 그 반대일 수도 있다.
나아가, 제 1 소오스 영역(S) 및 제 1 드레인 영역(D)은 제 1 핀(120a)과는 다른 제 2 도전형의 불순물로 도핑되고, 제 2 소오스 영역 및 제 2 드레인 영역은 제 2 핀(120b)과는 다른 제 1 도전형의 불순물로 도핑될 수 있다. 즉, 제 1 핀(120a) 및 제 1 게이트 전극(160a)은 엔모스(nMOS) 핀-펫을 형성하고, 제 2 핀(120b) 및 제 2 게이트 전극(160b)은 피모스(pMOS) 핀-펫을 형성할 수 있다. 하지만, 그 반대의 경우도 가능함은 자명하다.
인버터 소자의 경우, 제 1 드레인 영역(D)에는 하이(high) 전압이 연결되고, 제 2 드레인 영역에는 로우(low) 전압이 연결될 수 있다. 예컨대, 하이 전압은 파워 전압일 수 있고, 로우 전압은 접지 전압일 수 있다. 제 1 소오스 영역(S) 및 제 2 소오스 영역은 공통 출력 단자로 이용될 수 있다. 예를 들어, 제 1 지지기둥(110)의 표면에 금속 실리사이드를 형성함으로써 제 1 소오스 영역(S) 및 제 2 소 오스 영역을 연결할 수 있다. 다른 예로, 별도의 금속 배선을 이용하여 제 1 소오스 영역(S) 및 제 2 소오스 영역을 연결할 수도 있다.
제 1 및 제 2 게이트 전극들(160a, 160b)은 공통 입력 단자로 이용될 수 있다. 예를 들어, 별도의 금속 배선을 이용하여 제 1 및 제 2 게이트 전극들(160a, 160b)을 연결할 수 있다. 다른 예로, 제 1 및 제 2 게이트 전극들(160a, 160b)을, 전술한 일 실시예에서와 같이, 제 1 핀(120a) 및 제 2 핀(120b)에 공통으로 대응하는 공통 게이트 전극(도 1의 160) 구조로 형성할 수도 있다.
전술한 인버터 소자는 매우 적은 면적을 차지한다. 예를 들어, 게이트 전극들(160a, 160b)의 폭을 1F라고 할 때, 핀들(120a, 120b)의 폭은 0.25F로 하면, 4F x 2F, 즉 8 F2 내에 인버터가 형성될 수 있다. 또한, 인버터 소자는 GAA 구조의 핀-펫들로 구성되고, 이에 따라 높은 성능, 예컨대 높은 동작 속도를 가질 수 있다.
이하에서는 도 7 내지 도 9를 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자를 설명한다. 도 7은 본 발명의 또 다른 실시예에 따른 반도체 소자를 보여주는 평면도이고, 도 8은 도 7의 반도체 소자의 응용예를 보여주는 평면도이고, 도 9는 도 8의 반도체 소자의 등가 회로도이다. 예를 들어, 또 다른 실시예에 따른 반도체 소자는 전술한 다른 실시예에 따른 반도체 소자를 이용할 수 있다. 두 실시예들에서 동일한 참조 부호는 동일한 구성 요소를 나타내고, 중복되는 설명은 생략한다.
도 7을 참조하면, 반도체 소자는 몸체(105), 지지기둥들(110a, 110b, 110c) 및 세 쌍의 핀들(120a1, 120b1, 120a2, 120b2, 120a3, 120b3)을 갖는 반도체 기판을 포함한다. 지지기둥들(110a, 110b, 110c)은 몸체(105)로부터 각각 상향 돌출된다. 제 1 쌍의 핀들(120a1, 120b1)의 일단은 제 1 지지기둥(110a)에 연결되어 지지되고, 제 2 쌍의 핀들(120a2, 120b2)의 일단은 제 2 지지기둥(110b)에 연결되어 지지되고, 제 3 쌍의 핀들(120a3, 120b3)의 일단은 제 3 지지기둥(110c)에 연결되어 지지된다.
제 1 패스(pass) 게이트 전극(160a1) 및 제 1 풀다운(pull down) 게이트 전극(160b1)은 제 1 쌍의 핀들(120a1, 120b1)의 하나의 일부분을 각각 한바퀴 둘러싸고 반도체 기판으로부터 절연될 수 있다. 예를 들어, 제 1 패스 게이트 전극(160a1)은 제 1 쌍의 좌측 핀(120a1)을 둘러싸고, 제 1 풀다운 게이트 전극(160b1)은 제 1 쌍의 우측 핀(120b1)을 둘러쌀 수 있다.
제 1 로드(load) 게이트 전극(160a2) 및 제 2 로드 게이트 전극(160b2)은 제 2 쌍의 핀들(120a2, 120b2)의 하나의 일부분을 각각 한바퀴 둘러싸고 반도체 기판으로부터 절연될 수 있다. 예를 들어, 제 1 로드 게이트 전극(160a2)은 제 2 쌍의 좌측 핀(120a2)을 둘러싸고, 제 2 로드 게이트 전극(160b2)은 제 2 쌍의 우측 핀(160b2)을 둘러쌀 수 있다.
제 2 풀다운 게이트 전극(160a3) 및 제 2 패스 게이트 전극(160b3)은 제 3 쌍의 핀들(120a3, 120b3)의 하나의 일부분을 각각 한바퀴 둘러싸고 반도체 기판으로부터 절연될 수 있다. 예를 들어, 제 2 풀다운 게이트 전극(160a3)은 제 3 쌍의 좌측 핀(120a3)을 둘러싸고, 제 2 패스 게이트 전극(160b3)은 제 3 쌍의 우측 핀(120b3)을 둘러쌀 수 있다.
제 1 지지기둥(110a), 제 1 쌍의 핀들(120a1, 120b1), 제 1 패스 게이트 전극(160a1) 및 제 1 풀다운 게이트 전극(160b1)의 구조는 한 쌍의 GAA 구조의 핀-펫들을 형성할 수 있다. 제 2 지지기둥(110b), 제 2 쌍의 핀들(160a2, 160b2), 제 1 로드 게이트 전극(160a2) 및 제 2 로드 게이트 전극(160b2)은 다른 한 쌍의 GAA 구조의 핀-펫들을 형성할 수 있다. 그리고, 제 3 지지기둥(110c), 제 3 쌍의 핀들(160a3, 160b3), 제 2 풀다운 게이트 전극(160a3) 및 제 2 패스 게이트 전극(160b3)은 또 다른 한 쌍의 GAA 구조의 핀-펫들을 형성할 수 있다. 이러한 세 쌍의 GAA 구조의 핀-펫들의 자세한 구조는 도 4 내지 도 6을 참조하여 전술한 다른 실시예의 반도체 소자를 참조할 수 있고 자세한 설명은 생략된다.
이러한 세 쌍의 GAA 구조의 핀-펫들은 도 8에 도시된 바와 같이 에스램(SRAM) 소자로 이용될 수 있다. 도 9는 도 8의 에스램 소자의 등가 회로도를 나타낸다. 도 8을 참조하면, 제 1 쌍의 좌측 측(120a1)은 제 1 비트 라인(BL1)으로 이용되고, 우측 핀(120b1)은 접지부(GND)에 연결된다. 제 2 지지기둥(110b)은 파워 라인 (Vdd)으로 이용된다. 제 3 쌍의 좌측 핀(120a3)은 접지부(GND)로 연결되고, 우측 핀(120b3)은 제 2 비트 라인(BL2)으로 이용될 수 있다. 제 1 패스 게이트 전극(160a1) 및 제 2 패스 게이트 전극(160b3)은 워드 라인으로 연결된다.
제 1 지지기둥(110a), 제 2 로드 게이트 전극(160b2), 제 2 풀다운 게이트 전극(160a3) 및 제 2 쌍의 좌측 핀(120a2)은 제 1 노드(N1)로 연결된다. 제 3 지지기둥(110c), 제 1 풀다운 게이트 전극(160b1), 제 1 로드 게이트 전극(160a2) 및 제 2 쌍의 우측 핀(120b2)은 제 2 노드(N2)로 연결된다.
제 1 쌍의 핀들(120a1, 120b1) 및 제 1 지지기둥(110a)은 제 1 도전형의 불순물로 도핑되고, 제 2 쌍의 핀들(120a2, 120b2) 및 제 2 지지기둥(110b)은 제 2 도전형의 불순물로 도핑되고, 제 3 쌍의 핀들(120a3, 120b3) 및 제 3 지지기둥(110c)은 제 1 도전형의 불순물로 도핑될 수 있다. 예를 들어, 제 1 도전형은 n형이고 제 2 도전형은 p형일 수 있다.
도 8 및 도 9를 같이 참조하면, 제 1 패스 게이트 전극(160a1) 및 제 1 쌍의 좌측 핀(120a1)이 제 1 패스 핀-펫(PA1)을 형성하고, 제 2 패스 게이트 전극(160b3) 및 제 3 쌍의 우측 핀(120b3)이 제 2 패스 핀-펫(PA2)을 형성할 수 있다. 제 1 로드 게이트 전극(160a2) 및 제 2 쌍의 좌측 핀(120a2)은 제 1 로드 핀-펫(LD1)을 형성하 고, 제 2 로드 게이트 전극(160b2) 및 제 2 쌍의 우측 핀(120b2)은 제 2 로드 핀-펫(LD2)을 형성할 수 있다. 그리고, 제 1 풀다운 게이트 전극(160b1) 및 제 1 쌍의 우측 핀(120b1)은 제 1 풀다운 핀-펫(PD1)을 형성하고, 제 2 풀다운 게이트 전극(160a3) 및 제 3 쌍의 좌측 핀(120a3)은 제 2 풀다운 핀-펫(PD2)을 형성할 수 있다.
전술한 본 발명의 또 다른 실시예에 따른 에스램 소자는 예컨대, 약 5 F x 9F, 즉 45 F2의 면적을 차지할 수 있다. 따라서, 전술한 에스램 소자는 약 90 F2의 면적을 갖는 종래의 에스램 소자의 약 절반 크기를 가질 수 있다. 그 결과, 전술한 에스램 소자는 높은 집적도로 제조될 수 있다. 나아가, 전술한 에스램 소자들은 GAA 구조의 핀-펫들로 구성될 수 있어, 높은 성능, 예컨대 높은 동작 속도를 가질 수 있다.
이하에서는 도 10 내지 도 14를 참조하여, 본 발명의 일 실시예에 따른 GAA 구조의 반도체 소자의 제조 방법을 설명한다.
도 10을 참조하면, 반도체 기판을 선택적으로 식각하여, 몸체(105)로부터 돌출된 한 쌍의 지지기둥들(110', 115') 및 핀들(120a', 120b')을 형성한다. 핀들(120a', 120b')의 양단은 지지기둥들(110', 115')에 연결되어 지지된다. 이어서, 지지기둥들(110', 115') 및 핀들(120a', 120b')의 상부를 노출하도록 몸체(105) 상에 소자절연막(130)을 형성한다.
도 11을 참조하면, 소자절연막(130)으로부터 노출된 지지기둥들(110', 115') 및 핀들(120a', 120b') 부분의 측벽들에 버퍼 절연막(135) 및 스페이서 절연막(140)을 순차로 형성한다. 버퍼 절연막(135)은 스페이서 절연막(140)의 스트레스를 완화시키는 역할을 수행할 수 있으나, 본 발명의 변형된 실시예에서 생략될 수도 있다.
예를 들어, 버퍼 절연막(135)은 산화막을 포함하고, 스페이서 절연막(140)은 질화막을 포함할 수 있다. 스페이서 절연막(140)은 스페이서 절연막층(미도시)을 형성하고, 이를 이방성 식각함으로써 형성될 수 있다. 스페이서 절연막(140)은 소자절연막(130)에 대해서 식각 선택비를 가질 수 있다.
도 12를 참조하면, 스페이서 절연막(140)을 식각 마스크로 하여, 소자절연막(130)을 소정 두께만큼 식각한다. 이에 따라, 스페이서 절연막(140)의 아래의 지지기둥들(110', 115') 및 핀들(120a', 120b')의 일부분이 소자절연막(130)으로부터 노출된다. 예를 들어, 소자절연막(130)은 등방성 습식 식각을 이용하여 소정 두께만큼 식각될 수 있다.
이어서, 지지기둥들(110', 115')의 노출된 일부분의 표면 및 핀들(120a', 120b')의 노출된 일부분을 산화시켜 희생 산화막(145)을 형성한다. 이 경우, 스페이서 절연막(140)으로부터 노출된 지지기둥들(110', 115') 및 핀들(120a', 120b')의 상부 표면에도 다른 희생 산화막(147)이 동시에 형성될 수도 있다. 산화 단계에서, 핀들(120a', 120b')의 노출된 일부분은 폭 전체에 걸쳐 산화된다.
지지기둥들(110', 115')은 핀들(120a', 120b')보다는 상대적으로 큰 폭을 갖기 때문에, 표면 부분에만 희생 산화막들(145, 147)이 형성된다. 따라서, 산화 시 간은 핀(120')의 노출된 일부분을 폭 방향으로 모두 산화시키고, 지지기둥들(110', 115')의 노출된 일부분의 표면 부분만을 산화시키도록 제어될 수 있다.
도 13을 참조하면, 희생 산화막들(도 12의 145, 147), 버퍼 절연막(135) 및 스페이서 절연막(140)을 제거한다. 이에 따라, 함몰 영역들(112, 117)을 갖는 지지기둥들(110, 115), 및 터널(122a)과 다른 터널(미도시)에 의해 몸체(105)로부터 이격된 핀들(120a, 120b)이 각각 형성된다. 핀들(120a, 120b)은 지지기둥들(110, 115)에 의해 양단이 지지될 수 있다.
예를 들어, 희생 산화막들(145, 147), 버퍼 절연막(135) 및 스페이서 절연막(140)은 습식 식각에 의해 제거될 수 있다. 희생 산화막들(145, 147) 및 버퍼 절연막(135)은 불산을 포함하는 습식 식각액에서 제거될 수 있고, 스페이서 절연막(140)은 인산을 포함하는 습식 식각액에서 제거될 수 있다.
도 14를 참조하면, 게이트 절연막(150) 및 공통 게이트 전극(160)을 형성한다. 공통 게이트 전극(160)은 핀들(120a, 120b)의 일부분을 한바퀴 둘러싸고 게이트 절연막(150)에 의해 핀들(120a, 120b)로부터 절연된다. 나아가, 공통 게이트 전극(160)은 다른 게이트 절연막(150') 및 소자절연막(130)에 의해 몸체(105)로부터 절연될 수 있다.
나아가, 소오스 영역 및 드레인 영역(미도시)은 공통 게이트 전극(160)의 양편 핀들(120a, 120b) 부분 및 지지기둥들(110, 115)에 불순물을 도핑하여 형성될 수 있다. 이어서, 해당 기술분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라서, 금속 배선이 형성될 수 있다.
전술한 본 발명의 실시예에 따르면, 핀-펫은 벌크 반도체 기판을 이용하여 GAA 구조를 갖도록 제조될 수 있다. 이에 따라, 본 발명의 실시예에 따른 GAA 구조의 핀-펫의 제조 방법은 종래 SOI 웨이퍼 또는 에피층을 이용한 제조 방법보다 제조 비용을 낮출 수 있다.
비록 위에서는 핀들(120a, 120b)이 한 쌍의 지지기둥들(110, 115)에 의해 지지되는 것으로 설명하였으나, 핀들(120a, 120b)의 제 1 지지기둥(110)에 의해서만 지지될 수도 있다. 예를 들어, 도 13 또는 도 14의 결과물에서 제 2 지지기둥(115)을 식각하여 제거할 수 있다. 나아가, 공통 게이트 전극(160)의 가운데 부분을 식각하여, 공통 게이트 전극(160)의 두 개의 게이트 전극들로 분리할 수도 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명의 실시예들에 따른 GAA 구조의 반도체 소자는 핀의 일부 표면만을 채널영역으로 이용하는 종래 핀-펫에 비해서 높은 성능, 예컨대 높은 동작 속도를 가질 수 있다.
또한, 본 발명의 실시예들에 따른 GAA 구조의 반도체 소자는 한 쌍의 핀들을 모두 하나의 공통 게이트 전극으로 제어하거나, 또는 각각의 게이트 전극을 이용하여 따로 제어할 수도 있다.
또한, 본 발명의 실시예들에 따른 GAA 구조의 반도체 소자는 높은 집적도를 가질 수 있고, 인버터와 같은 로직 소자, 또는 에스램 소자에 응용될 수 있다.
또한, 본 발명의 실시예들에 따른 GAA 구조의 반도체 소자는 벌크 반도체 기판을 이용하여 경제적으로 제조될 수 있다.
Claims (20)
- 몸체, 상기 몸체로부터 각각 상향 돌출된 한 쌍의 지지기둥들 및 상기 몸체로부터 이격되고 상기 한 쌍의 지지기둥들에 양단이 각각 연결되어 지지되는 한 쌍의 핀들을 포함하는 반도체 기판;상기 반도체 기판의 한 쌍의 핀들의 각각의 일 부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연되어 상기 반도체 기판의 한 쌍의 핀들에 공통으로 대응되는 공통 게이트 전극; 및상기 공통 게이트 전극 및 상기 반도체 기판의 한 쌍의 핀들 사이에 개재된 게이트 절연막을 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 1 항에 있어서, 상기 한 쌍의 지지기둥들은 상기 반도체 기판의 한 쌍의 핀들과 연결된 부분의 아래에 한 바퀴를 둘러 형성된 함몰 영역을 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 1 항에 있어서, 상기 반도체 기판은 상기 몸체, 상기 한 쌍의 핀들 및 상기 한 쌍의 지지기둥들이 동일한 반도체 물질로 형성된 벌크 웨이퍼를 포함하는 것을 특징으로 하는 게이트-올-어라운드(GAA) 구조의 반도체 소자.
- 제 3 항에 있어서, 상기 벌크 웨이퍼는 실리콘 웨이퍼 또는 실리콘-게르마늄 웨이퍼를 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 1 항에 있어서, 상기 반도체 기판의 한 쌍의 핀들은 제 1 도전형의 불순물로 각각 도핑된 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 5 항에 있어서, 상기 공통 게이트 전극 양편의 상기 반도체 기판의 한 쌍의 핀들의 다른 부분들에 제 2 도전형의 불순물이 도핑되어 형성된 소오스 영역 및 드레인 영역을 더 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 6 항에 있어서, 상기 반도체 기판의 한 쌍의 지지기둥들은 상기 제 2 도전형의 불순물로 도핑된 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 1 항에 있어서, 상기 공통 게이트 전극의 일부분 및 상기 몸체 사이에 개재된 소자절연막을 더 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 몸체, 상기 몸체로부터 상향 돌출된 지지기둥 및 상기 몸체로부터 이격되고 상기 지지기둥에 일단이 각각 연결되어 지지되는 한 쌍의 핀들을 포함하는 반도체 기판;상기 반도체 기판의 한 쌍의 핀들의 제 1 핀의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된 제 1 게이트 전극;상기 반도체 기판의 한 쌍의 핀들의 제 2 핀의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된 제 2 게이트 전극; 및상기 제 1 게이트 전극 및 상기 반도체 기판의 제 1 핀 사이, 및 상기 제 2 게이트 전극 및 상기 반도체 기판의 제 2 핀 사이에 개재된 게이트 절연막을 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 9 항에 있어서, 상기 지지기둥은 상기 반도체 기판의 한 쌍의 핀들과 연결된 부분의 아래에 한 바퀴를 둘러 형성된 함몰 영역을 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 9 항에 있어서, 상기 반도체 기판은 상기 몸체, 상기 지지기둥 및 상기 한 쌍의 핀들이 동일한 반도체 물질로 형성된 벌크 웨이퍼를 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 9 항에 있어서, 상기 반도체 기판의 제 1 핀은 제 1 도전형의 불순물로 도핑되고, 상기 제 2 핀은 제 2 도전형의 불순물로 도핑된 것을 특징으로 하는 게 이트-올-어라운드 구조의 반도체 소자.
- 제 12 항에 있어서, 상기 제 1 게이트 전극 양편의 상기 반도체 기판의 제 1 핀의 다른 부분들에 상기 제 2 도전형의 불순물이 도핑되어 각각 형성된 제 1 소오스 영역 및 제 1 드레인 영역; 및상기 제 2 게이트 전극 양편의 상기 반도체 기판의 제 2 핀의 다른 부분들에 상기 제 1 도전형의 불순물이 도핑되어 각각 형성된 제 2 소오스 영역 및 제 2 드레인 영역을 더 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 13 항에 있어서, 상기 제 1 드레인 영역에는 하이 전압이 연결되고, 상기 제 2 드레인 영역에는 로우 전압이 연결되고,상기 제 1 게이트 전극 및 상기 제 2 게이트 전극은 공통 입력 단자로 이용되고, 상기 제 1 소오스 영역 및 상기 제 2 소오스 영역은 공통 출력 단자로 이용되는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 몸체, 상기 몸체로부터 각각 상향 돌출된 제 1, 제 2 및 제 3 지지기둥들, 및 상기 몸체로부터 이격되고 상기 제 1, 제 2 및 제 3 지지기둥들 각각에 각 쌍의 일단이 연결되어 지지되는 세 쌍의 핀들을 포함하는 반도체 기판;상기 반도체 기판의 제 1 지지기둥에 연결된 제 1 쌍의 핀들의 하나의 일부 분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된 제 1 패스 게이트 전극;상기 반도체 기판의 제 1 지지기둥에 연결된 제 1 쌍의 핀들의 다른 하나의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된 제 1 풀다운 게이트 전극;상기 반도체 기판의 제 2 지지기둥에 연결된 제 2 쌍의 핀들의 하나의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된 제 1 로드 게이트 전극;상기 반도체 기판의 제 2 지지기둥에 연결된 제 2 쌍의 핀들의 다른 하나의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된 제 2 로드 게이트 전극;상기 반도체 기판의 제 3 지지기둥에 연결된 제 3 쌍의 핀들의 하나의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된 제 2 풀다운 게이트 전극; 및상기 반도체 기판의 제 3 지지기둥에 연결된 제 3 쌍의 핀들의 다른 하나의 일부분을 한바퀴 둘러싸고 상기 반도체 기판으로부터 절연된 제 2 패스 게이트 전극을 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 15 항에 있어서, 상기 제 1, 제 2 및 제 3 지지기둥들은 상기 반도체 기판의 세 쌍의 핀들의 각각과 연결된 부분의 아래에 한 바퀴를 둘러 형성된 함몰 영역을 각각 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 15 항에 있어서, 상기 반도체 기판은 상기 몸체, 상기 제 1, 제 2 및 제 3 지지기둥들 및 상기 세 쌍의 핀들이 동일한 반도체 물질로 형성된 벌크 웨이퍼를 포함하는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 15 항에 있어서, 상기 반도체 기판의 제 1 쌍의 핀들은 제 1 도전형의 불순물로 도핑되고, 상기 반도체 기판의 제 2 쌍의 핀들은 제 2 도전형의 불순물로 도핑되고, 상기 반도체 기판의 제 3 쌍의 핀들은 상기 제 1 도전형의 불순물로 도핑된 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 18 항에 있어서, 상기 반도체 기판의 제 1 지지기둥은 상기 제 1 도전형의 불순물로 도핑되고, 상기 반도체 기판의 제 2 지지기둥은 상기 제 2 도전형의 불순물로 도핑되고, 상기 반도체 기판의 제 3 지지기둥은 상기 제 1 도전형의 불순물로 도핑된 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
- 제 19 항에 있어서, 상기 제 1 지지기둥, 상기 제 2 쌍의 핀들의 하나, 상기 제 2 로드 게이트 전극 및 상기 제 2 풀다운 게이트 전극은 서로 전기적으로 연결되고, 상기 제 3 지지기둥, 상기 제 2 쌍의 핀들의 다른 하나, 상기 제 1 로드 게이트 전극 및 상기 제 1 풀다운 게이트 전극은 서로 전기적으로 연결되고, 상기 제 1 패스 게이트 전극 및 상기 제 2 패스 게이트 전극은 서로 연결되어 워드 라인으로 이용되고, 상기 제 2 지지기둥은 파워 라인으로 이용되고, 그리고 상기 제 1 쌍 의 핀들의 하나 및 상기 제 3 쌍의 핀들의 다른 하나는 각각 비트 라인으로 이용되는 것을 특징으로 하는 게이트-올-어라운드 구조의 반도체 소자.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060011829A KR100718149B1 (ko) | 2006-02-07 | 2006-02-07 | 게이트-올-어라운드 구조의 반도체 소자 |
| CNA2006101100248A CN101017820A (zh) | 2006-02-07 | 2006-07-28 | 具有周围栅极结构的半导体器件及其制造方法 |
| US11/653,863 US7652308B2 (en) | 2006-02-07 | 2007-01-17 | Semiconductor device having gate-all-around structure and method of fabricating the same |
| JP2007012953A JP2007214561A (ja) | 2006-02-07 | 2007-01-23 | ゲートオールアラウンド構造の半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060011829A KR100718149B1 (ko) | 2006-02-07 | 2006-02-07 | 게이트-올-어라운드 구조의 반도체 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100718149B1 true KR100718149B1 (ko) | 2007-05-14 |
Family
ID=38270733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060011829A KR100718149B1 (ko) | 2006-02-07 | 2006-02-07 | 게이트-올-어라운드 구조의 반도체 소자 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7652308B2 (ko) |
| JP (1) | JP2007214561A (ko) |
| KR (1) | KR100718149B1 (ko) |
| CN (1) | CN101017820A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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- 2006-02-07 KR KR1020060011829A patent/KR100718149B1/ko active IP Right Grant
- 2006-07-28 CN CNA2006101100248A patent/CN101017820A/zh active Pending
-
2007
- 2007-01-17 US US11/653,863 patent/US7652308B2/en active Active
- 2007-01-23 JP JP2007012953A patent/JP2007214561A/ja active Pending
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| Publication number | Publication date |
|---|---|
| CN101017820A (zh) | 2007-08-15 |
| US20070181959A1 (en) | 2007-08-09 |
| JP2007214561A (ja) | 2007-08-23 |
| US7652308B2 (en) | 2010-01-26 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130430 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
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