TW201445694A - 具有抗熔絲配置之電晶體設備及其形成方法 - Google Patents

具有抗熔絲配置之電晶體設備及其形成方法 Download PDF

Info

Publication number
TW201445694A
TW201445694A TW103104218A TW103104218A TW201445694A TW 201445694 A TW201445694 A TW 201445694A TW 103104218 A TW103104218 A TW 103104218A TW 103104218 A TW103104218 A TW 103104218A TW 201445694 A TW201445694 A TW 201445694A
Authority
TW
Taiwan
Prior art keywords
fin
dielectric layer
gate electrode
transistor device
electrode structure
Prior art date
Application number
TW103104218A
Other languages
English (en)
Other versions
TWI531043B (zh
Inventor
Eng Huat Toh
Shyue Seng Tan
Elgin Quek
Original Assignee
Globalfoundries Sg Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Globalfoundries Sg Pte Ltd filed Critical Globalfoundries Sg Pte Ltd
Publication of TW201445694A publication Critical patent/TW201445694A/zh
Application granted granted Critical
Publication of TWI531043B publication Critical patent/TWI531043B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/20—Programmable ROM [PROM] devices comprising field-effect components
    • H10B20/25—One-time programmable ROM [OTPROM] devices, e.g. using electrically-fusible links
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L2029/42388—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor characterised by the shape of the insulating material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5252—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising anti-fuses, i.e. connections having their state changed from non-conductive to conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET

Abstract

本發明提供一種具有抗熔絲配置之電晶體設備及形成該電晶體設備的方法，該示例性電晶體設備包括：半導體基板，包括有第一鰭片；第一絕緣層，覆蓋於該半導體基板上並具有小於該第一鰭片之高度的厚度，而該第一鰭片延伸通過並突出於該第一絕緣層，以設置嵌設於該第一絕緣層內的埋入鰭片部分及突出於該第一絕緣層的暴露鰭片部分；閘極電極結構，係覆蓋於該暴露鰭片部分上；以及閘極絕緣結構，係設置在該第一鰭片與該閘極電極結構之間，其中，該閘極絕緣結構包含有覆蓋於該第一鰭片之第一表面上的第一介電層，而該閘極絕緣結構還包含有覆蓋於該第一鰭片之第二表面上的第二介電層，且潛在擊穿路徑係定義為通過該第一介電層在該第一鰭片與該閘極電極結構之間。

Description

具有抗熔絲配置之電晶體設備及其形成方法
本技術領域大致涉及具有抗熔絲配置之電晶體設備，且尤係涉及具有抗熔絲配置之電晶體設備的鰭式場效電晶體(FinFET)電晶體設備。
抗熔絲技術係於一次性可編程(OTP)記憶體設備的使用中廣為使用且可用於滿足許多應用各種非揮發性記憶體的要求，並同時提供低功率操作、低成本及極佳的可靠性。已知的抗熔絲技術包括2T型抗熔絲位元單元(bitcell)及分離通道之1T型抗熔絲位元單元。
2T型抗熔絲位元單元包括兩個核心的N通道金屬氧化物半導體電晶體(NMOS)。對於2T型抗熔絲位元單元而言，編程電晶體(WLP)通常與選擇電晶體(WLP)耦接串聯，而位元線接點係連接至選擇電晶體的源極區域。當如輸入/輸出(I/O)或核心電壓之正常供應電壓施加到2T型抗熔絲位元單元的閘極時，沿著位元線並不會感應到電流。用於編程電晶體之等效電路係為電容器。因為沿著位元線沒有電流流動，所以預設之位元單元為“0”。當大的編程電壓沿著編程電晶體之閘極施加時，會發生閘極氧化物 擊穿(gate oxide breakdown)及產生電阻路徑(resistive path)。用於編程電晶體之等效電路變成電阻。在編程後施加於2T型抗熔絲位元單元之正常的供應電壓導致沿著位元線的電流並感應到“1”。該“1”可在任何時間編程。一旦它被編程，它便不能恢復到“0”。儘管使用2T型抗熔絲位元單元，該雙電晶體配置笨重且沿著編程電晶體之閘極的閘極氧化物擊穿是不可預測的而且會在多個位置發生。舉例而言，閘極氧化物擊穿可發生在編程電晶體之通道中或鄰近於編程電晶體之靠近源極區域處，從而產生雙峰分佈並提高讀取誤差及可靠性問題。
分離通道之1T型抗熔絲位元單元包含薄(核心)閘極及厚(I/O)閘極，而位元線接點係連接至鄰近厚閘極之源極區域，且薄閘極係藉由比厚閘極薄之閘極介電層而與通道分開。薄閘極為編程閘極，而厚閘極為選擇閘極。當如I/O或核心電壓之正常供應電壓施加到閘極時，沿位元線處並未感應到電流。其等效電路為電容器。因為沿著位元線沒有電流流動，所以預設之位元單元為“0”。當大的編程電壓沿著薄閘極施加時，會發生閘極氧化物擊穿及產生電阻路徑。用於薄閘極之等效電路為電阻器。由於厚度梯度，閘極氧化物擊穿發生於最薄弱的環節，其為厚閘極與薄閘極的結合處(junction)。僅管加強了伴隨分離單元之1T型抗熔絲位元單元的閘極氧化物擊穿的控制性，但分離單元之1T型抗熔絲位元單元仍具有大的單元尺寸以及在製造期間難以控制的厚閘極長度。
因此，期望提供一種具有抗熔絲配置且比分離單元之1T型抗熔絲位元單元更為小型化的電晶體設備。進一步地，期 望提供一種具有抗熔絲配置且使閘極氧化物擊穿能在電晶體設備內之特定位置處為可預期控制的電晶體設備。此外，期望提供一種相較於分離單元之1T型抗熔絲位元單元而言為不具有閘極長度控制困難性之具有抗熔絲配置的電晶體設備。尤甚者，本發明之其他所欲特徵及特性將由本發明隨後之實施方式及所附申請專利範圍並配合所附圖式及本發明之先前技術而變得清楚明白。
本發明提供一種具有抗熔絲配置之電晶體設備及形成該電晶體設備的方法。在實施例中，示例性電晶體設備係包括：半導體基板，包括有第一鰭片；第一絕緣層，覆蓋於該半導體基板上並具有小於該第一鰭片之高度的厚度，該第一鰭片延伸通過並突出於該第一絕緣層，以提供嵌設於該第一絕緣層內的埋入鰭片部分及突出於該第一絕緣層的暴露鰭片部分；閘極電極結構，覆蓋於該第一鰭片之該暴露鰭片部分上；以及閘極絕緣結構，設置在該第一鰭片與該閘極電極結構之間，其中，該閘極絕緣結構包括包含有擊穿介電材料的第一介電層，該第一介電層覆蓋於該第一鰭片之第一表面上，該閘極絕緣結構還包括不同於該第一介電層之第二介電層，該第二介電層覆蓋於該第一鰭片之第二表面上，以及其中，潛在擊穿路徑係定義為通過該第一介電層在該第一鰭片與該閘極電極結構之間。
在另一實施例中，示例性電晶體設備係包括：半導體基板，包括第一鰭片及第二鰭片；第一絕緣層，覆蓋於該半導體基板上並具有小於該第一鰭片及該第二鰭片之高度的厚度，而該第一鰭片及該第二鰭片延伸通過並突出於該第一絕緣層，以提 供嵌設於該第一絕緣層內的埋入鰭片部分及突出於該第一絕緣層的暴露鰭片部分；閘極電極結構，覆蓋於該第一鰭片及該第二鰭片之該暴露鰭片部分上；以及閘極絕緣結構，設置在該第一鰭片與該閘極電極結構之間且設置在該第二鰭片與該閘極電極結構之間，其中，該閘極絕緣結構包括包含有擊穿介電材料的第一介電層，該第一介電層覆蓋於各該鰭片之第一側上，該閘極絕緣結構還包括不同於該第一介電層的第二介電層，該第一介電層覆蓋於各該鰭片之第二側上，以及其中，該第一介電層係比該第二介電層薄，以提供通過該第一介電層之在各該鰭片與該閘極電極結構之間的潛在擊穿路徑，該第二介電層係不具有定義為通過該第一介電層之在各該鰭片與該閘極電極結構之間的該潛在擊穿路徑。
在另一實施例中，形成具有抗熔絲配置之電晶體設備的方法係包括：提供包括有第一鰭片之半導體基板；沉積覆蓋於該半導體基板上之第一絕緣材料；蝕刻該第一絕緣材料以形成厚度小於該第一鰭片之高度的第一絕緣層，而該第一鰭片係延伸通過並突出於該第一絕緣層，以提供嵌設於該第一絕緣層內的埋入鰭片部分及突出於該第一絕緣層的暴露鰭片部分；於該第一鰭片之第一表面上方形成包含有擊穿介電材料的第一介電層；於該第一鰭片之第二表面上方形成第二介電層，其中，該第二介電層係不同於該第一介電層；以及於該第一介電層及該第二介電層上方形成閘極電極結構，而通過該第一介電層之在該第一鰭片與該閘極電極結構之間定義有潛在擊穿路徑。
10‧‧‧電晶體設備
12‧‧‧半導體基板
14‧‧‧第一鰭片
16‧‧‧第二鰭片
21‧‧‧第一絕緣材料
22‧‧‧第一絕緣層
24‧‧‧埋入鰭片部分
26‧‧‧暴露鰭片部分
28‧‧‧第二埋入鰭片部分
30‧‧‧第二暴露鰭片部分
32、64‧‧‧閘極電極結構
34‧‧‧閘極絕緣結構
36‧‧‧側壁間隔件
38‧‧‧額外的閘極絕緣結構
40、140、240‧‧‧第一介電層
42、142‧‧‧第一表面
44、144、244‧‧‧第二介電層
46、146‧‧‧第二表面
48‧‧‧另一部分
50‧‧‧第三表面
52、252‧‧‧摻雜區域
56‧‧‧位元線連接部
58‧‧‧位元線
60‧‧‧源極區域
66‧‧‧溝槽隔離結構
68‧‧‧交叉部
70‧‧‧汲極區域
72‧‧‧電晶體
74‧‧‧潛在擊穿路徑
78‧‧‧硬遮罩
80‧‧‧暴露表面
82‧‧‧凹部
86‧‧‧第三介電層
88‧‧‧第三表面
將於下文中配合以下圖式描述各種實施例，其中相 同元件符號標示類似元件，且其中：第1圖係依據實施例之電晶體設備之一部分的示意性透視圖；第2圖係第1圖中所示之電晶體設備的示意性頂視圖；第3圖係針對第2圖中所示之電晶體設備的可編程電路設計；第4至9圖係依據示例性實施例說明形成第1及2圖中所示之電晶體設備之一部分的方法之剖視圖；第10圖係依據替代實施例之電晶體設備之一部分的示意性透視圖；第11至15圖係依據示例性實施例說明形成第10圖中所示之電晶體設備之一部分的方法之剖視圖；以及第16圖係依據另一替代實施例之電晶體設備之一部分的示意性透視圖。
下面的實施方式僅僅是範例性質的，且不是為了限制各種實施或應用及其用途。此外，並無意圖受到前述背景或以下實施方式所表示的任何理論所限制。
本發明提供具有抗熔絲配置的電晶體設備及形成該電晶體設備的方法。如本文所指的抗熔絲配置是指一種可編程電路設計，其包含初始具有高電阻且設計成一般在該元件的施加電壓超過一定水準時永久產生電性導通路徑之元件。本文描述的該電晶體設備包括覆蓋半導體基板之第一鰭片的閘極電極結構，而 閘極絕緣結構係配置成提供抗熔絲單位單元且布置在該第一鰭片及該閘極電極結構之間。具體而言，閘極絕緣結構34包括包含有擊穿介電材料及覆蓋該第一鰭片之第一表面的第一絕緣層。該閘極絕緣結構亦包括不同於該第一介電層且覆蓋該第一鰭片之第二表面的第二介電層。潛在之擊穿路徑係定義為在該第一鰭片及該閘極電極結構之間且通過該第一介電層。該第二介電層阻擋閘極介電擊穿，並且在各種實施例中，該第二介電層係作為抗熔絲配置之選擇閘極。本文描述之該抗熔絲配置係因在該第一鰭片上的該第一介電層及第二介電層的安排而變得比分離單元中之1T型抗熔絲及2T型抗熔絲還要小。此外，在本文描述之電晶體設備的潛在擊穿路徑中的閘極氧化物擊穿可預測地在該電晶體設備內的特定位置受到控制。舉例而言，當潛在擊穿路徑定義在該第一鰭片及該閘極電極結構之間且通過該第一介電層時，於該第一介電層與該第二介電層相會的角落會有較高機會出現擊穿。具體而言，該第一介電層可覆蓋該第一鰭片的第一側，且該第二介電層可覆蓋該第一鰭片的第二側，例如通常該第一鰭片的第一側及第二側可以該第一介電層配置成橫跨於該第二介電層的方式而彼此橫跨。以此方式，於該第一鰭片的角落處可能存在較高潛在擊穿機會，亦即，在該第一側及第二側的交叉處，其提供高度可控制的潛在擊穿路徑。此外，在該第一介電層覆蓋該第一鰭片之第一側及該第二介電層覆蓋該第一鰭片之第二側的實施例中，該抗熔絲配置可以在沒有與分離單元之1T型抗熔絲位單元相關聯的閘極長度控制困難性之情況下而形成。
現在將參照第1至3圖而描述具有抗熔絲配置之電 晶體設備10的示例性實施例，第1圖提供顯示在第2圖中之電晶體設備10之一部分的透視圖，而第3圖表示用於第2圖中所示之電晶體設備10的可編程電路設計。請參考第1圖，電晶體設備10包括包含有第一鰭片14的半導體基板12。亦如第1圖之實施例所示，半導體基板12復包括對第一鰭片14平行延伸之第二鰭片16。請暫時參考第2圖，可理解的是，半導體基板12可依據一般鰭式場效電晶體(FinFET)技術而包括複數個鰭片14、16、18、20，而複數個鰭片14、16、18、20彼此平行延伸。不具有限制的意圖，該等鰭片可具有如從約5至約30奈米之奈米尺度的寬度，但電晶體設備10及本文描述的方法並不局限於任何特定尺寸的約束。本文使用的術語“半導體基板”，將使用以包含通常用在半導體行業的半導體材料。“半導體材料”包括單晶矽材料(如典型用於半導體工業之相對純或輕微雜質摻雜的單晶矽材料)、多晶矽材料及與如鍺、碳等其他元素混合的矽。此外，“半導體材料”包括如相對純的及雜質摻雜的鍺、砷化鎵、氧化鋅及玻璃等等的其他材料。在第1圖所示的實施例中，半導體基板12為具有形成在塊體矽晶圓中之第一鰭片14的塊體矽晶圓。然而，可理解的是，在其他實施例中且儘管未示於圖中，該半導體基板可包括設置在絕緣材料上的含矽材料，其通常稱為絕緣體上矽(SOI)結構，其依序可由支撐基板支撐。在實施例中，半導體基板12係以例如(但不限於)硼、鋁、鎵、銦及其組合之p型摻雜劑摻雜，從而形成電晶體設備10的阱。半導體基板12可例如藉由在半導體基板12中或上形成第一鰭片14之前或之後的離子植入進行摻雜。可使用多重離子植入以達到所期望之摻質濃度及輪廓。
在如第1圖所示之實施例中，第一絕緣層22覆蓋於半導體基板12上且具有小於第一鰭片14高度的厚度，以使第一鰭片14延伸穿過並突出第一絕緣層22，以提供嵌設在第一絕緣層22內的埋入鰭片部分24及突出第一絕緣層22的暴露鰭片部分26。在如第1圖所示之實施例中，第二鰭片16具有第二埋入鰭片部分28及第二暴露鰭片部分30。儘管沒有顯示，但可理解的是，任何額外的鰭片可類似地具有埋入鰭片部分及暴露鰭片部分。第一絕緣層22包括第一絕緣材料。該第一絕緣材料並未特別限定且可包括任何絕緣材料，例如(但不限定於)包含二氧化矽的氧化物或如氮化矽的氮化物。
閘極電極結構32覆蓋於第一鰭片14之暴露鰭片部分26上並藉由閘極絕緣結構34而與第一鰭片14電性絕緣，而閘極絕緣結構34配置成對電晶體設備10提供如下進一步描述的抗熔絲配置。在如第1圖所示之實施例中，側壁間隔件36係沿閘極電極結構32之側壁而設置。在如第1圖所示之實施例中，閘極電極結構32進一步覆蓋於第二鰭片16的第二暴露鰭片部分30上。通過前述之閘極電極結構32及鰭片14、16的安排，閘極電極結構32可設計成在可編程電路設計中作為字元線且鰭片14、16作為位元線，如下進一步詳述及如第2及3圖所示。
再次參照第1圖並如以上所提到的，閘極絕緣結構34係位於第一鰭片14與閘極電極結構32之間且係配置成提供反熔絲配置給電晶體設備10。可針對包含如上所述之第二鰭片16的額外鰭片設置額外的閘極絕緣結構38，但為求簡化，以下將在僅有第一鰭片14的情況下描述閘極絕緣結構。閘極絕緣結構34 包括覆蓋於第一鰭片14之第一表面42上的第一介電層40。閘極絕緣結構34還包括不同於第一介電層40之第二介電層44，且其覆蓋於第一鰭片14之第二表面46上。第二介電層44至少在材料組成或厚度的其中一者與第一介電層40不同，以便以僅通過第一介電層40且不通過第二介電層44之方式在第一鰭片14與閘極電極結構32之間隔離潛在擊穿路徑。如本文所提及的，潛在擊穿路徑是指當編程電流從第一鰭片14通過第一介電層40到達閘極電極結構32時首先發生介電擊穿的路徑。即使在第一介電層40發生閘極介電擊穿之後，第二介電層44提供第一鰭片14與閘極電極結構32之間的電性絕緣。至少在導致通過第一介電層40之擊穿路徑形成的條件下，第二介電層44阻止擊穿路徑形成，並保持即使在第一介電層40中發生閘極介電擊穿後的絕緣特性。
第一介電層40包括擊穿介電材料。如本文所述之擊穿介電材料係在讀取電壓的電流下，將第一鰭片14與閘極電極結構32初始電性絕緣的任何介電材料，但其在施加高於讀取電壓之編程電壓時能承受閘極介電擊穿以在第一鰭片14與閘極電極結構32之間形成電阻路徑。合適的擊穿介電材料包括(但不限於)如二氧化鉿及氧化鋁鉿的高k介電材料、如氧化矽的氧化物、如氮化矽的氮化物、氧氮化矽及其類似者。第一介電層40的厚度也影響閘極介電擊穿，而較薄之第一介電層40會比較厚的介電層更容易對閘極介電擊穿敏感。在一實施例中，第一介電層40係比第二介電層44薄以提供界定於第一鰭片14與閘極電極結構32之間且通過第一介電層40的潛在擊穿路徑。在實施例中，第一介電層40具有從約1奈米到約20奈米的厚度，例如從約2奈米到約10 奈米。
第一鰭片14之第一表面42(第一介電層40設置在其上方)不受特別限制且可為第一鰭片14之任何表面，其中閘極介電擊穿可能經由電流在第一鰭片14與閘極電極結構32之間通過第一介電層40的流動而發生。在一實施例中，第一表面42係進一步界定為具有界定邊界(即第一鰭片14之表面的角落或急轉處)之第一鰭片14的表面，以預先定義第一介電層40之寬度。在實施例中，第一表面42(第一介電層40係設置在其上方)為第一鰭片14中用於界定第一介電層40之精確尺寸的整個側邊，這使得閘極介電擊穿之可預測位置能受到控制。在如第1圖所示之實施例中，第一表面42(第一介電層40係設置在其上方)係第一鰭片14之頂部側，於第一鰭片14與閘極電極結構32之間的位置處在第一鰭片14之頂部側的寬度上方連續設置第一介電層40。在暫時參照第16圖之其他實施例中，第一表面142(第一介電層140係設置在其上方)為第一鰭片14之側表面。
第二介電層44包括任何包括有高k及超高k材料的擊穿介電材料，且假如即使在第一介電層40之閘極介電擊穿後第二介電層44仍能提供電性絕緣，則第二介電層44之介電材料係不受限制。適用於第二介電層44之特定介電材料包括(但不限於)如氧化矽的氧化物、如氮化矽的氮化物、及如氧氮化矽的氧氮化物。第二介電層44可比第一介電層40厚，以阻擋在電晶體設備10之編程期間的閘極介電擊穿，但應理解的是，第二介電層44不一定要比第一介電層40厚，只要第二介電層44在電晶體設備10之編程期間仍阻止閘極介電擊穿即可。在實施例中，第二介 電層44具有從約1奈米到約50奈米的厚度，如從約3奈米到約10奈米。
第一鰭片14的第二表面46(第二介電層44係設置在其上方)係包括第一鰭片14中不包含第一介電層40的任何表面。在實施例中，第一鰭片14的第二表面46(第二介電層44係設置在其上方)係為第一鰭片14的整個側面。在如第1圖所示之實施例中，第二表面46(第一介電層40係設置在其上方)係第一鰭片14的側壁，其通常橫跨於第一鰭片14的頂部側，而第二介電層44係設置於第一鰭片14與閘極電極結構32之間而於第一鰭片14之整個側壁上方。在此實施例中，第二介電層44之另一部分48可設置在第一鰭片14之第三表面50上方。舉例而言，如第1圖所示，第二介電層44之另一部分48可設置在第一鰭片14的另一側壁上，以在第一鰭片14的兩側上皆提供電性絕緣。在暫時參照第16圖的其他實施例中，第二表面146(第二介電層144係設置在其上方)係第一鰭片14的頂表面146。
第一介電層40可以各種配置相對於第二介電層44而定向，以藉此界定在第一鰭片14與閘極電極結構32之間的潛在擊穿路徑。潛在擊穿路徑可能會集中在第一鰭片14之表面的角落或急轉(jog)處，以提供潛在擊穿路徑的精確位置，但潛在擊穿路徑也可能被界定在第一表面42的其他位置。在再次參照第1圖之實施例中，第一介電層40設置成橫跨於第二介電層44，從而從保持絕緣之區域中明確界定潛在擊穿路徑。為求精確界定潛在擊穿路徑，在實施例中，第二介電層44不具有通過第一介電層40之在第一鰭片14與閘極電極結構32之間的潛在擊穿路徑。具 體而言，第二介電層44不具有通過第一介電層40之在第一鰭片14與閘極電極結構32之間的所有線性路徑。此外，為了使閘極介電擊穿發生，第一介電層40係為設置在第一鰭片14之第一表面42與閘極電極結構32之間的唯一介電層，且不具有設置在第一鰭片14之第一表面42與閘極電極結構32之間的其它介電層。因為在第二介電層44之區域中的過絕緣(over-insulation)並不重要，所以第一介電層40可如第1圖所示地至少部分地重疊(且可完全覆蓋)第二介電層44。在暫時參照第10圖之其他實施例中，在第二介電層244上方可不具備第一介電層240，且此種配置可依照形成電晶體設備10的方式而定，如下進一步詳述者。
再次參照第1圖，在實施例中，第一鰭片14包括鄰近閘極絕緣結構34之暴露鰭片部分26中之半導體材料的摻雜區域52。半導體材料之摻雜區域52可以例如(但不限於)磷、砷、銻及其組合的N型摻質摻雜。舉例而言，第一鰭片14之暴露鰭片部分26可藉由在半導體基板12中或上形成第一鰭片14之前或之後的離子植入而進行摻雜。可依據用於FinFET之習知源極/汲極區域形成而使用多重離子植入步驟以達到期望之摻質濃度及輪廓。在如第2圖所示之實施例中，半導體材料之摻雜區域52係從閘極絕緣結構34一側到閘極絕緣結構34另一側沿著第一鰭片14之長度方向藉由第一鰭片14之不變半導體材料(未圖示)而受到中斷。儘管不變半導體材料通常以其它如上所述之P型摻質摻雜，“不變半導體材料”指的是參考半導體材料在離子植入期間並未受到摻雜而產生半導體材料之摻雜區域52。舉例而言，在本實施例中，離子植入係在閘極電極結構32形成後實施，閘極電極結構 32在離子植入期間屏蔽部分的第一鰭片14以導致沿第一鰭片14之長度方向中斷半導體材料之摻雜區域52的不變半導體材料。
在如第1圖所示之實施例中，電晶體設備10還包括連接位元線58之位元線連接部56，且其與暴露鰭片部分26中之半導體材料的摻雜區域52電性互通而形成連接源極區域60。在如第2圖所示之實施例中，至少一個額外閘極電極結構64覆蓋於第一鰭片14之暴露鰭片部分26上，且覆蓋於第一鰭片14上之所有閘極電極結構係通過第一鰭片14中之溝槽隔離結構66而分開。在此實施例中，閘極電極結構32與第一鰭片14的交叉部68包括在閘極電極結構32之任一側上的暴露鰭片部分26中之半導體材料的摻雜區域52，而位元線連接部56與半導體材料之摻雜區域52係電性互通而用於交叉部68，以形成連接源極區域60及不具有位元線汲極連接部之浮接的汲極區域70。溝槽隔離結構66形成在第一鰭片14中以電性隔離在鄰近之閘極電極結構32、64之間之半導體材料的摻雜區域52，從而形成具有抗熔絲配置之電晶體72的陣列。在如第2圖所示之實施例中，半導體基板12包括依據習知FinFET技術的複數個鰭片14、16、18、20，且各個鰭片14、16、18、20具有橫跨它的閘極電極32、64。在另一實施例中(未圖示)，可能有另一種配置，其中習知浮接汲極區域係設置在相鄰閘極電極之間之第一鰭片中，其位元線連接部係由習知浮接汲極區域而與在各個閘極電極之相反側上的半導體材料之摻雜區域電性互通，以形成連接源極區域。此種包括習知浮接汲極之替代配置可為積體電路提供進一步的空間節省特徵。
參考第3圖，係顯示如第2圖所示之電晶體設備10 的可編程電路設計。具體而言，第3圖顯示具有浮接汲極區域70之如第2圖所示之電晶體72的陣列，位元線連接部56係連接位元線58且於陣列中顯示各個電晶體72之潛在擊穿路徑74。當如I/O(輸入/輸出)或核心電壓之正常供應電壓在編程之前施加到潛在擊穿路徑74時，因為第1圖中之第一介電層40將第一鰭片14與閘極電極結構32絕緣，故在閘極電極結構32處感應不到電流。由於第一鰭片14與閘極電極結構32之間並無電流流動，所以電晶體72具有預設為“0”的值。為了對電晶體72編程，利用編程電壓讓高電流在通過第一介電層40之第一鰭片14與閘極電極結構32之間通過，其中第一介電層40經歷介電擊穿以形成電阻路徑。具體而言，閘極氧化物擊穿發生在閘極絕緣結構34中之最薄弱的環節，其係以如上所述之第一介電層40及第二介電層44的配置控制。當在閘極介電擊穿已發生在第一介電層40中之後施加讀取電壓的情況下，對閘極電極結構32可偵測到高電流，而在沒有發生閘極介電擊穿時該處係偵測到低電流。
現在將要配合參照第4至9圖而描述形成第1及2圖之電晶體設備10的示例性方法。參照第4圖，提供包括第一鰭片14之半導體基板12。在實施例中，第一鰭片14首先通過習知技術而形成在半導體基板12中，例如，藉由如在半導體基板12之頂表面上方形成硬遮罩78及在硬遮罩78上方圖案化光阻(未圖示)以在第一鰭片14及將要形成之任何額外鰭片之配置中形成圖案化遮罩(未圖示)。硬遮罩78及半導體基板12係在圖案化遮罩中受到蝕刻形成凹部，從而導致如第4圖所示的配置。
參照第5圖，第一絕緣材料21係沉積覆蓋於半導 體基板12上，接著平坦化第一絕緣材料21使其與鰭片14、16上方之硬遮罩78的上表面形成均一的平面。以此方式，可預先蝕刻第一絕緣材料21來建立第一絕緣材料21之平坦表面。
在如第6圖所示之實施例中，蝕刻第一絕緣材料21以形成厚度小於第一鰭片14之高度的第一絕緣層22，其中第一鰭片14延伸通過並凸出於第一絕緣層22外，以提供嵌入第一絕緣層22內之埋入鰭片部分24及凸出於第一絕緣層22外之暴露鰭片部分26。可針對特定之第一絕緣材料使用適當的蝕刻劑來進行蝕刻，例如，分別用於蝕刻矽氧化物及矽氮化物的稀釋氫氟酸及與水混溶的熱磷酸溶液。
在如第7圖所示之實施例中，第二介電層44形成在第一鰭片14之側壁上方。具體而言，第二介電層44之介電材料可沉積在第一絕緣層22及第一鰭片14上方，包含設置在第一鰭片14上方之硬遮罩78上方，接著蝕刻設置在水平表面上之第二介電層44的介電材料，從而留下設置在第一鰭片14及任何其它鰭片之側壁上方的第二介電層44。或者，第二介電層44可經由磊晶生長而形成在第一鰭片14及任何其它鰭片之側壁上，其中，由於在第一鰭片14上方有硬遮罩78以及在半導體基板12上方有第一絕緣層22，所以生長係受限於第一鰭片14及任何其它鰭片之側壁。
視需要地，雖然沒有圖示，但可在硬遮罩78、第二介電層44及第一絕緣層22上方形成偽閘極(dummy gate)。偽閘極可由多晶矽或非晶矽形成且允許習知前段製程(FEOL)之邏輯FinFET處理，其包括在屏蔽將要形成閘極電極結構處之位置的同 時，摻雜第一鰭片14以形成源極/汲極區域及形成位元線/井接線端(bitline/well tap)以形成連接源極區域。或者，可理解到，本文描述之方法可經由閘極優先(gate-first)技術來進行，其中閘極電極結構32係在FinFET邏輯FEOL處理及形成位元線/井接線端之前形成，在此情況下不形成偽閘極。儘管未顯示於圖式中，在第4至9圖中所示之方法的實施例中，以閘極優先技術而言，可在鄰接閘極電極結構32處形成側壁間隔件且第一鰭片14之暴露鰭片部分26可以被摻雜作為FEOL邏輯FinFET處理的一部分，舉例而言，在形成第一鰭片14之後及形成閘極電極結構32和側壁間隔件之後藉由離子植入而進行摻雜。在這個實施例中，閘極電極結構32及側壁間隔件於離子植入期間屏蔽部分的第一鰭片14，從而導致不變半導體材料之區域中斷半導體材料之摻雜區域52。
在如第8圖所示之實施例中，如藉由使用適當的蝕刻劑進行蝕刻，而從第一鰭片14及任何額外鰭片上方移除硬遮罩78，並且在第一鰭片14上方以及設置在第一鰭片14之側壁上之第二介電層44上方形成第一介電層40。具體而言，第一介電層40之擊穿介電材料可共形沉積在第一鰭片14和任何額外鰭片上方、第二介電層44上方及第一絕緣層22上方，以導致如第8圖所示的配置。
在形成第一介電層40後，如第9圖所示，在第一介電層40及第二介電層44上方形成具有通過第一介電層40之在第一鰭片14與閘極電極結構32之間定義的潛在擊穿路徑的閘極電極結構32。儘管並未顯示在第9圖中，但可形成額外閘極電極結構以產生如第2圖所示的陣列。在如第1圖所示之實施例中， 閘極電極結構32依據習知FinFET技術而在暴露鰭片部分26之三個側面上包覆暴露鰭片部分26。具體而言，閘極電極結構32係設置在將第一鰭片14與閘極電極結構32絕緣的第一介電層40及第二介電層44上方。
現在將參照第10圖描述電晶體設備210之另一實施例。在此實施例中，顯示第1圖之實施例的電晶體設備210之替代配置，其包括用於第一介電層240及用於半導體材料之摻雜區域252的不同配置。電晶體設備210之所有留存結構係與用於如上所述的第1圖實施例相同。在如第10圖所示之此實施例中，第二介電層244上方不具有第一介電層240。具體而言，第1圖之實施例中的第一介電層40與第二介電層244重疊，而第10圖之實施例中的第一介電層240不與第二介電層244重疊。雖然第二介電層244上方之第一介電層240的存在可對第1圖之實施例中的第二介電層244提供額外的絕緣特性，但第二介電層244上方沒有第一介電層240並不實質性影響電晶體設備210之操作。在第10圖之實施例中，第二介電層244上方沒有第一介電層240主要係藉由如下所進一步詳細描述製成本實施例之電晶體設備210之方法的結果。
如上面提到的，在第10圖之實施例中，用於半導體材料之摻雜區域252的配置係不同於第1圖之實施例的配置。具體而言，半導體材料之摻雜區域252係設置在第一絕緣層22之暴露表面80的平面下方之第一鰭片14之埋入鰭片部分24中。在此實施例中，半導體材料之摻雜區域252係在第一鰭片14之長度方向不間斷地從閘極絕緣結構34之一側延伸至閘極絕緣結構34 之另一側，且由於對各個電晶體72而言不須要單獨之連接源極區域60，所以在埋入鰭片部分24中之半導體材料的摻雜區域252可有助於提供減小電晶體72之尺寸大小的機會。更確切地說，位元線連接部56係與半導體材料之摻雜區域252電性互通以形成用於第一鰭片14的連接源極區域60。因此，位元線連接部56係對於沿第一鰭片14形成之所有電晶體72的單一位置處有效提供電流，其中在各個電晶體72之第一介電層240正下方的半導體材料之摻雜區域252作用為源極區域且在此實施例中不具有汲極區域。應理解的是，如第1圖所示之閘極絕緣結構34的配置亦可應用於如第10圖所示之在埋入鰭片部分24中的半導體之摻雜區域252的配置。在此實施例中，由於半導體材料之摻雜區域252的位置係位於埋入鰭片部分24中，故具有第二介電層244之第一鰭片14的側壁可作為抗熔絲配置內之選擇閘極。為了說明，第二介電層244係以類似習知1T型單元的方式作為選擇電晶體之閘極絕緣體。一旦施加編程電壓，第一鰭片14的側壁作為選擇閘極以使反轉層形成，並連接至發生介電擊穿的第一介電層240。這對於讀取0或1是相同的，其中形成反轉層而連接到作用為電容器或電阻器的第一介電層240，這取決於是否發生介質擊穿。
請參照第12至16圖，現在將描述形成第10圖之電晶體設備210之方法的實施例。在這個如第11圖所示的實施例中，首先提供預計形成第一鰭片14之半導體基板12。第一絕緣材料21係沉積在整個半導體基板12上方，接著以將要形成在半導體基板12上之鰭片的配置而使第一絕緣材料21圖案化有凹部82。
請參照第12圖，在第一絕緣材料21內之該等凹部中形成第一鰭片14及任何額外鰭片。具體而言，首先形成半導體材料之摻雜區域252，接著沉積將變成暴露鰭片部分26之半導體材料，其中暴露鰭片部分26係未摻雜或以p型摻雜物摻雜，接著在暴露鰭片部分26上方形成第一介電層240。其後，在第一介電層240上方形成硬遮罩78。
請參照第13圖，第一絕緣材料係蝕刻成厚度小於第一鰭片14之高度以形成第一絕緣層22，而第一鰭片14延伸通過並突出於第一絕緣層22以設置嵌埋於第一絕緣層22內的埋入鰭片部分24及突出於第一絕緣層22的暴露鰭片部分26。在這個實施例中，第一絕緣材料可蝕刻至第一鰭片14之半導體材料的摻雜區域252的深度，以形成第一絕緣層22。
請參照第14圖，在蝕刻第一絕緣層後，於第一鰭片14之側壁上方形成第二介電層244。具體而言，第二介電層244之介電材料可沉積在第一絕緣層及第一鰭片14上方，而該沉積包含沉積在第一鰭片14上方之硬遮罩78的上方，接著以如上所述的相同方法將沉積在水平表面之第二介電層244的介電材料蝕刻。由於第一介電層240形成在本實施例的第二介電層244形成之前，故第一介電層240和第二介電層244之間不存在重疊。
視需要地，雖然沒有顯示，但偽閘極可形成在硬遮罩78、第二介電層44及第一絕緣層22的上方。偽閘極可由多晶矽或非晶矽形成，其允許習知前段製程之邏輯FinFET處理及位元線/井接線端形成並同時屏蔽閘極電極結構32將要形成的位置。或者，可理解的是，本文所述的方法可通過閘極優先之技術而導 入，其中閘極電極結構32係在前段製程之邏輯FinFET處理及位元線/井接線端形成之前形成，在這種情況下，不形成偽閘極。
在如第15圖所示之實施例中，硬遮罩78係例如藉由使用適當之蝕刻劑的蝕刻而從第一鰭片14及任何額外鰭片上方去除，並且閘極電極結構32係形成在第一介電層240、第二介電層244及通過第一介電層240之在第一鰭片14與閘極電極結構32之間所定義的潛在擊穿路徑的上方。在如第15圖所示之實施例中，閘極電極結構32依習知FinFET技術及如上所述地包覆在暴露鰭片部分26之三側邊上。
目前將參照第16圖描述電晶體設備110的另一實施例。在這個實施例中，顯示第1及10圖之實施例的電晶體設備110的另一種配置，其包括用於第一介電層140及第二介電層144之不同的相關配置。電晶體設備110之所有留存結構可與用於第1及10圖之如上所述的實施例相同。在如第16圖所示的本實施例中，第一鰭片14之第一表面142(其上方設置有第一介電層140)係第一鰭片14之側壁，而第二介電層144係設置在第一鰭片14的頂表面146上方作為第二表面146。在這方面，第一介電層140及第二介電層144的相對位置是與第1及10圖之實施例對換。在本實施例中，潛在的擊穿路徑仍然定義為通過第一介電層140，但係位於第一鰭片14之側邊處。在本實施例中更進一步而言，潛在的擊穿路徑可位於第一鰭片14之相對側邊上。具體而言，在本實施例中，亦包含有擊穿介電材料的第三介電層86在平行於第一鰭片14之第一表面142的第一鰭片14之相對側邊上覆蓋於第一鰭片14之第三表面88上，以提供通過第三介電層86之在第一鰭 片14與閘極電極結構32之間所定義的另一潛在擊穿路徑。
雖然已在本發明之先前實施方式中提出至少一個示例性實施例，但應可以理解到存在大量的變化。亦應理解的是，示例性實施例或複數個示例性實施例僅作為範例，且其並非傾向在任何方式上作為本發明之範疇、應用性或配置的限制。相反地，先前實施方式將對那些本技術領域中具有通常知識者提供用於實行本發明之示例性實施例的方便藍圖。將瞭解的是，可在示例性實施例所述之元件的功能或安排中作出各種變化而不悖離如所附申請專利範圍闡述之本發明的範疇。
10‧‧‧電晶體設備
12‧‧‧半導體基板
14‧‧‧第一鰭片
16‧‧‧第二鰭片
22‧‧‧第一絕緣層
24‧‧‧埋入鰭片部分
26‧‧‧暴露鰭片部分
28‧‧‧第二埋入鰭片部分
30‧‧‧第二暴露鰭片部分
32‧‧‧閘極電極結構
34‧‧‧閘極絕緣結構
36‧‧‧側壁間隔件
38‧‧‧額外的閘極絕緣結構
40‧‧‧第一介電層
42‧‧‧第一表面
44‧‧‧第二介電層
46‧‧‧第二表面
48‧‧‧另一部分
50‧‧‧第三表面
52‧‧‧摻雜區域
56‧‧‧位元線連接部
58‧‧‧位元線
60‧‧‧源極區域
70‧‧‧汲極區域
72‧‧‧電晶體

Claims (20)

  1. 一種具有抗熔絲配置之電晶體設備，該電晶體設備包括：半導體基板，包括第一鰭片；第一絕緣層，覆蓋於該半導體基板上並具有小於該第一鰭片之高度的厚度，其中，該第一鰭片延伸通過並突出於該第一絕緣層，以提供嵌設於該第一絕緣層內的埋入鰭片部分及突出於該第一絕緣層的暴露鰭片部分；閘極電極結構，覆蓋於該第一鰭片之該暴露鰭片部分上；以及閘極絕緣結構，設置在該第一鰭片與該閘極電極結構之間，其中，該閘極絕緣結構包括包含有覆蓋於該第一鰭片之第一表面上之擊穿介電材料的第一介電層及不同於該第一介電層且覆蓋於該第一鰭片之第二表面上的第二介電層，以及其中，潛在擊穿路徑係定義為通過該第一介電層之在該第一鰭片與該閘極電極結構之間。
  2. 如申請專利範圍第1項所述之電晶體設備，其中，該第一介電層係設置成橫跨該第二介電層。
  3. 如申請專利範圍第2項所述之電晶體設備，其中，該第一介電層係至少部分覆蓋於該第二介電層上。
  4. 如申請專利範圍第2項所述之電晶體設備，其中，該第一介電層係不存在於該第二介電層上方。
  5. 如申請專利範圍第1項所述之電晶體設備，其中，該第二介電層阻止擊穿路徑形成。
  6. 如申請專利範圍第1項所述之電晶體設備，其中，該第二介電 層不具有通過該第一介電層之在該第一鰭片與該閘極電極結構之間所定義的該潛在擊穿路徑。
  7. 如申請專利範圍第1項所述之電晶體設備，其中，該第一介電層係比該二介電層薄，以提供通過該第一介電層之在該第一鰭片與該閘極電極結構之間所定義的該潛在擊穿路徑。
  8. 如申請專利範圍第1項所述之電晶體設備，還包括第二鰭片，係平行延伸於該第一鰭片且具有第二暴露鰭片部分，其中，該閘極電極結構還覆蓋於該第二暴露鰭片部分上。
  9. 如申請專利範圍第1項所述之電晶體設備，其中，該第一鰭片包含鄰近該閘極絕緣結構之該暴露鰭片部分中半導體材料的摻雜區域。
  10. 如申請專利範圍第9項所述之電晶體設備，其中，該半導體材料之該摻雜區域係藉由沿著從該閘極絕緣結構一側至該閘極絕緣結構另一側的該第一鰭片的長度之該第一鰭片的不變半導體材料而中斷。
  11. 如申請專利範圍第10項所述之電晶體設備，還包括位元線連接部，係與該暴露鰭片部分中之該半導體材料的該摻雜區域電性互通，以形成連接源極區域，其中，該半導體材料之該摻雜區域的汲極區域係為浮接。
  12. 如申請專利範圍第1項所述之電晶體設備，其中，該第一鰭片包含在該埋入鰭片部分中之半導體材料的摻雜區域，而該第一鰭片之不變半導體材料係設置在該半導體材料的該摻雜區域與該閘極電極結構之間。
  13. 如申請專利範圍第12項所述之電晶體設備，其中，該半導體 材料的摻雜區域係沿著從該閘極絕緣結構之一側至該閘極絕緣結構之另一側的該第一鰭片的長度而不中斷地延伸。
  14. 如申請專利範圍第12項所述之電晶體設備，還包括位元線連接部，係與該半導體材料之該摻雜區域電性互通，以形成用於該第一鰭片的連接源極區域。
  15. 如申請專利範圍第1項所述之電晶體設備，其中，至少一個額外閘極電極結構係覆蓋於該第一鰭片之該暴露鰭片部分上，以及其中，覆蓋於該第一鰭片上之所有閘極電極結構係通過溝槽隔離結構分離。
  16. 如申請專利範圍第1項所述之電晶體設備，其中，該第一鰭片之該第一表面係進一步定義為該第一鰭片之側壁，以及其中，包含擊穿介電材料之第三介電層係覆蓋於該第一鰭片之相對側邊上的該第一鰭片之第三表面上並平行於該第一鰭片之該第一表面，以提供通過該第三介電層之在該第一鰭片與該閘極電極結構之間所定義的另一潛在擊穿路徑。
  17. 一種具有抗熔絲配置之電晶體設備，該電晶體設備包括：半導體基板，包括第一鰭片及第二鰭片；第一絕緣層，覆蓋於該半導體基板上並具有小於該第一鰭片及該第二鰭片之高度的厚度，其中，該第一鰭片及該第二鰭片延伸通過並突出於該第一絕緣層，以提供嵌設於該第一絕緣層內的埋入鰭片部分及突出於該第一絕緣層的暴露鰭片部分；閘極電極結構，覆蓋於該第一鰭片及該第二鰭片之該暴露鰭片部分上；以及閘極絕緣結構，設置在該第一鰭片與該閘極電極結構之間 以及在該第二鰭片與該閘極電極結構之間，其中，該閘極絕緣結構包括包含有覆蓋於各該鰭片之第一側上之擊穿介電材料的第一介電層及不同於該第一介電層且覆蓋於各該鰭片之第二側上的第二介電層，以及其中，該第一介電層係比該第二介電層薄，以提供通過該第一介電層之在各該鰭片與該閘極電極結構之間的潛在擊穿路徑，而該第二介電層係不具有定義為通過該第一介電層之在各該鰭片與該閘極電極結構之間的該潛在擊穿路徑。
  18. 一種形成具有抗熔絲配置之電晶體設備的方法，該方法包括：提供包括第一鰭片之半導體基板；沉積覆蓋於該半導體基板上之第一絕緣材料；蝕刻該第一絕緣材料以形成具有厚度小於該第一鰭片之高度的第一絕緣層，而該第一鰭片係延伸通過並突出於該第一絕緣層，以提供嵌設於該第一絕緣層內的埋入鰭片部分及突出於該第一絕緣層的暴露鰭片部分；於該第一鰭片之第一表面上方形成包含擊穿介電材料的第一介電層；於該第一鰭片之第二表面上方形成第二介電層，其中，該第二介電層係不同於該第一介電層；以及於該第一介電層及該第二介電層上方形成閘極電極結構，而通過該第一介電層之在該第一鰭片與該閘極電極結構之間係定義為潛在擊穿路徑。
  19. 如申請專利範圍第18項所述之方法，其中，形成該第一介電層包含在蝕刻該第一絕緣材料後，於該第一鰭片之該第一表面 上方形成該第一介電層。
  20. 如申請專利範圍第18項所述之方法，其中，形成該第一介電層包含在蝕刻該第一絕緣材料前，於該第一鰭片之該第一表面上方形成該第一介電層。
TW103104218A 2013-05-21 2014-02-10 具有抗熔絲配置之電晶體設備及其形成方法 TWI531043B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/899,150 US9431497B2 (en) 2013-05-21 2013-05-21 Transistor devices having an anti-fuse configuration and methods of forming the same

Publications (2)

Publication Number Publication Date
TW201445694A true TW201445694A (zh) 2014-12-01
TWI531043B TWI531043B (zh) 2016-04-21

Family

ID=51934833

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103104218A TWI531043B (zh) 2013-05-21 2014-02-10 具有抗熔絲配置之電晶體設備及其形成方法

Country Status (3)

Country Link
US (1) US9431497B2 (zh)
CN (1) CN104183643B (zh)
TW (1) TWI531043B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10236220B1 (en) 2017-08-31 2019-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9159734B2 (en) 2011-10-18 2015-10-13 Intel Corporation Antifuse element utilizing non-planar topology
KR101998666B1 (ko) * 2013-06-25 2019-10-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150008524A1 (en) * 2013-07-02 2015-01-08 United Microelectronics Corp. Integrated circuit device structure and fabrication method thereof
KR102109793B1 (ko) 2013-11-04 2020-05-13 삼성전자주식회사 반도체 소자
KR102173038B1 (ko) * 2013-11-26 2020-11-02 에스케이하이닉스 주식회사 반도체 소자의 안티퓨즈 어레이 및 그 동작 방법
KR20150087540A (ko) * 2014-01-22 2015-07-30 에스케이하이닉스 주식회사 안티 퓨즈 어레이 구조
US9214557B2 (en) * 2014-02-06 2015-12-15 Globalfoundries Singapore Pte. Ltd. Device with isolation buffer
KR102150869B1 (ko) * 2014-04-03 2020-09-02 삼성전자 주식회사 퓨즈 구조체 및 이를 포함하는 반도체 장치
US9842944B2 (en) 2014-07-14 2017-12-12 Intel Corporation Solid-source diffused junction for fin-based electronics
US9627529B1 (en) 2015-05-21 2017-04-18 Altera Corporation Well-tap structures for analog matching transistor arrays
CN106653729A (zh) * 2015-11-02 2017-05-10 中国科学院微电子研究所 一种反熔丝结构及其制造方法
CN106653737B (zh) * 2015-11-02 2019-10-15 中国科学院微电子研究所 一种反熔丝结构及其制造方法
US10014066B2 (en) * 2015-11-30 2018-07-03 Taiwan Semiconductor Manufacturing Company, Ltd. Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness
US10008507B2 (en) 2016-04-14 2018-06-26 International Business Machines Corporation Metal FinFET anti-fuse
US9589970B1 (en) * 2016-08-02 2017-03-07 United Microelectronics Corp. Antifuse one-time programmable memory
US9917090B1 (en) * 2016-08-22 2018-03-13 International Business Machines Corporation Vertical antifuse structures
US10229919B2 (en) * 2016-08-25 2019-03-12 International Business Machines Corporation Vertical field effect transistor including integrated antifuse
CN107785420B (zh) * 2016-08-29 2020-05-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
US9831254B1 (en) 2016-09-22 2017-11-28 International Business Machines Corporation Multiple breakdown point low resistance anti-fuse structure
US9953990B1 (en) * 2017-08-01 2018-04-24 Synopsys, Inc. One-time programmable memory using rupturing of gate insulation
KR102414944B1 (ko) * 2017-09-18 2022-06-29 에스케이하이닉스 주식회사 반도체 장치의 안티-퓨즈
US10340364B2 (en) * 2017-11-14 2019-07-02 International Business Machines Corporation H-shaped VFET with increased current drivability
US10892222B1 (en) * 2019-09-04 2021-01-12 Globalfoundries Inc. Anti-fuse for an integrated circuit (IC) product and method of making such an anti-fuse for an IC product
US10957701B1 (en) * 2019-11-11 2021-03-23 Globalfoundries U.S. Inc. Fin-based anti-fuse device for integrated circuit (IC) products, methods of making such an anti-fuse device and IC products comprising such an anti-fuse device
CN115377058A (zh) * 2021-05-20 2022-11-22 长鑫存储技术有限公司 熔丝结构及其制作方法
CN117334665A (zh) * 2022-06-24 2024-01-02 长鑫存储技术有限公司 半导体结构及其制造方法、存储器及其操作方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7087499B2 (en) 2002-12-20 2006-08-08 International Business Machines Corporation Integrated antifuse structure for FINFET and CMOS devices
US7115947B2 (en) * 2004-03-18 2006-10-03 International Business Machines Corporation Multiple dielectric finfet structure and method
KR100707200B1 (ko) * 2005-07-22 2007-04-13 삼성전자주식회사 핀-타입 채널 영역을 갖는 비휘발성 메모리 소자 및 그제조 방법
JP2009212348A (ja) * 2008-03-05 2009-09-17 Elpida Memory Inc 電気フューズ素子及び半導体装置、並びにそれらの製造方法
JP2010258124A (ja) * 2009-04-23 2010-11-11 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
US8030736B2 (en) 2009-08-10 2011-10-04 International Business Machines Corporation Fin anti-fuse with reduced programming voltage
US8785286B2 (en) * 2010-02-09 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Techniques for FinFET doping
US8633536B2 (en) * 2011-07-21 2014-01-21 Taiwan Semiconductor Manufacturing Company, Ltd. Gate dielectric of semiconductor device

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10236220B1 (en) 2017-08-31 2019-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
TWI662602B (zh) * 2017-08-31 2019-06-11 台灣積體電路製造股份有限公司 半導體裝置及其形成方法
US10665513B2 (en) 2017-08-31 2020-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method

Also Published As

Publication number Publication date
US20140346603A1 (en) 2014-11-27
CN104183643B (zh) 2018-04-27
US9431497B2 (en) 2016-08-30
CN104183643A (zh) 2014-12-03
TWI531043B (zh) 2016-04-21

Similar Documents

Publication Publication Date Title
TWI531043B (zh) 具有抗熔絲配置之電晶體設備及其形成方法
TWI578446B (zh) 含有並行形成的低及高電壓邏輯裝置的非揮發性記憶體陣列
JP5006525B2 (ja) 電界効果トランジスタを備える半導体素子及びその製造方法
TWI573274B (zh) 半導體結構及其製造方法
TW201727878A (zh) 具有金屬閘極之分離閘非揮發性快閃記憶體單元及其製造方法
TW201715732A (zh) 藉由調變源極/汲極間距離而提升輸入/ 輸出之半導體裝置
US10347628B2 (en) Simultaneously fabricating a high voltage transistor and a FinFET
KR20160018921A (ko) 반도체 메모리 장치 및 그 제조 방법
TW201810533A (zh) 半導體裝置之製造方法
JP5278320B2 (ja) 半導体装置及びその製造方法
US10680000B2 (en) Vertical field effect transistor including integrated antifuse
JP6629142B2 (ja) 半導体装置およびその製造方法
JP7016177B2 (ja) 半導体装置
JP2007036187A (ja) 一対のチャンネル領域に対応する単一ゲート電極を有する半導体素子及びランダムアクセスメモリ
TW201637209A (zh) 半導體裝置
JP2012160749A (ja) 電界効果トランジスタを備える半導体素子及びその製造方法
JP2010003916A (ja) 半導体装置及びその製造方法
US9673106B2 (en) Semiconductor devices and methods of manufacturing the same
JP2019186351A (ja) 半導体装置の製造方法
US8921919B2 (en) Semiconductor device and semiconductor device manufacturing method
US8878253B2 (en) Semiconductor devices
TWI771046B (zh) 半導體元件的製備方法
US9502257B2 (en) Non-volatile memory device having asymmetrical control gates surrounding a floating gate and manufacturing method thereof
US9882033B2 (en) Method of manufacturing a non-volatile memory cell and array having a trapping charge layer in a trench
US9006812B2 (en) Nonvolatile semiconductor memory device and method for manufacturing the same