JPH07135325A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH07135325A JPH07135325A JP6195669A JP19566994A JPH07135325A JP H07135325 A JPH07135325 A JP H07135325A JP 6195669 A JP6195669 A JP 6195669A JP 19566994 A JP19566994 A JP 19566994A JP H07135325 A JPH07135325 A JP H07135325A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- channel member
- film
- control electrode
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 222
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 80
- 239000000758 substrate Substances 0.000 claims abstract description 128
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 103
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 103
- 238000000034 method Methods 0.000 claims abstract description 91
- 238000005530 etching Methods 0.000 claims abstract description 50
- 239000010408 film Substances 0.000 claims description 495
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 70
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 70
- 239000010409 thin film Substances 0.000 claims description 42
- 239000011800 void material Substances 0.000 claims description 35
- 238000005229 chemical vapour deposition Methods 0.000 claims description 21
- 239000012535 impurity Substances 0.000 claims description 7
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 243
- 229910052710 silicon Inorganic materials 0.000 abstract description 241
- 239000010703 silicon Substances 0.000 abstract description 241
- 230000010354 integration Effects 0.000 abstract description 11
- 239000013078 crystal Substances 0.000 abstract description 9
- 239000000463 material Substances 0.000 abstract description 5
- 238000010030 laminating Methods 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 34
- 229920005591 polysilicon Polymers 0.000 description 33
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 20
- 238000010586 diagram Methods 0.000 description 19
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 17
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 16
- 238000007665 sagging Methods 0.000 description 15
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 238000001459 lithography Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- 230000007547 defect Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- -1 arsenic ions Chemical class 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000003628 erosive effect Effects 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000006837 decompression Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
- H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Weting (AREA)
Abstract
える半導体装置において、GAAトランジスタの多層化
と構造の微細化により、半導体装置の集積度を高めるこ
と、及びそのための製造方法を得る。 【構成】 半導体基板1上の第1のシリコン酸化膜2
に、異方性エッチングにより開口部4を形成した後、そ
こにダミー部材を埋め込み、それに重ねてトランジスタ
のチャネルシリコン膜3を薄膜形成法により形成する。
そしてダミー部材を除去した後に、開口部4の空隙を利
用して、チャネルシリコン膜3を覆うように形成されて
その両側にチャネルをつくるゲート電極6を形成するこ
とにより製造する。 【効果】 チャネルシリコン膜3をポリシリコンで構成
し、シリコン単結晶で構成しないので多層化できる。ま
た、開口部4を異方性エッチングにより設けるので微細
な構造とすることができる。
Description
成される半導体装置及びその製造方法に関するものであ
る。
tron Devices Meeting) Technical Digest p.595に示さ
れた、GAA(Gate All Around)タイプの薄膜トランジ
スタを備える半導体装置の構成及びその製造方法を示す
図である。図31において、1はシリコン基板、2はシ
リコン基板1の上に形成され、トランジスタの電極を形
成するための下地としての絶縁膜である第1のシリコン
酸化膜、3はトランジスタの出力電極を形成するための
シリコン単結晶からなるチャネルシリコン膜である。同
図のシリコン基板1、第1のシリコン酸化膜2及びチャ
ネルシリコン膜3はSIMOX(Separation by IMplan
ted OXygen)と呼ばれる製造方法によって形成される。
SIMOXは、シリコン基板1中に酸素を高濃度イオン
注入し、酸化膜を形成することによりシリコン基板1と
チャネルシリコン膜3とを分離する方式である。
れ、後述するように、ゲート電極6によりチャネルシリ
コン膜3を同図の上下方向(図31(b)におけるq、
q’方向)から挟みこむように覆うための開口部(穴)
である。ゲート電極6をこのように形成する点が、この
GAAトランジスタの特徴的な部分である。5は、チャ
ネルシリコン膜3とゲート電極6とを絶縁するためのゲ
ート絶縁膜である第2のシリコン酸化膜、6はポリシリ
コン膜により形成されるゲート電極である。
明するための図であり、図31(c)に示すA−A’線矢
視断面(図31(a)及び(b)においても同様)を示してお
り、図32(b)は図31(a)の断面を、図32(c)は図3
1(b)の断面を、図32(e)は図31(c)の断面をそれぞ
れ示している。図33は、図31(c)のB−B’線矢視
断面を示す図である。
には、トランジスタがオンしたときの電流が大きいとい
う特徴がある。GAAトランジスタにおいて、図31
(c)、図32(e)及び図33に示すようにチャネルシリコ
ン膜3の両側(図31(b)、図32(e)、図33における
q、q’方向)から挟み込むように、その上下にゲート
電極6が形成されている。そして、ゲート電極6のバイ
アスによってチャネルシリコン膜3にチャネルが形成さ
れ、電流が流れるのであるから、図31(c)、図32
(e)、図33の構造においては、チャネルシリコン膜3
のq、q’方向の上下いずれの界面においてもチャネル
が形成されることになる。したがって、トランジスタが
オンした時の電流が、ゲート電極が片側しかない従来の
トランジスタの場合に比べ、少なくとも2倍になる。さ
らに、チャネルシリコン膜3が薄い場合は、チャネルシ
リコン膜3全体にチャネルが形成され、より多くの電流
が流れる。
する。まず、SIMOXウエハの表面シリコン膜21を
選択的にエッチングして所望のパターンを得(図32
(a))、そして、写真製版技術(リソグラフィー)によ
り所定のパターンのチャネルシリコン膜3を形成する
(図31(a)、図32(b))。次にGAAトランジスタの
チャネルシリコン膜3におけるチャネルが形成される部
分の下部の第1のシリコン酸化膜2を、ウエットエッチ
ングにより除去して開口部4を設ける。この開口部4に
より、チャネルシリコン膜3のチャネルが形成される部
分は、A−A’線矢視断面において空中に浮いたブリッ
ジ状になる(図31(b)、図32(c))。
第2のシリコン酸化膜5を形成する(図32(d))。こ
のとき、第2のシリコン酸化膜5をCVD(Chemical Va
por Deposition)法で形成するので、チャネルシリコン
膜3の周囲を覆うように第2のシリコン酸化膜5が形成
される。そして、ゲート電極6となるポリシリコン膜
を、第2のシリコン酸化膜5上に堆積し、写真製版技術
により所定のパターンにパターニングする。これによ
り、チャネルが形成されるチャネルシリコン膜3の上下
両側にゲート電極6を備え、チャネルシリコン膜3の上
下両側にチャネルが形成されるGAAトランジスタが完
成する(図31(c)、図32(e))。
ランジスタの別の断面図(B−B’面)を示す。図33
から分かるように、ゲート電極6は、上方からエッチン
グされるので、チャネルシリコン膜3の下に形成された
ゲート電極6bは、パターニングの際にエッチングされ
ずに残る。したがって、チャネルシリコン膜3の上のゲ
ート電極6aより長くなる。
装置及びその製造方法は、SIMOXを用いて製造及び
構成していた。これは、チャネルに電流が多く流れるよ
うに、チャネルシリコン膜3をシリコン単結晶により構
成するためである。ところが、このように形成されたG
AAトランジスタの上に、さらに重ねてシリコン単結晶
を形成することはできないから、せいぜい一層のGAA
トランジスタを形成できるのみで、多層に形成すること
はできず、集積度の向上は困難であった。
て、まず単結晶シリコン膜21からチャネルシリコン膜
3を形成し、しかる後に、その薄膜トランジスタを構成
する開口部4を形成する。したがって、開口部4を形成
するためのエッチングにドライエッチングを用いること
ができず(チャネルシリコン膜3に隠れた部分の第1の
シリコン酸化膜2の除去困難)、フッ酸等の液体を用い
た湿式エッチング(ウエットエッチング)を用いてい
た。ところが、湿式エッチングは、全ての方向を平等に
エッチングする等方性エッチングであるため、第1のシ
リコン酸化膜2をシリコン基板1の方向(図32(c)に
おけるq方向)にエッチングするのみならず、シリコン
基板1に対し平行な方向(図32(c)におけるp方向。
p方向とq方向とは直交する)にもエッチングがなされ
る。したがって、リソグラフィー工程において設けられ
たレジスト膜のパターンよりも、p方向に多少大きな開
口部4が形成されることになる。よって、微細パターン
に基づく開口部4を設けるのは困難で、GAAトランジ
スタの集積度の向上は困難であった。
るためになされたもので、チャネルが形成される部分の
構造を微細にできて、集積度が高くできる薄膜トランジ
スタの構造及びその製造方法を得ることを目的としてい
る。
置は、絶縁膜が形成された半導体基板との間に空間部を
設けて形成されたチャネル部材と、上記チャネル部材を
覆うように形成され、上記チャネル部材の両面にチャネ
ルを生じさせる制御電極とをもつトランジスタを備えた
半導体装置において、上記チャネル部材を多結晶半導体
で構成したものである。
基板と上記チャネル部材との間に上記チャネル部材を支
持する支持部材をチャネルの電流の流れを妨げないよう
に設けたものである。
ル部材に形成されるチャネルの長さを、上記チャネル部
材が上記半導体基板に接触しないように、上記チャネル
部材の厚みに対応して短くしたものである。
ル部材に形成されるチャネルの長さを、上記チャネル部
材が上記半導体基板に接触しないように、上記半導体基
板と上記チャネル部材との間隔に対応して短くしたもの
である。
極を、上記チャネル部材をそれぞれ異なる部分で覆う複
数の制御電極部から構成したものである。
ル部材を、上記制御電極のそれぞれ異なる部分により覆
われる複数のチャネル部から構成したものである。
ンジスタを備える半導体装置において、上記複数のトラ
ンジスタのチャネル部材の幅を、それぞれ概略同じにし
たものである。
成された半導体基板と、上記半導体基板に設けられた開
口部と、上記開口部をまたぐように形成されたチャネル
部材と、上記チャネル部材を覆うように上記開口部に形
成され、上記チャネル部材の両面にチャネルを生じさせ
る制御電極とをもつトランジスタを備えた半導体装置に
おいて、上記チャネル部材を多結晶半導体で構成したも
のである。
を、異方性エッチングにより形成し、レジストの開口限
界以内の大きさとしたものである。
形成された半導体基板との間に空間部を設けて形成され
たチャネル部材と、上記チャネル部材を覆うように形成
され、上記チャネル部材の両面にチャネルを生じさせる
制御電極とをもつトランジスタを備えた半導体装置にお
いて、上記チャネル部材を多結晶半導体で構成するとと
もに、上記チャネル部材を湾曲させて形成し、上記半導
体基板との間に空間部を有するブリッジ状に構成したも
のである。
ネル部材の湾曲部に、上記半導体基板と上記チャネル部
材との間隔を保持する保持部材を設けたものである。
形成された半導体基板との間に空間部を設けて形成され
た制御電極と、上記制御電極を覆うように薄膜形成法に
より形成され、上記制御電極により複数のチャネルを生
じるチャネル部材とをもつトランジスタを備えたもので
ある。
体基板と上記制御電極との間隔を、上記チャネル部材の
厚みより大きく、かつ、形成時に隙間が生じない間隔と
したものである。
形成された半導体基板上に設けられた第1の制御電極
と、上記第1の制御電極上に空間部を設けて形成された
第2の制御電極と、上記第2の制御電極を覆うように、
薄膜形成法により形成されたチャネル部材とを備え、上
記第1の制御電極及び上記第2の制御電極が上記空間部
の上記チャネル部材の両面にチャネルを生じさせるとと
もに、上記第2の制御電極がこの制御電極上の上記チャ
ネル部材にチャネルを生じさせる構成としたトランジス
タを備えたものである。
形成された半導体基板上に、複数の制御電極と複数のチ
ャネル部材とが交互に重ねられて構成され、上記複数の
制御電極が、これら制御電極間に挟まれる上記チャネル
部材の両面に、それぞれチャネルを生じさせる構成とし
たトランジスタを備えたものである。
は、半導体基板上に形成された絶縁膜に、異方性エッチ
ングにより開口部を形成する第1の工程と、上記開口部
にダミー部材を埋め込む第2の工程と、上記絶縁膜及び
上記ダミー部材に重ねてチャネル部材を薄膜形成法によ
り形成する第3の工程と、上記ダミー部材を除去し、上
記開口部に空隙を設ける第4の工程と、上記チャネル部
材の両側にチャネルを生じさせるトランジスタの制御電
極としての薄膜を、上記チャネル部材を覆うように上記
チャネル部材上及び上記空隙に形成する第5の工程とを
備えたものである。
は、半導体基板上に形成された絶縁膜上に、ダミーパタ
ーンを形成する第1の工程と、上記絶縁膜及び上記ダミ
ーパターンに重ねてチャネル部材を薄膜形成法により形
成する第2の工程と、上記ダミーパターンを除去し、上
記チャネル部材と上記絶縁膜との間に空隙を設ける第3
の工程と、上記チャネル部材の両側にチャネルを生じさ
せるトランジスタの制御電極としての薄膜を、上記チャ
ネル部材を覆うように上記チャネル部材上及び上記空隙
に形成する第4の工程とを備えたものである。
は、上記ダミー部材又は上記ダミーパターンを除去して
空隙を設けた後に、上記チャネル部材に対して熱処理を
行い表面に酸化膜を形成する工程を備えるものである。
は、上記開口部にダミー部材を埋め込んだ後に、又は上
記半導体基板の絶縁膜上にダミーパターンを形成した後
に、上記ダミー部材又は上記ダミーパターン上に酸化膜
を形成する工程を備えるものである。
は、上記開口部に埋め込むダミー部材、又は上記半導体
基板上に形成された絶縁膜上に形成するダミーパターン
を、シリコン窒化膜としプラズマCVD法により形成す
るものである。
は、半導体基板上に形成された絶縁膜を、シリコン窒化
膜としCVD法により形成するとともに、上記開口部に
埋め込むダミー部材、又は上記半導体基板上に形成され
た絶縁膜上に形成するダミーパターンを、シリコン酸化
膜としCVD法により形成するものである。
は、上記開口部に埋め込むダミー部材、又は上記半導体
基板上に形成された絶縁膜上に形成するダミーパターン
を、不純物を含むシリコン酸化膜としCVD法により形
成するものである。
は、半導体基板上に形成された絶縁膜上に、第1の制御
電極を形成する第1の工程と、上記第1の制御電極に重
ねてダミーパターンを形成する第2の工程と、上記第1
の制御電極及び上記ダミーパターンに重ねて第2の制御
電極を形成する第3の工程と、上記ダミーパターンを除
去し、上記第1の制御電極と上記第2の制御電極との間
に空隙部を設ける第4の工程と、上記第2の制御電極を
覆うように、チャネル部材を上記第2の制御電極上及び
上記空隙部に形成する第5の工程とを備えたものであ
る。
うように、CVD(Chemical Vapor Depositon)法やスパ
ッタ法等の薄膜形成法により形成された多結晶半導体に
よる制御電極が、上記チャネル部材の両側にチャネルを
生じさせることにより、トランジスタの電流を制御す
る。
記チャネル部材を支持し、半導体基板との接触を防止す
る。
さを上記チャネル部材の厚みに対応して短くすることに
より、半導体基板との接触を防止する。
さを上記半導体基板と上記チャネル部材との間隔に対応
して短くすることにより、半導体基板との接触を防止す
る。
部材をそれぞれ異なる部分で覆う複数の制御電極部から
構成された制御電極がトランジスタの電流を制御する。
のそれぞれ異なる部分により覆われる複数のチャネル部
から構成されたチャネル部材にチャネルが形成される。
ジスタの上記チャネル部材の幅をそれぞれ概略同じにし
たことにより、ダミー部材除去について同じ処理がなさ
れる。
ぐように形成されたチャネル部材を覆うように薄膜形成
法により形成された多結晶半導体による制御電極が、上
記チャネル部材の両側にチャネルを消磁させることによ
り、トランジスタの電流を制御する。
口限界以内の大きさである開口部に制御電極が形成され
る。
に構成されたチャネル部材を覆うように薄膜形成法によ
り形成された多結晶半導体による制御電極が、上記チャ
ネル部材の両側にチャネルを生じさせることにより、ト
ランジスタの電流を制御する。
ル部材の湾曲部に設けられた保持部材が上記チャネル部
材を保持し、半導体基板との接触を防止する。
成された半導体基板との間に空間部を設けて形成された
制御電極が、上記制御電極を覆うように薄膜形成法によ
り形成されたチャネル部材に複数のチャネルを生じさせ
る。
いチャネル部が、ドレイン電流を増加させる。
電極及び上記第1の制御電極上に空間部を設けて形成さ
れた第2の制御電極が、上記空間部の上記チャネル部材
の両面にチャネルを生じさせるとともに上記第2の制御
電極がこの制御電極上の上記チャネル部材にチャネルを
生じさせる。
ネル部材と交互に重ねられて構成された複数の制御電極
が、これら制御電極間に挟まれる上記チャネル部材の両
面にそれぞれチャネルを生じさせる。
が半導体基板上に形成された絶縁膜に、異方性エッチン
グにより開口部を形成し、第2の工程が上記開口部にダ
ミー部材を埋め込み、第3の工程が上記絶縁膜及び上記
ダミー部材に重ねてチャネル部材を薄膜形成法により形
成し、第4の工程が上記ダミー部材を除去し、上記開口
部に空隙を設け、第5の工程が上記チャネル部材の両側
にチャネルを生じさせるトランジスタの制御電極として
の薄膜を、上記チャネル部材を覆うように上記チャネル
部材上及び上記空隙に形成する。
が半導体基板上に形成された絶縁膜上に、ダミーパター
ンを形成し、第2の工程が上記絶縁膜及び上記ダミーパ
ターンに重ねてチャネル部材を薄膜形成法により形成
し、第3の工程が上記ダミーパターンを除去し、上記チ
ャネル部材と上記絶縁膜との間に空隙を設け、第4の工
程が上記チャネル部材の両側にチャネルを生じさせるト
ランジスタの制御電極としての薄膜を、上記チャネル部
材を覆うように上記チャネル部材上及び上記空隙に形成
する。
部材又は上記ダミーパターンを除去して空隙を設けた後
に、上記チャネル部材に対して熱処理を行い表面に酸化
膜を形成する。
にダミー部材を埋め込んだ後に、又は上記半導体基板の
絶縁膜上にダミーパターンを形成した後に、上記ダミー
部材又は上記ダミーパターン上に酸化膜を形成する。
に埋め込むダミー部材、又は上記半導体基板上に形成さ
れた絶縁膜上に形成するダミーパターンを、シリコン窒
化膜としプラズマCVD法により形成する。
上に形成された絶縁膜を、シリコン窒化膜としCVD法
により形成するとともに、上記開口部に埋め込むダミー
部材、又は上記半導体基板上に形成された絶縁膜上に形
成するダミーパターンを、シリコン酸化膜としCVD法
により形成する。
に埋め込むダミー部材、又は上記半導体基板上に形成さ
れた絶縁膜上に形成するダミーパターンを、不純物を含
むシリコン酸化膜としCVD法により形成する。
が半導体基板上に形成された絶縁膜上に、第1の制御電
極を形成し、第2の工程が上記第1の制御電極に重ねて
ダミーパターンを形成し、第3の工程が上記第1の制御
電極及び上記ダミーパターンに重ねて第2の制御電極を
形成し、第4の工程が上記ダミーパターンを除去し、上
記第1の制御電極と上記第2の制御電極との間に空隙部
を設け、第5の工程が上記第2の制御電極を覆うよう
に、チャネル部材を上記第2の制御電極上及び上記空隙
部に形成する。
する。図1及び図2は、この実施例による半導体装置の
構造及びこの半導体装置の製造方法を説明するための図
であり、便宜上、一連の製造工程を図1及び図2の2つ
の図面に分けて示している。すなわち図1(c)に示す工
程と図2(a)に示す工程とは連続している。
板、2はシリコン基板1の上に形成され、トランジスタ
の電極を形成するための下地としての絶縁膜である第1
のシリコン酸化膜、3は、薄膜形成法により形成される
多結晶シリコン(ポリシリコン)からなり、トランジス
タのチャネルを形成するためのチャネルシリコン膜、4
は、ゲート電極6により第1のシリコン酸化膜2に設け
られ、チャネルシリコン膜3を上下から挟むように覆う
ための開口部(穴)である。5はチャネルシリコン膜3
とゲート電極6とを絶縁するための、ゲート絶縁膜であ
る第2のシリコン酸化膜、6はポリシリコン膜により形
成されるゲート電極、8はチャネルシリコン膜3が開口
部4に入り込まないように、開口部4を一時的に埋める
ためのダミー膜であるシリコン窒化膜である。
(d)に示すA−A’線矢視断面図(他の図においても同
様)であり、図3(a)は図1(a)の断面、図3(c)は図1
(b)の断面、図4(a)は図1(c)の断面、図4(b)は図2
(a)の断面、図4(c)は図2(b)の断面、図4(d)は図2
(c)(d)の断面を、それぞれ示す。
にポリシリコンを用いたGAAトランジスタにおいて、
トランジスタがオンしたときの電流が大きいという特徴
があるのは従来例の場合と同じである。すなわち、チャ
ネルシリコン膜3の上下いずれの界面(図4(d)におけ
るq、q’方向の界面)においてもチャネルが形成され
ることにより、トランジスタがオンした時の電流が、片
側しかない従来のトランジスタの場合に比べ、ほぼ2倍
になる。
リコン単結晶により形成した場合と比べ、この実施例の
チャネルシリコン膜3をポリシリコンにより形成した場
合では、トランジスタの構成に大幅に自由度が生じる。
すなわち、従来のGAAトランジスタにおいては、トラ
ンジスタを一層に形成することができるのみであった
が、シリコン単結晶の代わりに用いたポリシリコンによ
りチャネルシリコン膜3を多層に形成することができ、
この実施例のトランジスタの製造方法において、エピタ
キシャル層形成は不要となる。したがって、必要に応じ
て、トランジスタを重ねて何層でも形成することができ
る。
tic Random Access Memory)等についてGAAトランジ
スタを応用する場合、必須の条件となる。
はないから、基板は必ずしもシリコン基板であることを
要しない。したがって、基板を選択する自由度が高くな
り、用途が広がる。例えば、ガラス基板の上に形成する
ことができるから、TFT(Thin Film Transistor)方式
の液晶パネルに対してGAAトランジスタを応用するこ
とが可能になる。
を、後述する工程A〜Cについては図3を、工程D〜H
については図4を主に参照しつつ製造方法を説明する。 工程A シリコン基板1上に、例えば熱酸化法によって所定の厚
み(例えば1000Å程度)をもつシリコン酸化膜を形
成する。そして、写真製版技術により、所定のパターン
のレジストを形成し、異方性ドライエッチング技術(例
えば、反応性イオンエッチング法)を用いてこのシリコ
ン酸化膜を除去し、所定の大きさの開口部4を設ける
(図1(a)、図3(a))。エッチングがされた後の所望の
パターンをもつシリコン酸化膜は第1のシリコン酸化膜
2となる。ここで、異方性ドライエッチング技術を用い
ているので、エッチングはシリコン基板1の方向(図3
(a)におけるq方向)に対して行われ、シリコン基板1
と平行の方向(図3(a)におけるp方法)にエッチング
されることがなく、したがって、開口部4がレジストの
パターンより大きくなることがない。よって、微細な開
口部4を設けることが可能である。
を設ける際に、その部分の第1のシリコン酸化膜2を完
全に除去し、シリコン基板1を露出させてもよいし、露
出させなくてもよい。つまり、開口部4の深さ(図1〜
図4における下方向)が所定の深さ(例えば1000Å
程度の深さ)があればよい。また、開口部4の大きさ
(面積)は、製造しようとしている薄膜トランジスタの
チャネル寸法(LとW)より少し大きな程度であればよ
い。
700〜800℃)をもちいて、シリコン窒化膜8を埋
め込む(図3(b))。これは、チャネルシリコン膜3を
形成する際に、チャネルシリコン膜3が開口部4に落ち
込み、埋まることを防止するためである。ここで、開口
部4に入り込んだシリコン窒化膜8は、後の工程におい
て、第1のシリコン酸化膜2やチャネルシリコン膜3等
の他の部分に影響を与えることなく、除去する必要があ
る。そのために、開口部4に埋め込まれる物質は、ウエ
ットエッチングで選択的に除去できるものでなければな
らない(例えば、シリコン酸化膜やポリシリコンよりも
エッチングされやすい性質をもつこと)。そこで、この
ような条件を満足するものとして、シリコン窒化膜等を
用い、そしてそれを除去するためのウエットエッチング
液として、熱リン酸等を用いる。
に、例えば、図3(b)に示すように開口部4の幅1/2
以上の厚さに、減圧CVD法で堆積させる(例えば、開
口部の幅が0.5μmなら、0.25μm以上の厚
さ)。
エッチング等)を用いて全面のエッチバックを行う。す
なわち、エッチングによりシリコン窒化膜8を除去して
いき、図3(c)のように第1のシリコン酸化膜2が露出
したところでエッチングを停止する。このことにより、
シリコン窒化膜8は開口部4にのみ残り、開口部4は埋
められ、表面は平坦になる(図1(b))。
ンによりチャネルシリコン膜3を形成する。これは、減
圧CVD法等(例えば反応温度400〜700℃)によ
り、不純物を添加しないポリシリコンを所定の厚み(例
えば400Å)堆積し(図3(d))、写真製版技術とエ
ッチング技術により形成する(図1(c)、図4(a))。こ
れが薄膜トランジスタの本体になる。
る。例えば、150〜200℃の熱リン酸中に浸して、
シリコン窒化膜8を除去する。このことにより、第1の
ポリシリコン3の下に空隙10が形成される(図2
(a)、図4(b))。この高さは、開口部4においてシリコ
ン基板1が露出している場合、第1のシリコン酸化膜2
の厚さに等しくなる。
いて、第2のシリコン酸化膜5を所定の厚み(例えば2
00Å)堆積させる。これにより、第1のシリコン酸化
膜2の表面と、チャネルシリコン膜3の周囲と、開口部
4の内部に、第2のシリコン酸化膜5が形成される(図
2(b)、図4(c))。なお、このシリコン酸化膜5を熱酸
化法(例えば反応温度800〜1000℃)により形成
してもよい。
コン酸化膜5上にリンを添加したポリシリコン膜11を
減圧CVD法(例えば反応温度500〜700℃)を用
いて、所定の厚み(例えば1500Å程度)堆積させる
(図2(c))。この減圧CVD法はカバレッジが非常に
優れており、空隙10の内部は、全てこのポリシリコン
膜11により埋め尽くされる。
技術により所定のパターンに形成する(図2(d)、図4
(d))。このようにして、GAAトランジスタのゲート
電極6が形成される。
6に覆われていないチャネルシリコン膜3にヒ素を注入
すると、N型領域になり、薄膜トランジスタの出力電極
であるソース・ドレイン領域が形成される。
の製造方法において、GAAトランジスタのチャネルシ
リコン膜3の下部に設ける開口部4を、チャネルシリコ
ン膜3を形成する前に形成するので、ウエットエッチン
グでなくて、異方性のあるドライエッチングにより形成
でき、微細パターン(例えば、1.0μm程度)の形成
が可能である。
を形成する場合には、このような微細なパターンを形成
することはできない。このことを図5を用いて説明す
る。図5は、開口幅Dであるレジスト31を用いて第1
のシリコン酸化膜2をエッチングし、開口部4を形成す
る場合の断面図である。図5において、フッ酸液により
第1のシリコン酸化膜2を除去する際に、縦方向ととも
に横方向についても距離dだけエッチングされる。この
横方向へのエッチングはサイドエッチングと呼ばれる。
このサイドエッチングにより、シリコン基板1が露出し
てエッチングが終了したとき、レジスト31の開口幅D
よりも2dだけ大きなエッチング開口部32が得られ
る。このようにウエットエッチングにおいてはサイドエ
ッチングが生じるので、開口部はレジスト31の所望の
開口幅Dよりも大きくなる。
得るためには、サイドエッチングによる拡大分(2d)
だけレジスト31の開口を小さくしておけばよい(D’
=D−2d)。しかし、レジストの開口幅には一定の限
界(開口限界)があり、リソグラフィにおける最小抜き
幅より小さくすることができない。言い換えると、第1
のシリコン酸化膜2に開口できる最小幅は、リソグラフ
ィで決まる開口最小幅とサイドエッチングの幅の合計以
下にすることはできない。これに対して、ドライエッチ
ングを用いる場合、サイドエッチングがないので開口最
小幅と同程度のエッチング開口部32が得られる。
ッチングを用いてエッチングすることにより、1μm程
度のレジストの開口限界以内の開口部を設けることが、
初めて可能となる。
ついて説明する。この実施例2は、実施例1の開口部4
を用いることなく、GAAトランジスタを製造するもの
である。図6及び図7は、この実施例による半導体装置
の構造及びこの半導体装置の製造方法を説明するための
図であり、便宜上、一連の製造工程を図6及び図7の2
つの図面に分けて説明している。すなわち、図6(c)に
示す工程と図7(a)に示す工程とは連続している。
ン酸化膜2上に形成され、第1のシリコン酸化膜2とチ
ャネルシリコン膜3との間に空隙10を設けるためのシ
リコン窒化膜である。シリコン基板1、第1のシリコン
酸化膜2、チャネルシリコン膜3、第2のシリコン酸化
膜5、ゲート電極6は、実施例1の場合と同じものであ
り、説明を省略する。
A−A’線矢視断面図であり、図8(a)は図6(a)の断
面、図8(b)は図6(b)の断面、図8(c)は図6(c)の断
面、図8(d)は図7(a)の断面、図8(e)は図7(b)及び
(c)の断面を、それぞれ示す。また、図9は、図7(c)の
B−B’線矢視断面図である。
を、図8及び、工程A〜Cについては図6を、工程D〜
Fについては図7を参照しつつ説明する。 工程A シリコン基板1上に、例えば熱酸化法により所定の厚み
(例えば1000Å程度)の第1のシリコン酸化膜2を
形成し、その表面に減圧CVD法(例えば反応温度70
0〜800℃)により、シリコン窒化膜9を所定の厚み
(例えば2000Å程度)堆積させる。次に、このシリ
コン窒化膜9を、目的のトランジスタのチャネル長の幅
に対応して、線状にパターニングする(図6(a)、図8
(a))。
窒化膜9の上に、トランジスタのチャネルシリコン膜3
となるポリシリコン膜を、減圧CVD法(例えば反応温
度500〜700℃)により所定の厚み(例えば500
Å)堆積させ、これを所望のパターンに形成する(図6
(b)、図8(b))。
例えば、150℃の高温のリン酸液に浸して、シリコン
窒化膜9を全面的に除去する(図6(c)、図8(c))。こ
のシリコン窒化膜9はチャネルシリコン膜3の下を通っ
ており、シリコン窒化膜9の上のチャネルシリコン膜3
の部分が持ち上げられているため、これが除去される
と、同図のように、チャネルシリコン膜3の下に空隙1
0が形成される。このようにして、実施例1の開口部4
を設けなくても、チャネルシリコン膜3をゲート電極で
挟むための空隙10を作ることができる。リン酸液はシ
リコン酸化膜をエッチングしないため、シリコン基板1
上の第1のシリコン酸化膜2はそのまま残る。
いて、全面にゲート絶縁膜となる第2のシリコン酸化膜
5を所定の厚み(例えば200Å)堆積させる。これに
より、第1のシリコン酸化膜2上はもとより、ブリッジ
状になったチャネルシリコン膜3の周囲にも、第2のシ
リコン酸化膜5が形成される(図7(a)、図8(d))。
H3を含んだSiH4ガスを用いる方法)により、リンの
添加された第2のポリシリコン膜(ドープトポリシリコ
ン膜)12を、工程Dにおいて形成した第2のシリコン
酸化膜5上の全面に所定の厚さ(例えば2000Å程
度)堆積させると、ブリッジ状のチャネルシリコン膜3
の下の空隙10(高さ2000Å程度)の中も、第2の
ポリシリコン膜12で満たされる(図7(b)、図8
(e))。これは減圧CVD法による堆積膜のカバレッジ
が非常に優れているからである。
工することによりゲート電極6とする。すなわち、第2
のドープトポリシリコン膜12を所望のパターンに形成
する(図7(c))。このとき、図8(e)に示すように、チ
ャネルシリコン膜3はゲート電極6により覆われる。ま
た、B−B’線矢視断面においては、図9に示すよう
に、下側のゲート電極6bは上側のゲート電極6aより
も長い。次に、チャネルシリコン膜3に重ねて形成され
たゲート電極6をマスクにして、上方よりヒ素イオンを
注入することにより、トランジスタのソース、ドレイン
電極が形成され、GAAトランジスタが完成する。
の製造方法において、開口部を設けずにチャネルシリコ
ン膜3と第1のシリコン酸化膜2との間に空隙10を設
け、GAAトランジスタのゲート電極6を形成するの
で、開口部を設けるための工程を省略でき、製造が容易
になるとともに、微細なトランジスタを形成でき、集積
度が向上する。
リコン窒化膜を用いて空隙10を形成したが、これに限
らず、後の工程で浸式エッチングによりチャネルシリコ
ン膜3等に影響を与えることなく、選択的に除去できる
材料であれば何でもよい。もっとも、堆積と除去の間に
入る減圧CVD工程の温度(約600℃)に耐えられる
ことが望ましい。
いて、これを全て除去しなくてもよい。つまり、チャネ
ルシリコン膜3の下部に、必要な空隙10が存在し、ゲ
ート電極6がチャネルシリコン膜3を挟むように形成で
きればよい。
ジスタを備える半導体装置を例にとり説明したが、薄膜
トランジスタを有する半導体装置はもちろんのこと、さ
らには、他の開口部を有する半導体装置の製造について
も適用できる。また減圧CVDを用いた場合について説
明したが、他の薄膜形成法を用いてもよりことは、言う
までもない。
図6(c)のようにチャネルシリコン膜3をブリッジ状
に形成した時点で、図10に示すようにその中央部が垂
れて第1のシリコン酸化膜2に接触してしまうこと(以
下、単に「垂れ」と記す)がある。これは、主に、ブリ
ッジの両端のチャネルシリコン膜3(シリコン基板1に
垂直に設けられ、ブリッジを支える部分)が十分な厚み
をもたず、ブリッジを支えきれないために生じるもので
あり、チャネル長(ブリッジ長)が長いほど、ブリッジ
の高さが低いほど、また、チャネルシリコン膜3が薄い
ほど発生しやすい。
に、チャネルシリコン膜3のブリッジの支柱部分にシリ
コン酸化膜13による枠パターン14a,14bを設
け、ブリッジを十分に支えられるようにして垂れを防止
するものである。このとき、チャネルシリコン膜3の支
柱部分及び枠パターン14a,14bがブリッジ部分の
チャネルシリコン膜3を支える。
法について説明する。まず、実施例2の場合と同様にし
てシリコン基板1、第1のシリコン酸化膜2に重ねて、
チャネルシリコン膜3をブリッジ状にして空隙10を設
けるためのシリコン窒化膜9を形成する(図11
(a))。このときのB−B’矢視断面図を図12
(a)に示す。
化膜13を1000Å程度堆積する(図12(b))。
その後、RIE等の異方性ドライエッチングによりシリ
コン酸化膜13をエッチングすると、シリコン窒化膜9
の側面にサイドウォール状にシリコン酸化膜13が残
る。これが枠パターン14a,14bとなる(図12
(c))。
所望のパターンに形成する(図11(b)、図12
(d))。そして、シリコン窒化膜9を除去すると枠パ
ターン14a,14bにより補強されたブリッジ状のチ
ャネルシリコン膜3が得られる(図11(c),図12
(e))。この枠パターン14a,14bがブリッジ部
のチャネルシリコン膜3を支えるので垂れが生じにくく
なる。
ッジの両端に設けられるのでゲート電極6によるチャネ
ル形成を妨げない。
にシリコン酸化膜による枠パターンを設けることにより
ブリッジの垂れを防止したが、ブリッジとシリコン基板
との間のシリコン窒化膜9を全て除去してしまわずにそ
の一部を支柱部分として残し、ブリッジを支えるように
して垂れを防止してもよい。例えば、100Å程度の厚
みのシリコン窒化膜を支柱部分として残せばブリッジ部
分を支えることができる。
法について説明する。実施例2の工程によりシリコン窒
化膜9上にチャネルシリコン膜3を形成する(図13
(b)、図14(b))。次のシリコン窒化膜9を熱リ
ン酸で除去する工程において、エッチング液に浸す時間
を、シリコン窒化膜9を完全に除去するために必要な時
間より少し短く設定することにより、シリコン窒化膜9
の一部をブリッジの支柱部分15として残すことができ
る(図13(c)、図14(c))。ブリッジ部のシリ
コン窒化膜9に対するエッチングは、ブリッジの両側か
ら行われるからブリッジのほぼ中央に支柱部分15が形
成される。以下の工程は、実施例2の場合と同様である
(図14(d)(e))。
に、支柱部分15はブリッジの全長、すなわち、空隙1
0側のチャネルの全長にわたって形成されているが、支
柱部分15はチャネルシリコン膜3中を流れる電流の方
向と平行に設けられているので、支柱部分15によりチ
ャネルが形成されない部分が生じても、チャネルの電流
の流れは妨げられないので問題はない。
る開口部をもつ半導体装置にも適用できる。
枠パターン14あるいは支柱部分15によりブリッジ状
のチャネルシリコン膜3を支えることによりその垂れを
防止したが、垂れが生じないようにブリッジの形状を設
計することにより垂れを防止してもよい。図15に示す
ように、チャネル長をL、ブリッジ高さをh、チャネル
シリコン膜3の厚みtとしたとき、チャネルシリコン膜
3の垂れはチャネル長Lが長い程発生しやすい。
ットA〜Cは、ブリッジの高さhが0.2μmの場合の
実験結果である。プロットAはチャネル長L=1μmで
チャネルシリコン膜の厚みt=0.06μmの場合で、
このとき垂れは生じない。プロットBはチャネル長L=
2μmでチャネルシリコン膜の厚みt=0.06μmの
場合で、このときも垂れは生じない。プロットCはチャ
ネル長L=8μmでチャネルシリコン膜の厚みt=0.
06μmの場合で、このときは垂れが生じる。
が0.2μmの場合において、チャネル長Lがチャネル
シリコン膜3の厚さの40倍以上のときに垂れが発生す
る。つまり、同図の実線の直線t(μm)=L(μm)
/40を境界として、下側の領域において垂れが生じる
が、上側の領域において垂れは生じない。このことから
わかるように、チャネル長Lをチャネルシリコン膜3の
厚さtの40倍以内とすればよい。 L ≦ 40t
1μm及び0.3μmの場合の垂れが生じる限界のグラ
フが一点鎖線で示されている。
ジスタが必要なときに、上記条件を満足できなくなる場
合が考えられる。そのときは、図17(a)、(b)に
示された断面図及び平面図のように、上記の条件を満足
する短いチャネル長L/3を備える3つのトランジスタ
から1つのトランジスタを構成するようにしてもよい。
このとき、3つのトランジスタのそれぞれのゲートは並
列に接続され、3つのトランジスタは1つのゲート信号
により駆動される。なお、分割数は3に限らず2,4,
5、・・・でもよい。
る開口部をもつ半導体装置にも適用できる。
Lとチャネルシリコン膜の厚さtとの関係に着目した
が、チャネル長Lとブリッジ高さhとの関係に着目して
垂れが生じないようにブリッジの形状を定めても良い。
間隔が十分にあるから、チャネルシリコン膜3が垂れて
第1のシリコン酸化膜2に接触することはなくなる。チ
ャネルシリコン膜3と第1のシリコン酸化膜2とが接触
しなければゲート電極6がチャネルシリコン膜3を包み
込むように形成され、GAAトランジスタを構成するこ
とができる。図16の実験結果において、垂れの生じる
限界は、チャネルシリコン膜の厚みt=0.1μmのと
き、チャネル長L=4μm、ブリッジ高さh=0.2μ
mであり、ブリッジ高さhが0.2μmより高くなると
垂れは生じず、逆に、0.2μmより低くなると垂れが
生じる。このように、ブリッジの高さhがチャネル長L
の20分の1以上あればよい。よって、ブリッジの高さ
hをチャネル長Lの20分の1以上とすればよい。 L ≦ h/20
る開口部をもつ半導体装置にも適用できる。
熱リン酸でシリコン窒化膜9を除去した。このとき、チ
ャネルシリコン膜3の下のシリコン窒化膜9は横方向か
らのみエッチングされる。したがって、この部分のシリ
コン窒化膜9を完全に除去するにはチャネル幅Wに対応
して所定の時間だけエッチングする必要がある。しか
し、1つのシリコン基板1上に形成される複数のトラン
ジスタのチャネル幅Wが一定でなく、広狭さまざまであ
る場合において、広いチャネル幅Wのシリコン窒化膜9
を完全に除去できないという不都合があった。例えば、
図18(a)のようにチャネル幅Wが1μmであると
き、エッチングによる侵食の幅t’は0.5μm程度で
よい。一方、チャネル幅Wが10μmであるとき、侵食
の幅がt’=0.5μm程度ではシリコン窒化膜9はほ
とんど除去されない。
が必要な場合において、狭いチャネル幅Wをもつ、いく
つかのトランジスタに分割し、これらトランジスタから
1つのトランジスタを構成することで解決できる。
れた断面図及び平面図のように、短いチャネル幅W/3
を備える3つのトランジスタから1つのトランジスタを
構成するようにしてもよい。このときのチャネル幅W/
3は、図示しない他のトランジスタのチャネル幅と等し
いとする。これら3つのトランジスタのそれぞれのソー
ス及びドレインは並列に接続され、3つのトランジスタ
は共通の1つのゲート信号により駆動される。このとき
の分割数は3に限らず2,4,5、・・・でもよい。
1と3−2との間隔、及びチャネルシリコン膜3−2と
3−3との間隔aは、ウエットエッチングの熱リン酸が
浸透する間隔でなければならないので、0.5μm以上
が望ましい。
る開口部をもつ半導体装置にも適用できる。
リコンであり、結晶中に多くのグレイン(結晶粒)を含
む。この、グレインの境界である粒界や格子欠陥によ
り、オフ時のリーク電流が増大したり、オン時のドレイ
ン電流が減少してしまう問題があった。この実施例8
は、実施例1及び実施例2の構造において、チャネルシ
リコン膜3に対して熱酸化処理を行い、電気特性を向上
させることのできる製造方法を提供する。
のようにチャネルシリコン膜3が開口部4上に形成され
た工程Dの後に、700℃〜1000℃でdryO2又
はwetO2雰囲気の下で熱酸化処理を行う。また、実
施例2の場合、図6(c)のようにチャネルシリコン膜
3がブリッジ状に形成された工程Cの後に同様の処理を
行えばよい。
リコン膜3は、上下左右の全面から熱酸化を受ける。す
ると、酸化された部分からシリコン原子が放出され、こ
れは余剰シリコンとなる。この余剰シリコンは、格子欠
陥の部分のシリコン原子と結合するので格子欠陥が解消
される。同様に、余剰シリコンは粒界のシリコン原子と
結合するので粒界の格子欠陥が低減されて、粒界による
影響が低減される。
剰シリコンが多いほど大きいから、酸化される面積が大
きいほど結晶性が向上することになる。したがって、こ
の熱酸化処理は、上述のようにチャネルシリコン膜3の
4面が露出している状態で行うのが望ましい。この実施
例8の製造方法では4面から処理を行うから、従来の上
面からだけの熱酸化処理に比べ、非常に高い効果を得る
ことができる。
結晶性が向上し、電気特性が向上する。なお、これによ
り形成された熱酸化膜は、そのままトランジスタのゲー
ト絶縁膜として使ってもよいし、いったん除去して別途
ゲート絶縁膜をCVD法等で形成してもよい。
て、図1(c)及び図6(b)に示されたように、チャ
ネルシリコン膜3がダミー材料であるシリコン窒化膜9
に直接接触している。この状態において、シリコン窒化
膜9中の窒素がチャネルシリコン膜3の中に入り、ドナ
ーになることがある。これにより、チャネルシリコン膜
3の電気的特性が不安定になることがある。そこで、こ
の実施例9は、両者の間に酸化膜を形成して直接接触を
防止し、かかる弊害を防止するための半導体装置の製造
方法である。
説明の便宜上、実施例3のトランジスタを例に取り説明
する。まず、シリコン基板1、第1のシリコン酸化膜2
に重ねてシリコン窒化膜9を形成する(図20
(a))。次に、シリコン酸化膜13を形成する(図2
0(b))。次に、RIEによりシリコン酸化膜13を
除去し、シリコン窒化膜の側面にサイドウォール状の枠
パターン14a,14bを形成する(図20(c))。
ここまでの工程は、実施例3の場合と同じである。
シリコン膜3を形成する前に、第1のシリコン酸化膜
2、シリコン窒化膜9、枠パターン14a,14bの上
にシリコン酸化膜18をCVD法により200Åの厚み
に形成する(図20(d))。
ルシリコン膜3を形成する(図21(a))。次に、シ
リコン窒化膜9をエッチングにより除去する(図21
(b))。さらに、空隙10部分において露出したシリ
コン酸化膜14を、フッ酸により除去する(図21
(c))。その後、第2のシリコン酸化膜5、ゲート電
極6を形成するのは実施例3の場合と同じである(図2
1(d))。
分の酸化膜18を除去するのは、チャネルが形成される
部分におけるゲートの酸化膜の厚みが不均一になるのを
防止するためである。もし酸化膜18を除去しなけれ
ば、図21(d)において第2のシリコン酸化膜5を形
成した際に、空隙10側の酸化膜の厚みは、第2のシリ
コン酸化膜5の厚みと酸化膜18の厚みの合計となる。
一方、空隙10の反対側の酸化膜の厚みは第2のシリコ
ン酸化膜5の厚みとなる。したがってゲート電極6の酸
化膜の厚みがチャネルシリコン膜3の上下で異なること
になる。GAAトランジスタにおいて、酸化膜は薄い方
が望ましく、かつ、チャネルの特性が上下で均一である
ことが望ましい。
く、トランジスタの特性の点で問題が生じなければ、シ
リコン酸化膜18を除去する図21(c)の工程を省略
してもよい。
リン酸によるエッチングによりシリコン窒化膜9を除去
するとき、そのエッチング速度は、1分間に50Å程度
と非常に小さいためエッチングの処理時間が長くかかっ
ていた。例えば、トランジスタのゲート幅Wが0.6μ
mである場合、エッチングに要する時間は約120分で
ある。
程Bあるいは実施例2の工程Aにおいて、シリコン窒化
膜をLP−CVD法でなくプラズマCVD法で形成する
ことにより、エッチングに要する時間を短縮するもので
ある。プラズマCVD法により堆積されたシリコン窒化
膜の密度が小さいため、熱リン酸によるエッチング速度
はLP−CVD法の窒化膜に比べて50%以上速くな
る。したがって、実施例1及び実施例2においてシリコ
ン窒化膜8、9を除去するための時間が、半分になる。
て、下地の第1のシリコン酸化膜2をLP−CVD法で
形成したシリコン窒化膜に、そして、シリコン窒化膜9
をLP−CVD法で形成したシリコン酸化膜に入れ換え
てもよい。シリコン酸化膜はフッ酸によりエッチングで
きるので、フッ酸を用いてブリッジを形成することがで
きる。そして、フッ酸によるシリコン酸化膜のエッチン
グ速度は、500から6000Åと非常に速いため、短
時間でブリッジ形成ができる。
1のシリコン酸化膜2をLP−CVD法で形成したシリ
コン窒化膜に、シリコン窒化膜8をLP−CVD法で形
成したシリコン酸化膜に入れ換えても同様の効果を奏す
る。
て、下地の第1のシリコン酸化膜2をそのままに、そし
て、シリコン窒化膜9をBSG,PSG等の不純物を含
む膜を用いてもよい。BSG(ボロンシリケートガラ
ス)はボロンを含むシリコン酸化膜であり、PSG(リ
ンシリケートガラス)はリンを含むシリコン酸化膜であ
り、いずれもCVD法で形成される。これらBSG,P
SGの膜のエッチングはフッ酸により行われ、そのエッ
チング速度はシリコン酸化膜のエッチング速度よりも2
倍以上速い。さらに、このエッチングによりBSG,P
SGを選択的に除去することができる。エッチングの際
のBSGとシリコン酸化膜との選択比は40程度であ
る。
1においてシリコン窒化膜9を除去するための時間が、
半分になる。
窒化膜8をBSG,PSGに入れ換えても同様の効果を
奏する。
て、チャネルシリコン膜を形成した後にゲートシリコン
膜を形成したが、この順序を逆にして、ゲートシリコン
膜を形成した後にチャネルシリコン膜を形成するように
してもよい。
法を、実施例2の図8と類似する図21に基づき説明す
る。シリコン基板1、第1のシリコン酸化膜2に重ねて
シリコン窒化膜9を形成する(図22(a))。その
後、シリコン窒化膜9に重ねてポリシリコンを堆積しゲ
ート電極6を形成する(図22(b))。次に、エッチ
ングによりシリコン窒化膜9を除去してゲート電極6を
ブリッジ状に形成する(図22(c))。
2のシリコン酸化膜5を形成する(図22(d))。そ
の後、チャネルシリコン膜3をゲート電極6を覆うよう
に形成する(図22(e))。
シリコン膜3とゲートシリコン膜6の役割を入れ換えて
形成することにより、この実施例によるトランジスタ
は、ゲート電極6のポリシリコン膜の周囲にチャネルシ
リコン膜3が巻き付いた構造になる。この実施例による
トランジスタにおいて、チャネルシリコン膜3の内部全
体に電流が流れるので、実施例2のトランジスタの効果
であるチャネルコンダクダンスが従来の2倍以上になる
という効果は得られない。しかし、ゲート電極6の上下
それぞれにチャネル面が形成され、ソースとドレイン間
のチャネルが2つになるため、電流駆動能力が2倍にな
るという効果が得られる。
を例にとり説明したが、実施例1の製造方法にも適用で
きる。
ネルシリコン膜の厚みはCVD法でデポしたポリシリコ
ンの厚みで決まっており、チャネル部だけ厚くすること
はできなかった。この実施例14では、上記実施例13
の製造方法に基づきチャネル部のみ厚くすることを可能
にする。
すように、ブリッジ状に形成されたゲート電極6の高さ
t2をチャネルシリコン膜3の厚みt1の2倍以内とする
点である。
シリコン膜3の厚みt1とが、t2≦2t1の関係を満足
するように設定すると、図23の構造のTFTが得られ
ることの理由について、図25に基づいて説明する。
に堆積されるチャネルシリコン膜3の厚みt1の2倍で
あるとする(図25(a))。CVD法によるチャネル
シリコン膜の堆積工程において、シリコン基板1上の第
2のシリコン酸化膜5上にチャネルシリコン膜3が堆積
されるとともに、ゲート電極6の全周にチャネルシリコ
ン膜3が堆積される(図25(b))。このチャネルシ
リコン膜の堆積工程が継続するにつれて、その厚みは次
第に増して来る(図25(c))。図から分かるよう
に、空隙10は、ゲート電極6の下面に堆積されたチャ
ネルシリコン膜3と、シリコン基板1上に堆積されたチ
ャネルシリコン膜3との両方により埋められる。したが
って、空隙10におけるチャネルシリコン膜3成長速度
は、シリコン基板1上における成長速度やゲート電極6
の上面における成長速度の2倍程度となる。このことよ
り、ゲート電極6の高さがチャネルシリコン膜3の厚み
の2倍であっても、空隙10はチャネルシリコン膜3に
より隙間なく埋められるのである。
イン径は、ポリシリコン膜が厚いほど大きくなる(図2
4)。したがって、この実施例14のTFTの構造によ
れば、チャネルが形成される部分であるシリコン基板1
とゲート電極6との間のチャネルシリコン膜が他の部分
に比べ厚いのであるから、このチャネル部分のチャネル
シリコン膜3のグレインは他の部分に比べ大きくなり、
このトランジスタのオン時のドレイン電流が向上する。
また、オフ時のドレイン電流はドレイン端で発生し、そ
の大きさは発生部分の体積で決まるので、オフ時のドレ
イン電流はチャネルシリコン膜3自体の厚みt1に関係
し、チャネル部分の厚みt2に関係しない。したがっ
て、オフ時のドレイン電流が大きくなることはない。
の膜厚t1は、チャネル部分の膜厚t2の1/2であるか
ら、全面に膜厚t2のチャネルシリコン膜3を形成する
場合と比べエッチングしやすく、チャネルシリコン膜3
のパターニングが容易になるという利点がある。
がチャネルシリコン膜の厚さt1の2倍を越える場合に
は、ブリッジの下の空隙10はチャネルシリコン膜によ
り埋めつくされず、多少の隙間が生じる。
により製造されたトランジスタは、オフ時のドレイン電
流が大きくなることなくオン時のドレイン電流が増大す
るという特徴、及びトランジスタのパターニングが容易
であるという優れた特徴を有する。
示されたゲート電極をチャネルシリコン膜の前に形成す
るプロセスにより製造されたトランジスタは、GAA構
造ではない。この実施例15のトランジスタの製造方法
は、ゲート電極を先に形成するプロセスを採用しつつ、
チャネルシリコン膜の上下にゲート電極を設けることの
できるものである。
導体装置の構造及びこの半導体装置の製造方法を説明す
るための斜視図であり、図28及び図29は、図26及
び図27のA−A’矢視断面図である。これらの図にお
いて、22はシリコン基板1の上の第1のシリコン酸化
膜2に重ねて形成された第1のゲートシリコン膜、23
はシリコン窒化膜9及び第1のゲートシリコン膜22に
重ねて形成された第2のゲートシリコン膜、24は第1
のゲートシリコン膜22及び第2のゲートシリコン膜2
3を所定の形状にパターニングしてゲート電極を形成す
るためのレジスト膜である。
基づき説明する。 工程A シリコン基板1上に、例えば、熱酸化法によって100
0Å程度のシリコン酸化膜2を形成する。その表面に、
減圧CVD法(600〜700℃)によりリンを添加し
た第1のゲートシリコン膜22を例えば1500Å程度
堆積させる。さらに、減圧CVD法(600〜700
℃)によりシリコン窒化膜9を例えば2000Å堆積さ
せる。次に、このシリコン窒化膜9を、目的のトランジ
スタのチャネルの長さに対応して線状にパターニングす
る(図26(a)、図28(a))。
圧CVD法により例えば1000Å堆積させる(図26
(b)、図28(b))。
術により、レジスト膜24を形成すべきトランジスタの
活性層のパターンに対応するようにパターニングする。
そして、第2のゲートシリコン膜23とこのレジストパ
ターンとが同一になるようにエッチング加工を行う(図
26(c)、図28(c))。なお、図26(c)にお
いて、第2のゲートシリコン膜23に対してのみエッチ
ングを行っているが、このとき同時に下の第1のゲート
シリコン膜22の一部に対してエッチングしてもよい。
度のリン酸溶液に浸すことによりシリコン窒化膜9を全
て除去する。これにより、第1のゲートシリコン膜22
と第2のゲートシリコン膜23との間には空隙10が形
成され、第2のゲートシリコン膜23はブリッジ状にな
る(図27(a)、図28(d))。
のゲートシリコン膜22に対してプラズマによるポリシ
リコンエッチングを行い、第1のゲートシリコン膜22
を形成すべきトランジスタに対応してパターニングす
る。その後、レジスト24を酸素プラズマにより全面的
に除去する(図27(b)、図29(a))。
面にゲート絶縁膜となる第2のシリコン酸化膜5を所定
の厚み(例えば200Å)堆積させる。この処理によ
り、第1のシリコン酸化膜2上はもとより、第1のゲー
トシリコン膜22上及び空隙10の周囲に第2のシリコ
ン酸化膜5が形成される(図29(b))。次に減圧C
VD法により、チャネルシリコン膜3を、第2のシリコ
ン酸化膜5上の全面に所定の厚さ(例えば2000Å)
堆積させる。このとき、ブリッジ状の第2のゲートシリ
コン膜23の下の空隙10の中も、チャネルシリコン膜
3で満たされる(図29(c))。
フィーを用いてパターニングを行い、所望のパターンに
加工する(図27(c)、図29(d))。そして、後
工程でヒ素イオンを注入することにより、トランジスタ
のソース部及びドレイン部を形成する。なお、この実施
例による製造方法において、実施例2の場合と異なりソ
ース・ドレインを形成するためのイオンの注入の際にゲ
ート電極22、23をマスクにすることができないの
で、まずマスクとなるレジストパターンを形成し、それ
からヒ素イオンを注入する。
膜9を、CVD法によるシリコン酸化膜で置き換えるこ
とができる。シリコン酸化膜はエッチングレートの大き
いフッ酸により除去できて、プロセスが容易になる。
において、形成されるチャネル面は合計3つになる。第
1のゲートシリコン膜22と第2のゲートシリコン膜2
3とに挟まれたチャネルシリコン膜3において、チャネ
ルは上下それぞれに生じる。また、第2のゲートシリコ
ン膜23の上に形成されたチャネルシリコン膜3におい
て、チャネルはゲート電極側に1つ生じる。このよう
に、チャネルが合計3面に生じることにより、この実施
例の製造方法によるトランジスタは、非常に大きな電流
駆動能力を備えることができる。また、この実施例の製
造方法によれば、チャネルシリコン膜をゲートシリコン
膜の後に形成するプロセスにおいても、ゲートオールア
ラウンド構造を実現することができる。
チャネルシリコン膜が3a,3bの2層からなるトラン
ジスタを示したが、チャネルシリコン膜を3層、4層と
多層にしてもよい。
るトランジスタの断面図を示す。同図において、1はシ
リコン基板、2はシリコン基板1の上に形成された第1
のシリコン酸化膜である。22、23はそれぞれ第1、
第2のゲートシリコン膜、25〜27は、それぞれ第3
〜第5のゲートシリコン膜であり、これらは順番に堆積
されている。第1のゲートシリコン膜22と第2のゲー
トシリコン膜23との間にはチャネルシリコン膜3aが
形成され、第2のゲートシリコン膜23と第3のゲート
シリコン膜25との間にはチャネルシリコン膜3bが形
成され、第3のゲートシリコン膜25と第4のゲートシ
リコン膜26との間にはチャネルシリコン膜3cが形成
され、第4のゲートシリコン膜26と第5のゲートシリ
コン膜27との間にはチャネルシリコン膜3dが形成さ
れている。さらに、第5のゲートシリコン膜27の上に
はチャネルシリコン膜3eが形成されている。
ートシリコン膜22及び第2のゲートシリコン膜23に
より、チャネルシリコン膜3aの両面にチャネル面が形
成される。同様に、チャネルシリコン膜3b〜3dの両
面にチャネル面が形成される。そして、チャネルシリコ
ン膜3eの下面に1つのチャネル面が形成される。した
がって、図30のトランジスタは、9つのチャネル面を
有し、電流駆動能力が著しく向上する。
ついて説明する。実施例15の工程を複数回繰り返すこ
とにより、ゲートシリコン膜とシリコン窒化膜を多層に
積み重ねることができる。その後、最も上にあるゲート
シリコン膜からパターニングとシリコン窒化膜除去を繰
り返すことによりブリッジ状のゲートシリコン膜を多層
積み重ねた構造を得ることができる。その後、実施例1
5と同様にゲート絶縁膜とチャネルシリコンとを順番に
堆積すると、図30に示すようにチャネルシリコン膜が
5つ重ねられたのトランジスタが形成できる。なお、チ
ャネルシリコン膜を5つ以上重ねる場合も同様である。
ば、絶縁膜が形成された半導体基板との間に空間部を設
けて形成されたチャネル部材と、上記チャネル部材を覆
うように形成され、上記チャネル部材の両面にチャネル
を生じさせる制御電極とをもつトランジスタを備えた半
導体装置において、上記チャネル部材を多結晶半導体で
構成したので、薄膜形成法によりチャネル部材を形成で
きて、トランジスタを重ねることが可能となり、半導体
装置の集積度を向上することができる。
体基板と上記チャネル部材との間に上記チャネル部材を
支持する支持部材をチャネルの電流の流れを妨げないよ
うに設けたので、チャネル部材が半導体基板と接触する
ことを防止できてトランジスタの性能の劣化を防止でき
る。
ネル部材に形成されるチャネルの長さを、上記チャネル
部材が上記半導体基板に接触しないように、上記チャネ
ル部材の厚みに対応して短くしたので、チャネル部材が
半導体基板と接触することを防止できてトランジスタの
性能の劣化を防止できる。
ネル部材に形成されるチャネルの長さを、上記チャネル
部材が上記半導体基板に接触しないように、上記半導体
基板と上記チャネル部材との間隔に対応して短くしたの
で、チャネル部材が半導体基板と接触することを防止で
きてトランジスタの性能の劣化を防止できる。
電極を、上記チャネル部材をそれぞれ異なる部分で覆う
複数の制御電極部から構成したので、チャネル部材が半
導体基板と接触すること防止しつつ、1つのトランジス
タのチャネル長を長くすることができる。
ネル部材を、上記制御電極のそれぞれ異なる部分により
覆われる複数のチャネル部から構成したので、チャネル
部材が半導体基板と接触することを防止しつつ、1つの
トランジスタのチャネル幅を広くすることができる。
形成された半導体基板との間に空間部を設けて形成され
たチャネル部材と、上記チャネル部材を覆うように形成
され、上記チャネル部材の両面にチャネルを生じさせる
制御電極とをそれぞれもつ複数のトランジスタを備える
半導体装置において、上記複数のトランジスタの上記チ
ャネル部材の幅を、それぞれ概略同じにしたので、それ
ぞれのトランジスタについてチャネル部材を形成するた
めの処理が同じになり、同一の工程で処理できて生産性
が向上する。
形成された半導体基板と、上記半導体基板に設けられた
開口部と、上記開口部をまたぐように形成されたチャネ
ル部材と、上記チャネル部材を覆うように上記開口部に
形成され、上記チャネル部材の両面にチャネルを生じさ
せる制御電極とをもつトランジスタを備えた半導体装置
において、上記チャネル部材を多結晶半導体で構成した
ので、薄膜形成法によりチャネル部材を形成できて、ト
ランジスタを重ねることが可能になり半導体装置の集積
度を向上させることができる。
部を、異方性エッチングにより形成し、レジストの開口
限界以内の大きさとしたので、微細なトランジスタが得
られ、さらに半導体装置の集積度が向上する。
が形成された半導体基板との間に空間部を設けて形成さ
れたチャネル部材と、上記チャネル部材を覆うように形
成され、上記チャネル部材の両面にチャネルを生じさせ
る制御電極とをもつトランジスタを備えた半導体装置に
おいて、上記チャネル部材を多結晶半導体で構成すると
ともに、上記チャネル部材を湾曲させて形成し、上記半
導体基板との間に空間部を有するブリッジ状に構成した
ので、薄膜形成法によりチャネル部材を形成できて、ト
ランジスタを重ねることが可能となり、半導体装置の集
積度を向上させることができるとともに、製造工程が容
易になる。
ャネル部材の湾曲部に、上記半導体基板と上記チャネル
部材との間隔を保持する保持部材を設けたので、チャネ
ル部材が半導体基板と接触することを防止できて、トラ
ンジスタの性能劣化を防止できる。
が形成された半導体基板との間に空間部を設けて形成さ
れた制御電極と、上記制御電極を覆うように薄膜形成法
により形成され、上記制御電極により複数のチャネルを
生じるチャネル部材とをもつトランジスタを備えたの
で、上記制御電極の両面のチャネル部材にチャネルが発
生し、トランジスタの電流駆動能力が増加する。
導体基板と上記制御電極との間隔を、上記チャネル部材
の厚みより大きく、かつ、形成時に隙間が生じない間隔
としたので、チャネル部分のポリシリコンのグレインが
大きくなり、トランジスタのオン時のドレイン電流が増
加する。
が形成された半導体基板上に設けられた第1の制御電極
と、上記第1の制御電極上に空間部を設けて形成された
第2の制御電極と、上記第2の制御電極を覆うように、
薄膜形成法により形成されたチャネル部材とを備え、上
記第1の制御電極及び上記第2の制御電極が上記空間部
の上記チャネル部材の両面にチャネルを生じさせるとと
もに、上記第2の制御電極がこの制御電極上の上記チャ
ネル部材にチャネルを生じさせる構成としたので、上記
チャネル部材の3面にチャネルが発生し、トランジスタ
の電流駆動能力がさらに増加する。
が形成された半導体基板上に、複数の制御電極と複数の
チャネル部材とが交互に重ねられて構成され、上記複数
の制御電極が、これら制御電極間に挟まれる上記チャネ
ル部材の両面に、それぞれチャネルを生じさせる構成と
したので、多くのチャネルが発生し、トランジスタの電
流駆動能力がさらに増加する。
基板上に形成された絶縁膜に、異方性エッチングにより
開口部を形成する第1の工程と、上記開口部にダミー部
材を埋め込む第2の工程と、上記絶縁膜及び上記ダミー
部材に重ねてチャネル部材を薄膜形成法により形成する
第3の工程と、上記ダミー部材を除去し、上記開口部に
空隙を設ける第4の工程と、上記チャネル部材の両側に
チャネルを生じさせるトランジスタの制御電極としての
薄膜を、上記チャネル部材を覆うように上記チャネル部
材上及び上記空隙に形成する第5の工程とを備えたの
で、微細なトランジスタを形成でき、半導体装置の集積
度が向上する。
基板上に形成された絶縁膜上に、ダミーパターンを形成
する第1の工程と、上記絶縁膜及び上記ダミーパターン
に重ねてチャネル部材を薄膜形成法により形成する第2
の工程と、上記ダミーパターンを除去し、上記チャネル
部材と上記絶縁膜との間に空隙を設ける第3の工程と、
上記チャネル部材の両側にチャネルを生じさせるトラン
ジスタの制御電極としての薄膜を、上記チャネル部材を
覆うように上記チャネル部材上及び上記空隙に形成する
第4の工程とを備えたので、上記絶縁膜に開口部を設け
るための工程を省くことができ、製造が容易になるとと
もに、微細なトランジスタを形成でき、半導体装置の集
積度が向上する。
ミー部材又は上記ダミーパターンを除去して空隙を設け
た後に、上記チャネル部材に対して熱処理を行い表面に
酸化膜を形成する工程を備えるので、上記チャネル部材
中の粒界及び格子欠陥が減少し、トランジスタの特性が
向上する。
口部にダミー部材を埋め込んだ後に、又は上記半導体基
板の絶縁膜上にダミーパターンを形成した後に、上記ダ
ミー部材又は上記ダミーパターン上に酸化膜を形成する
工程を備えるので、上記ダミー部材又は上記ダミーパタ
ーンとチャネル部材とが直接接触することがなく、チャ
ネル部材に不純物が混入しない。これによりトランジス
タの電気特性が安定する。
口部に埋め込むダミー部材、又は上記半導体基板上に形
成された絶縁膜上に形成するダミーパターンを、シリコ
ン窒化膜としプラズマCVD法により形成するので、ダ
ミー部材又はダミーパターンの除去に要する時間が短く
なり、生産性が向上する。
基板上に形成された絶縁膜を、シリコン窒化膜としCV
D法により形成するとともに、上記開口部に埋め込むダ
ミー部材、又は上記半導体基板上に形成された絶縁膜上
に形成するダミーパターンを、シリコン酸化膜としCV
D法により形成するので、ダミー部材又はダミーパター
ンの除去に要する時間が短くなり、生産性が向上する。
口部に埋め込むダミー部材、又は上記半導体基板上に形
成された絶縁膜上に形成するダミーパターンを、不純物
を含むシリコン酸化膜としCVD法により形成するの
で、ダミー部材又はダミーパターンの除去に要する時間
が短くなり、生産性が向上する。
基板上に形成された絶縁膜上に、第1の制御電極を形成
する第1の工程と、上記第1の制御電極に重ねてダミー
パターンを形成する第2の工程と、上記第1の制御電極
及び上記ダミーパターンに重ねて第2の制御電極を形成
する第3の工程と、上記ダミーパターンを除去し、上記
第1の制御電極と上記第2の制御電極との間に空隙部を
設ける第4の工程と、上記第2の制御電極を覆うよう
に、チャネル部材を上記第2の制御電極上及び上記空隙
部に形成する第5の工程とを備えたので、多くのチャネ
ルを発生させることができ、大きな電流駆動能力をもつ
トランジスタを製造できる。
造方法を示す図である。
造方法を示す図である。
造方法を示す断面図である。
造方法を示す断面図である。
である。
造方法を示す図である。
造方法を示す図である。
造方法を示す断面図である。
造方法を示す断面図である。
る。
製造方法を示す図である。
製造方法を示す断面図である。
製造方法を示す図である。
製造方法を示す断面図である。
である。
装置に係る、チャネル長L、チャネルシリコン膜t、ブ
リッジ高さhとブリッジの垂れの発生との関係を示す図
である。
面図及び断面図である。
である。
面図及び断面図である。
法を示す図である。
法を示す図である。
方法を示す図である。
断面図である。
る、ポリシリコン膜厚とポリシリコンの粒径との関係を
示す図である。
方法を示す断面図である。
の製造方法を示す図である。
の製造方法を示す図である。
の製造方法を示す断面図である。
の製造方法を示す断面図である。
断面図である。
図である。
断面図である。
断面図である。
ャネルシリコン膜、4開口部、5 第2のシリコン酸化
膜、6 ゲート電極、8 シリコン窒化膜、9 シリコ
ン窒化膜、10 空隙、11 ポリシリコン膜、12
第2のポリシリコン膜、13 シリコン酸化膜、14
枠パターン、15 支柱部分、16レジスト、17 エ
ッチング開口部、18 シリコン酸化膜、21 単結晶
シリコン膜、22 第1のゲートシリコン膜、23 第
2のゲートシリコン膜、24レジストパターン。
Claims (23)
- 【請求項1】 絶縁膜が形成された半導体基板との間に
空間部を設けて形成されたチャネル部材と、上記チャネ
ル部材を覆うように形成され、上記チャネル部材の両面
にチャネルを生じさせる制御電極とをもつトランジスタ
を備えた半導体装置において、 上記チャネル部材を多結晶半導体で構成したことを特徴
とする半導体装置。 - 【請求項2】 上記半導体基板と上記チャネル部材との
間に上記チャネル部材を支持する支持部材をチャネルの
電流の流れを妨げないように設けたことを特徴とする請
求項1記載の半導体装置。 - 【請求項3】 上記チャネル部材に形成されるチャネル
の長さを、上記チャネル部材が上記半導体基板に接触し
ないように、上記チャネル部材の厚みに対応して短くし
たことを特徴とする請求項1記載の半導体装置。 - 【請求項4】 上記チャネル部材に形成されるチャネル
の長さを、上記チャネル部材が上記半導体基板に接触し
ないように、上記半導体基板と上記チャネル部材との間
隔に対応して短くしたことを特徴とする請求項1記載の
半導体装置。 - 【請求項5】 上記制御電極を、上記チャネル部材をそ
れぞれ異なる部分で覆う複数の制御電極部から構成した
ことを特徴とする請求項1記載の半導体装置。 - 【請求項6】 上記チャネル部材を、上記制御電極のそ
れぞれ異なる部分により覆われる複数のチャネル部から
構成したことを特徴とする請求項1記載の半導体装置。 - 【請求項7】 絶縁膜が形成された半導体基板との間に
空間部を設けて形成されたチャネル部材と、上記チャネ
ル部材を覆うように形成され、上記チャネル部材の両面
にチャネルを生じさせる制御電極とをそれぞれもつ複数
のトランジスタを備える半導体装置において、 上記複数のトランジスタの上記チャネル部材の幅を、そ
れぞれ概略同じにしたことを特徴とする半導体装置。 - 【請求項8】 絶縁膜が形成された半導体基板と、上記
半導体基板に設けられた開口部と、上記開口部をまたぐ
ように形成されたチャネル部材と、上記チャネル部材を
覆うように上記開口部に形成され、上記チャネル部材の
両面にチャネルを生じさせる制御電極とをもつトランジ
スタを備えた半導体装置において、 上記チャネル部材を多結晶半導体で構成したことを特徴
とする半導体装置。 - 【請求項9】 上記開口部を、異方性エッチングにより
形成し、レジストの開口限界以内の大きさとしたことを
特徴とする請求項8記載の半導体装置。 - 【請求項10】 絶縁膜が形成された半導体基板との間
に空間部を設けて形成されたチャネル部材と、上記チャ
ネル部材を覆うように形成され、上記チャネル部材の両
面にチャネルを生じさせる制御電極とをもつトランジス
タを備えた半導体装置において、 上記チャネル部材を多結晶半導体で構成するとともに、
上記チャネル部材を湾曲させて形成し、上記半導体基板
との間に空間部を有するブリッジ状に構成したことを特
徴とする半導体装置。 - 【請求項11】 上記チャネル部材の湾曲部に、上記半
導体基板と上記チャネル部材との間隔を保持する保持部
材を設けたことを特徴とする請求項10記載の半導体装
置。 - 【請求項12】 絶縁膜が形成された半導体基板との間
に空間部を設けて形成された制御電極と、上記制御電極
を覆うように薄膜形成法により形成され、上記制御電極
により複数のチャネルを生じるチャネル部材とをもつト
ランジスタを備えた半導体装置。 - 【請求項13】 上記半導体基板と上記制御電極との間
隔を、上記チャネル部材の厚みより大きく、かつ、形成
時に隙間が生じない間隔としたことを特徴とする請求項
12記載の半導体装置。 - 【請求項14】 絶縁膜が形成された半導体基板上に設
けられた第1の制御電極と、上記第1の制御電極上に空
間部を設けて形成された第2の制御電極と、上記第2の
制御電極を覆うように、薄膜形成法により形成されたチ
ャネル部材とを備え、上記第1の制御電極及び上記第2
の制御電極が上記空間部の上記チャネル部材の両面にチ
ャネルを生じさせるとともに、上記第2の制御電極がこ
の制御電極上の上記チャネル部材にチャネルを生じさせ
る構成としたトランジスタを備えた半導体装置。 - 【請求項15】 絶縁膜が形成された半導体基板上に、
複数の制御電極と複数のチャネル部材とが交互に重ねら
れて構成され、上記複数の制御電極が、これら制御電極
間に挟まれる上記チャネル部材の両面に、それぞれチャ
ネルを生じさせる構成としたトランジスタを備えた半導
体装置。 - 【請求項16】 半導体基板上に形成された絶縁膜に、
異方性エッチングにより開口部を形成する第1の工程
と、上記開口部にダミー部材を埋め込む第2の工程と、
上記絶縁膜及び上記ダミー部材に重ねてチャネル部材を
薄膜形成法により形成する第3の工程と、上記ダミー部
材を除去し、上記開口部に空隙を設ける第4の工程と、
上記チャネル部材の両側にチャネルを生じさせるトラン
ジスタの制御電極としての薄膜を、上記チャネル部材を
覆うように上記チャネル部材上及び上記空隙に形成する
第5の工程とを備えた半導体装置の製造方法。 - 【請求項17】 半導体基板上に形成された絶縁膜上
に、ダミーパターンを形成する第1の工程と、上記絶縁
膜及び上記ダミーパターンに重ねてチャネル部材を薄膜
形成法により形成する第2の工程と、上記ダミーパター
ンを除去し、上記チャネル部材と上記絶縁膜との間に空
隙を設ける第3の工程と、上記チャネル部材の両側にチ
ャネルを生じさせるトランジスタの制御電極としての薄
膜を、上記チャネル部材を覆うように上記チャネル部材
上及び上記空隙に形成する第4の工程とを備えた半導体
装置の製造方法。 - 【請求項18】 上記ダミー部材又は上記ダミーパター
ンを除去して空隙を設けた後に、上記チャネル部材に対
して熱処理を行い表面に酸化膜を形成する工程を備える
ことを特徴とする請求項16又は請求項17記載の半導
体装置の製造方法。 - 【請求項19】 上記開口部にダミー部材を埋め込んだ
後に、又は上記半導体基板の絶縁膜上にダミーパターン
を形成した後に、上記ダミー部材又は上記ダミーパター
ン上に酸化膜を形成する工程を備えることを特徴とする
請求項16又は請求項17記載の半導体装置の製造方
法。 - 【請求項20】 上記開口部に埋め込むダミー部材、又
は上記半導体基板上に形成された絶縁膜上に形成するダ
ミーパターンを、シリコン窒化膜としプラズマCVD法
により形成することを特徴とする請求項16又は請求項
17記載の半導体装置の製造方法。 - 【請求項21】 半導体基板上に形成された絶縁膜を、
シリコン窒化膜としCVD法により形成するとともに、
上記開口部に埋め込むダミー部材、又は上記半導体基板
上に形成された絶縁膜上に形成するダミーパターンを、
シリコン酸化膜としCVD法により形成することを特徴
とする請求項16又は請求項17記載の半導体装置の製
造方法。 - 【請求項22】 上記開口部に埋め込むダミー部材、又
は上記半導体基板上に形成された絶縁膜上に形成するダ
ミーパターンを、不純物を含むシリコン酸化膜としCV
D法により形成することを特徴とする請求項16又は請
求項17記載の半導体装置の製造方法。 - 【請求項23】 半導体基板上に形成された絶縁膜上
に、第1の制御電極を形成する第1の工程と、上記第1
の制御電極に重ねてダミーパターンを形成する第2の工
程と、上記第1の制御電極及び上記ダミーパターンに重
ねて第2の制御電極を形成する第3の工程と、上記ダミ
ーパターンを除去し、上記第1の制御電極と上記第2の
制御電極との間に空隙部を設ける第4の工程と、上記第
2の制御電極を覆うように、チャネル部材を上記第2の
制御電極上及び上記空隙部に形成する第5の工程とを備
えた半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19566994A JP3460863B2 (ja) | 1993-09-17 | 1994-08-19 | 半導体装置の製造方法 |
US08/305,826 US5583362A (en) | 1993-09-17 | 1994-09-14 | Gate all around thin film transistor |
DE4433086A DE4433086C2 (de) | 1993-09-17 | 1994-09-16 | Halbleitervorrichtung und Verfahren zu deren Herstellung |
KR1019940023657A KR100220039B1 (ko) | 1993-09-17 | 1994-09-16 | 반도체장치의 제조방법 |
US08/425,646 US5578513A (en) | 1993-09-17 | 1995-04-20 | Method of making a semiconductor device having a gate all around type of thin film transistor |
KR1019990000101A KR100336331B1 (ko) | 1993-09-17 | 1999-01-06 | 반도체 장치 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5-231849 | 1993-09-17 | ||
JP23184993 | 1993-09-17 | ||
JP19566994A JP3460863B2 (ja) | 1993-09-17 | 1994-08-19 | 半導体装置の製造方法 |
Related Child Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002197141A Division JP3499859B2 (ja) | 1993-09-17 | 2002-07-05 | 半導体装置 |
JP2003079921A Division JP2004006736A (ja) | 1993-09-17 | 2003-03-24 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07135325A true JPH07135325A (ja) | 1995-05-23 |
JP3460863B2 JP3460863B2 (ja) | 2003-10-27 |
Family
ID=26509285
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19566994A Expired - Fee Related JP3460863B2 (ja) | 1993-09-17 | 1994-08-19 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5583362A (ja) |
JP (1) | JP3460863B2 (ja) |
KR (2) | KR100220039B1 (ja) |
DE (1) | DE4433086C2 (ja) |
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09186341A (ja) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | 薄膜トランジスタ及びその製造方法 |
JP2006508523A (ja) * | 2002-03-20 | 2006-03-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 自己整合型ナノチューブ電界効果トランジスタおよびこれを製造する方法 |
JP2006080519A (ja) * | 2004-09-07 | 2006-03-23 | Samsung Electronics Co Ltd | ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法 |
KR100718149B1 (ko) * | 2006-02-07 | 2007-05-14 | 삼성전자주식회사 | 게이트-올-어라운드 구조의 반도체 소자 |
JP2008517468A (ja) * | 2004-10-15 | 2008-05-22 | ナノシス・インコーポレイテッド | ナノワイヤを基礎にした電子デバイスにおけるゲート開閉形態および改良された接点のための方法、システム、および装置 |
US7781290B2 (en) | 2004-10-11 | 2010-08-24 | Samsung Electronics Co., Ltd. | Complementary metal-oxide semiconductor (CMOS) devices including a thin-body channel and dual gate dielectric layers and methods of manufacturing the same |
US8860021B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, method for manufacturing the semiconductor element, and semiconductor device including the semiconductor element |
JP2015233073A (ja) * | 2014-06-10 | 2015-12-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
US9362397B2 (en) | 2013-09-24 | 2016-06-07 | Samsung Electronics Co., Ltd. | Semiconductor devices |
Families Citing this family (145)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5936265A (en) * | 1996-03-25 | 1999-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device including a tunnel effect element |
US5683918A (en) * | 1996-04-01 | 1997-11-04 | Motorola, Inc. | Method of making semiconductor-on-insulator device with closed-gate electrode |
JPH118390A (ja) * | 1997-06-18 | 1999-01-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
KR100236101B1 (ko) * | 1997-09-29 | 1999-12-15 | 김영환 | 반도체 소자 및 제조 방법 |
US6004837A (en) * | 1998-02-18 | 1999-12-21 | International Business Machines Corporation | Dual-gate SOI transistor |
US6207530B1 (en) * | 1998-06-19 | 2001-03-27 | International Business Machines Corporation | Dual gate FET and process |
US6135976A (en) | 1998-09-25 | 2000-10-24 | Ekos Corporation | Method, device and kit for performing gene therapy |
DE19924571C2 (de) | 1999-05-28 | 2001-03-15 | Siemens Ag | Verfahren zur Herstellung eines Doppel-Gate-MOSFET-Transistors |
FR2799305B1 (fr) * | 1999-10-05 | 2004-06-18 | St Microelectronics Sa | Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu |
FR2806833B1 (fr) * | 2000-03-27 | 2002-06-14 | St Microelectronics Sa | Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant |
WO2002015293A2 (de) * | 2000-08-18 | 2002-02-21 | Siemens Aktiengesellschaft | Organischer feldeffekt-transistor (ofet), herstellungsverfahren dazu und daraus gebaute integrierte schaltung sowie verwendungen |
EP1309994A2 (de) * | 2000-08-18 | 2003-05-14 | Siemens Aktiengesellschaft | Verkapseltes organisch-elektronisches bauteil, verfahren zu seiner herstellung und seine verwendung |
DE10043204A1 (de) * | 2000-09-01 | 2002-04-04 | Siemens Ag | Organischer Feld-Effekt-Transistor, Verfahren zur Strukturierung eines OFETs und integrierte Schaltung |
DE10044842A1 (de) * | 2000-09-11 | 2002-04-04 | Siemens Ag | Organischer Gleichrichter, Schaltung, RFID-Tag und Verwendung eines organischen Gleichrichters |
DE10045045C2 (de) | 2000-09-12 | 2002-09-19 | Infineon Technologies Ag | Herstellungsverfahren von Feldeffekttransistoren in integrierten Halbleiterschaltungen |
US20040026121A1 (en) * | 2000-09-22 | 2004-02-12 | Adolf Bernds | Electrode and/or conductor track for organic components and production method thereof |
DE10055765A1 (de) * | 2000-11-10 | 2002-05-23 | Infineon Technologies Ag | Verfahren zur Herstellung eines MOS-Feldeffekt-Transistors mit Rekombinationszone |
FR2835096B1 (fr) * | 2002-01-22 | 2005-02-18 | Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin | |
US7407869B2 (en) * | 2000-11-27 | 2008-08-05 | S.O.I.Tec Silicon On Insulator Technologies | Method for manufacturing a free-standing substrate made of monocrystalline semiconductor material |
DE10061297C2 (de) * | 2000-12-08 | 2003-05-28 | Siemens Ag | Verfahren zur Sturkturierung eines OFETs |
DE10061299A1 (de) * | 2000-12-08 | 2002-06-27 | Siemens Ag | Vorrichtung zur Feststellung und/oder Weiterleitung zumindest eines Umwelteinflusses, Herstellungsverfahren und Verwendung dazu |
DE10063721A1 (de) * | 2000-12-20 | 2002-07-11 | Merck Patent Gmbh | Organischer Halbleiter, Herstellungsverfahren dazu und Verwendungen |
DE10105914C1 (de) * | 2001-02-09 | 2002-10-10 | Siemens Ag | Organischer Feldeffekt-Transistor mit fotostrukturiertem Gate-Dielektrikum und ein Verfahren zu dessen Erzeugung |
EP1244142A1 (en) * | 2001-03-23 | 2002-09-25 | Universite Catholique De Louvain | Fabrication method of SOI semiconductor devices |
JP2005509200A (ja) * | 2001-03-26 | 2005-04-07 | シーメンス アクチエンゲゼルシヤフト | 少なくとも2つの有機電子構成エレメントを有する装置、および該装置のための製造方法 |
DE10126859A1 (de) * | 2001-06-01 | 2002-12-12 | Siemens Ag | Verfahren zur Erzeugung von leitfähigen Strukturen mittels Drucktechnik sowie daraus hergestellte aktive Bauelemente für integrierte Schaltungen |
DE10126860C2 (de) * | 2001-06-01 | 2003-05-28 | Siemens Ag | Organischer Feldeffekt-Transistor, Verfahren zu seiner Herstellung und Verwendung zum Aufbau integrierter Schaltungen |
DE10131276B4 (de) | 2001-06-28 | 2007-08-02 | Infineon Technologies Ag | Feldeffekttransistor und Verfahren zu seiner Herstellung |
FR2829294B1 (fr) | 2001-09-03 | 2004-10-15 | Commissariat Energie Atomique | Transistor a effet de champ a grilles auto-alignees horizontales et procede de fabrication d'un tel transistor |
US6509611B1 (en) * | 2001-09-21 | 2003-01-21 | International Business Machines Corporation | Method for wrapped-gate MOSFET |
DE10151036A1 (de) * | 2001-10-16 | 2003-05-08 | Siemens Ag | Isolator für ein organisches Elektronikbauteil |
DE10151440C1 (de) | 2001-10-18 | 2003-02-06 | Siemens Ag | Organisches Elektronikbauteil, Verfahren zu seiner Herstellung und seine Verwendung |
DE10160732A1 (de) * | 2001-12-11 | 2003-06-26 | Siemens Ag | Organischer Feld-Effekt-Transistor mit verschobener Schwellwertspannung und Verwendung dazu |
JP4141138B2 (ja) * | 2001-12-21 | 2008-08-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
DE10212640B4 (de) * | 2002-03-21 | 2004-02-05 | Siemens Ag | Logische Bauteile aus organischen Feldeffekttransistoren |
US20030189227A1 (en) * | 2002-04-04 | 2003-10-09 | Honeywell International Inc. | High speed SOI transistors |
FR2838238B1 (fr) | 2002-04-08 | 2005-04-15 | St Microelectronics Sa | Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant |
US6886906B2 (en) * | 2002-04-09 | 2005-05-03 | Seiko Epson Corporation | Liquid ejecting apparatus |
DE10226370B4 (de) * | 2002-06-13 | 2008-12-11 | Polyic Gmbh & Co. Kg | Substrat für ein elektronisches Bauteil, Verwendung des Substrates, Verfahren zur Erhöhung der Ladungsträgermobilität und Organischer Feld-Effekt Transistor (OFET) |
WO2004017439A2 (de) | 2002-07-29 | 2004-02-26 | Siemens Aktiengesellschaft | Elektronisches bauteil mit vorwiegend organischen funktionsmaterialien und herstellungsverfahren dazu |
EP1532687B1 (en) * | 2002-08-07 | 2012-02-01 | Koninklijke Philips Electronics N.V. | Field effect transistor |
ATE395955T1 (de) * | 2002-08-08 | 2008-06-15 | Polyic Gmbh & Co Kg | Elektronisches gerät |
US7358121B2 (en) * | 2002-08-23 | 2008-04-15 | Intel Corporation | Tri-gate devices and methods of fabrication |
US7414513B2 (en) | 2002-08-23 | 2008-08-19 | Polyic Gmbh & Co. Kg | Organic component for overvoltage protection and associated circuit |
FR2845201B1 (fr) * | 2002-09-27 | 2005-08-05 | St Microelectronics Sa | Procede de formation de portions d'un materiau compose a l'interieur d'une cavite et circuit electrique incorporant des portions de materiau compose ainsi obtenues |
KR100481209B1 (ko) * | 2002-10-01 | 2005-04-08 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법 |
CN1726604A (zh) * | 2002-11-05 | 2006-01-25 | 波尔伊克两合公司 | 具有高分辨率结构的有机电子元件及其制造方法 |
DE10253154A1 (de) * | 2002-11-14 | 2004-05-27 | Siemens Ag | Messgerät zur Bestimmung eines Analyten in einer Flüssigkeitsprobe |
ATE540436T1 (de) * | 2002-11-19 | 2012-01-15 | Polyic Gmbh & Co Kg | Organisches elektronisches bauelement mit gleichem organischem material für zumindest zwei funktionsschichten |
DE50306538D1 (de) * | 2002-11-19 | 2007-03-29 | Polyic Gmbh & Co Kg | Organische elektronische schaltung mit stukturierter halbleitender funktionsschicht und herstellungsverfahren dazu |
DE10300521A1 (de) * | 2003-01-09 | 2004-07-22 | Siemens Ag | Organoresistiver Speicher |
DE10302149A1 (de) * | 2003-01-21 | 2005-08-25 | Siemens Ag | Verwendung leitfähiger Carbon-black/Graphit-Mischungen für die Herstellung von low-cost Elektronik |
WO2004066348A2 (de) * | 2003-01-21 | 2004-08-05 | Polyic Gmbh & Co. Kg | Organisches elektronikbauteil und verfahren zur herstellung organischer elektronik |
CA2515614A1 (en) * | 2003-01-29 | 2004-08-12 | Polyic Gmbh & Co. Kg | Organic storage component and corresponding triggering circuit |
JP4000087B2 (ja) * | 2003-05-07 | 2007-10-31 | 株式会社東芝 | 半導体装置およびその製造方法 |
KR100471173B1 (ko) * | 2003-05-15 | 2005-03-10 | 삼성전자주식회사 | 다층채널을 갖는 트랜지스터 및 그 제조방법 |
US6919250B2 (en) * | 2003-05-21 | 2005-07-19 | Advanced Micro Devices, Inc. | Multiple-gate MOS device and method for making the same |
US6909151B2 (en) * | 2003-06-27 | 2005-06-21 | Intel Corporation | Nonplanar device with stress incorporation layer and method of fabrication |
US7456476B2 (en) * | 2003-06-27 | 2008-11-25 | Intel Corporation | Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication |
US7176041B2 (en) * | 2003-07-01 | 2007-02-13 | Samsung Electronics Co., Ltd. | PAA-based etchant, methods of using same, and resultant structures |
DE10330064B3 (de) * | 2003-07-03 | 2004-12-09 | Siemens Ag | Logikgatter mit potentialfreier Gate-Elektrode für organische integrierte Schaltungen |
DE10330062A1 (de) * | 2003-07-03 | 2005-01-27 | Siemens Ag | Verfahren und Vorrichtung zur Strukturierung von organischen Schichten |
US6921700B2 (en) * | 2003-07-31 | 2005-07-26 | Freescale Semiconductor, Inc. | Method of forming a transistor having multiple channels |
FR2858876B1 (fr) * | 2003-08-12 | 2006-03-03 | St Microelectronics Sa | Procede de formation sous une couche mince d'un premier materiau de portions d'un autre materiau et/ou de zones de vide |
DE10338277A1 (de) * | 2003-08-20 | 2005-03-17 | Siemens Ag | Organischer Kondensator mit spannungsgesteuerter Kapazität |
DE10339036A1 (de) | 2003-08-25 | 2005-03-31 | Siemens Ag | Organisches elektronisches Bauteil mit hochaufgelöster Strukturierung und Herstellungsverfahren dazu |
DE10340643B4 (de) * | 2003-09-03 | 2009-04-16 | Polyic Gmbh & Co. Kg | Druckverfahren zur Herstellung einer Doppelschicht für Polymerelektronik-Schaltungen, sowie dadurch hergestelltes elektronisches Bauelement mit Doppelschicht |
DE10340644B4 (de) * | 2003-09-03 | 2010-10-07 | Polyic Gmbh & Co. Kg | Mechanische Steuerelemente für organische Polymerelektronik |
FR2860099B1 (fr) * | 2003-09-18 | 2006-01-06 | St Microelectronics Sa | Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu |
AU2003297751A1 (en) * | 2003-12-08 | 2005-07-21 | International Business Machines Corporation | Semiconductor memory device with increased node capacitance |
US7105390B2 (en) | 2003-12-30 | 2006-09-12 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
DE102004002024A1 (de) * | 2004-01-14 | 2005-08-11 | Siemens Ag | Organischer Transistor mit selbstjustierender Gate-Elektrode und Verfahren zu dessen Herstellung |
US7268058B2 (en) | 2004-01-16 | 2007-09-11 | Intel Corporation | Tri-gate transistors and methods to fabricate same |
KR100526887B1 (ko) * | 2004-02-10 | 2005-11-09 | 삼성전자주식회사 | 전계효과 트랜지스터 및 그의 제조방법 |
US7154118B2 (en) * | 2004-03-31 | 2006-12-26 | Intel Corporation | Bulk non-planar transistor having strained enhanced mobility and methods of fabrication |
KR100625177B1 (ko) * | 2004-05-25 | 2006-09-20 | 삼성전자주식회사 | 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법 |
JP4796329B2 (ja) | 2004-05-25 | 2011-10-19 | 三星電子株式会社 | マルチ−ブリッジチャンネル型mosトランジスタの製造方法 |
US7579280B2 (en) | 2004-06-01 | 2009-08-25 | Intel Corporation | Method of patterning a film |
KR100618831B1 (ko) * | 2004-06-08 | 2006-09-08 | 삼성전자주식회사 | 게이트 올 어라운드형 반도체소자 및 그 제조방법 |
DE102005026228B4 (de) * | 2004-06-08 | 2010-04-15 | Samsung Electronics Co., Ltd., Suwon | Transistor vom GAA-Typ und Verfahren zu dessen Herstellung |
US7319252B2 (en) * | 2004-06-28 | 2008-01-15 | Intel Corporation | Methods for forming semiconductor wires and resulting devices |
KR100822443B1 (ko) * | 2004-06-28 | 2008-04-16 | 인텔 코포레이션 | 반도체 선을 형성하는 방법, 반도체 구조, 장치, 시스템 및메모리 |
US7042009B2 (en) * | 2004-06-30 | 2006-05-09 | Intel Corporation | High mobility tri-gate devices and methods of fabrication |
US7348284B2 (en) * | 2004-08-10 | 2008-03-25 | Intel Corporation | Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow |
DE102004040831A1 (de) * | 2004-08-23 | 2006-03-09 | Polyic Gmbh & Co. Kg | Funketikettfähige Umverpackung |
KR100585157B1 (ko) * | 2004-09-07 | 2006-05-30 | 삼성전자주식회사 | 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법 |
US7071064B2 (en) * | 2004-09-23 | 2006-07-04 | Intel Corporation | U-gate transistors and methods of fabrication |
US7422946B2 (en) * | 2004-09-29 | 2008-09-09 | Intel Corporation | Independently accessed double-gate and tri-gate transistors in same process flow |
US7332439B2 (en) | 2004-09-29 | 2008-02-19 | Intel Corporation | Metal gate transistors with epitaxial source and drain regions |
US7361958B2 (en) * | 2004-09-30 | 2008-04-22 | Intel Corporation | Nonplanar transistors with metal gate electrodes |
US20060086977A1 (en) | 2004-10-25 | 2006-04-27 | Uday Shah | Nonplanar device with thinned lower body portion and method of fabrication |
KR100615096B1 (ko) * | 2004-11-15 | 2006-08-22 | 삼성전자주식회사 | 다중 채널을 갖는 모스 트랜지스터 제조방법 |
DE102004059467A1 (de) * | 2004-12-10 | 2006-07-20 | Polyic Gmbh & Co. Kg | Gatter aus organischen Feldeffekttransistoren |
DE102004059465A1 (de) * | 2004-12-10 | 2006-06-14 | Polyic Gmbh & Co. Kg | Erkennungssystem |
DE102004059464A1 (de) * | 2004-12-10 | 2006-06-29 | Polyic Gmbh & Co. Kg | Elektronikbauteil mit Modulator |
DE102004063435A1 (de) | 2004-12-23 | 2006-07-27 | Polyic Gmbh & Co. Kg | Organischer Gleichrichter |
US7193279B2 (en) * | 2005-01-18 | 2007-03-20 | Intel Corporation | Non-planar MOS structure with a strained channel region |
US7518196B2 (en) | 2005-02-23 | 2009-04-14 | Intel Corporation | Field effect transistor with narrow bandgap source and drain regions and method of fabrication |
DE102005009820A1 (de) * | 2005-03-01 | 2006-09-07 | Polyic Gmbh & Co. Kg | Elektronikbaugruppe mit organischen Logik-Schaltelementen |
DE102005009819A1 (de) | 2005-03-01 | 2006-09-07 | Polyic Gmbh & Co. Kg | Elektronikbaugruppe |
US20060202266A1 (en) | 2005-03-14 | 2006-09-14 | Marko Radosavljevic | Field effect transistor with metal source/drain regions |
KR100594327B1 (ko) * | 2005-03-24 | 2006-06-30 | 삼성전자주식회사 | 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법 |
US7563701B2 (en) * | 2005-03-31 | 2009-07-21 | Intel Corporation | Self-aligned contacts for transistors |
DE102005017655B4 (de) | 2005-04-15 | 2008-12-11 | Polyic Gmbh & Co. Kg | Mehrschichtiger Verbundkörper mit elektronischer Funktion |
KR100663360B1 (ko) * | 2005-04-20 | 2007-01-02 | 삼성전자주식회사 | 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들 |
US7858481B2 (en) | 2005-06-15 | 2010-12-28 | Intel Corporation | Method for fabricating transistor with thinned channel |
US7547637B2 (en) | 2005-06-21 | 2009-06-16 | Intel Corporation | Methods for patterning a semiconductor film |
US7411252B2 (en) * | 2005-06-21 | 2008-08-12 | International Business Machines Corporation | Substrate backgate for trigate FET |
US7279375B2 (en) | 2005-06-30 | 2007-10-09 | Intel Corporation | Block contact architectures for nanoscale channel transistors |
DE102005031448A1 (de) | 2005-07-04 | 2007-01-11 | Polyic Gmbh & Co. Kg | Aktivierbare optische Schicht |
DE102005035589A1 (de) | 2005-07-29 | 2007-02-01 | Polyic Gmbh & Co. Kg | Verfahren zur Herstellung eines elektronischen Bauelements |
US7354831B2 (en) * | 2005-08-08 | 2008-04-08 | Freescale Semiconductor, Inc. | Multi-channel transistor structure and method of making thereof |
US7402875B2 (en) | 2005-08-17 | 2008-07-22 | Intel Corporation | Lateral undercut of metal gate in SOI device |
DE102005044306A1 (de) | 2005-09-16 | 2007-03-22 | Polyic Gmbh & Co. Kg | Elektronische Schaltung und Verfahren zur Herstellung einer solchen |
US7479421B2 (en) | 2005-09-28 | 2009-01-20 | Intel Corporation | Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby |
US20070090416A1 (en) | 2005-09-28 | 2007-04-26 | Doyle Brian S | CMOS devices with a single work function gate electrode and method of fabrication |
US7341916B2 (en) * | 2005-11-10 | 2008-03-11 | Atmel Corporation | Self-aligned nanometer-level transistor defined without lithography |
US7485503B2 (en) | 2005-11-30 | 2009-02-03 | Intel Corporation | Dielectric interface for group III-V semiconductor device |
KR100707208B1 (ko) * | 2005-12-24 | 2007-04-13 | 삼성전자주식회사 | Gaa 구조의 핀-펫 및 그 제조 방법 |
US7396711B2 (en) | 2005-12-27 | 2008-07-08 | Intel Corporation | Method of fabricating a multi-cornered film |
US7449373B2 (en) | 2006-03-31 | 2008-11-11 | Intel Corporation | Method of ion implanting for tri-gate devices |
US20070257322A1 (en) * | 2006-05-08 | 2007-11-08 | Freescale Semiconductor, Inc. | Hybrid Transistor Structure and a Method for Making the Same |
US7670928B2 (en) * | 2006-06-14 | 2010-03-02 | Intel Corporation | Ultra-thin oxide bonding for S1 to S1 dual orientation bonding |
US7544594B2 (en) * | 2006-06-28 | 2009-06-09 | Intel Corporation | Method of forming a transistor having gate protection and transistor formed according to the method |
KR100745885B1 (ko) * | 2006-07-28 | 2007-08-02 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
US8143646B2 (en) | 2006-08-02 | 2012-03-27 | Intel Corporation | Stacking fault and twin blocking barrier for integrating III-V on Si |
FR2906238B1 (fr) * | 2006-09-27 | 2008-12-19 | Commissariat Energie Atomique | Procede de realisation d'un composant electromecanique sur un substrat plan |
FR2913526B1 (fr) * | 2007-03-09 | 2009-05-29 | Commissariat Energie Atomique | Procede de fabrication d'un transistor a effet de champ a grilles auto-alignees |
KR100898252B1 (ko) * | 2007-09-07 | 2009-05-18 | 주식회사 동부하이텍 | 반도체 소자 및 이의 제조방법 |
FR2921751B1 (fr) * | 2007-10-02 | 2009-12-18 | St Microelectronics Crolles 2 | Procede de realisation de dispositif semi-conducteur a architecture asymetrique |
WO2009081345A1 (en) * | 2007-12-21 | 2009-07-02 | Nxp B.V. | Improved manufacturing method for planar independent-gate or gate-all-around transistors |
US8362566B2 (en) | 2008-06-23 | 2013-01-29 | Intel Corporation | Stress in trigate devices using complimentary gate fill materials |
KR101458902B1 (ko) * | 2008-09-22 | 2014-11-07 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조 방법 |
US9054194B2 (en) * | 2009-04-29 | 2015-06-09 | Taiwan Semiconductor Manufactruing Company, Ltd. | Non-planar transistors and methods of fabrication thereof |
JP2011003797A (ja) * | 2009-06-19 | 2011-01-06 | Toshiba Corp | 半導体装置及びその製造方法 |
US8969154B2 (en) * | 2011-08-23 | 2015-03-03 | Micron Technology, Inc. | Methods for fabricating semiconductor device structures and arrays of vertical transistor devices |
US8975674B2 (en) * | 2012-11-09 | 2015-03-10 | National Applied Research Laboratories | Bridge structure |
US8955357B2 (en) * | 2013-03-15 | 2015-02-17 | Lighting Science Group Corporation | System and methods of embedding material in a glass substrate |
US9299784B2 (en) * | 2013-10-06 | 2016-03-29 | Taiwan Semiconductor Manufacturing Company Limited | Semiconductor device with non-linear surface |
KR102191215B1 (ko) | 2013-12-20 | 2020-12-16 | 삼성전자주식회사 | 에스램 셀 및 그 제조 방법 |
CN105097525B (zh) * | 2014-05-04 | 2018-06-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
CN104465354B (zh) * | 2014-12-24 | 2017-11-07 | 上海集成电路研发中心有限公司 | 全包围栅极结构及其制造方法 |
RS62866B1 (sr) | 2015-05-01 | 2022-02-28 | Onl Therapeutics Inc | Kompozicije peptida i postupci upotrebe |
US10522687B2 (en) | 2017-02-16 | 2019-12-31 | Qualcomm Incorporated | Wrap-around gate structures and methods of forming wrap-around gate structures |
US10535737B2 (en) | 2017-10-27 | 2020-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02302044A (ja) * | 1989-05-16 | 1990-12-14 | Fujitsu Ltd | 半導体装置の製造方法 |
JP2658569B2 (ja) * | 1990-11-28 | 1997-09-30 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
JP2603886B2 (ja) * | 1991-05-09 | 1997-04-23 | 日本電信電話株式会社 | 薄層soi型絶縁ゲート型電界効果トランジスタの製造方法 |
JPH05243572A (ja) * | 1992-02-27 | 1993-09-21 | Fujitsu Ltd | 半導体装置 |
JP2572003B2 (ja) * | 1992-03-30 | 1997-01-16 | 三星電子株式会社 | 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法 |
-
1994
- 1994-08-19 JP JP19566994A patent/JP3460863B2/ja not_active Expired - Fee Related
- 1994-09-14 US US08/305,826 patent/US5583362A/en not_active Expired - Lifetime
- 1994-09-16 DE DE4433086A patent/DE4433086C2/de not_active Expired - Fee Related
- 1994-09-16 KR KR1019940023657A patent/KR100220039B1/ko not_active IP Right Cessation
-
1995
- 1995-04-20 US US08/425,646 patent/US5578513A/en not_active Expired - Lifetime
-
1999
- 1999-01-06 KR KR1019990000101A patent/KR100336331B1/ko not_active IP Right Cessation
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09186341A (ja) * | 1995-12-26 | 1997-07-15 | Lg Semicon Co Ltd | 薄膜トランジスタ及びその製造方法 |
JP2006508523A (ja) * | 2002-03-20 | 2006-03-09 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 自己整合型ナノチューブ電界効果トランジスタおよびこれを製造する方法 |
JP2006080519A (ja) * | 2004-09-07 | 2006-03-23 | Samsung Electronics Co Ltd | ワイヤチャンネルを有する電界効果トランジスタ及びその製造方法 |
US7781290B2 (en) | 2004-10-11 | 2010-08-24 | Samsung Electronics Co., Ltd. | Complementary metal-oxide semiconductor (CMOS) devices including a thin-body channel and dual gate dielectric layers and methods of manufacturing the same |
JP2008517468A (ja) * | 2004-10-15 | 2008-05-22 | ナノシス・インコーポレイテッド | ナノワイヤを基礎にした電子デバイスにおけるゲート開閉形態および改良された接点のための方法、システム、および装置 |
KR100718149B1 (ko) * | 2006-02-07 | 2007-05-14 | 삼성전자주식회사 | 게이트-올-어라운드 구조의 반도체 소자 |
US8860021B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, method for manufacturing the semiconductor element, and semiconductor device including the semiconductor element |
US9236428B2 (en) | 2011-12-23 | 2016-01-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor element, method for manufacturing the semiconductor element, and semiconductor device including the semiconductor element |
US9362397B2 (en) | 2013-09-24 | 2016-06-07 | Samsung Electronics Co., Ltd. | Semiconductor devices |
JP2015233073A (ja) * | 2014-06-10 | 2015-12-24 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP3460863B2 (ja) | 2003-10-27 |
DE4433086C2 (de) | 1996-06-27 |
US5583362A (en) | 1996-12-10 |
US5578513A (en) | 1996-11-26 |
DE4433086A1 (de) | 1995-03-30 |
KR100220039B1 (ko) | 1999-09-01 |
KR100336331B1 (ko) | 2002-05-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3460863B2 (ja) | 半導体装置の製造方法 | |
US5578524A (en) | Fabrication process of a semiconductor device with a wiring structure | |
US5464791A (en) | Method of fabricating a micro-trench storage capacitor | |
JPH04192564A (ja) | トランジスタの製造方法 | |
JPH0475390A (ja) | 半導体記憶装置 | |
JPS5933880A (ja) | 半導体装置の製造方法 | |
JP3358544B2 (ja) | 電界効果型トランジスタの製造方法 | |
JP3499859B2 (ja) | 半導体装置 | |
JP2004006736A (ja) | 半導体装置の製造方法 | |
TW202006831A (zh) | 半導體裝置與其形成方法 | |
US6998310B2 (en) | Processes for making a single election transistor with a vertical channel | |
EP0429404A2 (en) | A process for forming a field isolation structure and gate structure in integrated MISFET devices | |
JP2571004B2 (ja) | 薄膜トランジスタ | |
JPH03227024A (ja) | 半導体装置の製造方法 | |
JP4449776B2 (ja) | 半導体装置の製造方法 | |
JPS6230494B2 (ja) | ||
JP3644977B2 (ja) | 多結晶シリコン薄膜トランジスタの製造方法 | |
JPH08222736A (ja) | Mos型トランジスタの製造方法 | |
JPH05190854A (ja) | 半導体装置の製造方法 | |
JPH01122149A (ja) | 半導体装置およびその製造方法 | |
KR100370144B1 (ko) | 반도체 소자의 이중게이트 형성 방법 | |
JPS5950540A (ja) | 半導体装置の製造方法 | |
JPH07118483B2 (ja) | 化合物半導体素子の製造方法 | |
JPH0529624A (ja) | 薄膜トランジスタ及びその製造方法 | |
JPS58200572A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070815 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080815 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090815 Year of fee payment: 6 |
|
LAPS | Cancellation because of no payment of annual fees |