KR100220039B1 - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR100220039B1
KR100220039B1 KR1019940023657A KR19940023657A KR100220039B1 KR 100220039 B1 KR100220039 B1 KR 100220039B1 KR 1019940023657 A KR1019940023657 A KR 1019940023657A KR 19940023657 A KR19940023657 A KR 19940023657A KR 100220039 B1 KR100220039 B1 KR 100220039B1
Authority
KR
South Korea
Prior art keywords
film
silicon
channel
forming
oxide film
Prior art date
Application number
KR1019940023657A
Other languages
English (en)
Inventor
시게토 마에가와
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Application granted granted Critical
Publication of KR100220039B1 publication Critical patent/KR100220039B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Weting (AREA)

Abstract

반도체 장치는 절연막이 형성된 반도체 기판과 채널 부재사이에 공간을 형성하는 것에 의해 형성된 채널부재와, 상기 채널 부재를 커버하도록 상기 채널 부재위와 상기 공간내에 형성된 제어전극을 가지는 적어도 하나의 트랜지스터를 포함한다.
상기 제어전극은 채널 부재의 2개 표면의 각각에 채널을 형성하도록 작용 한다.
상기 채널 부재는 다결정 반도체로 만들어진다.

Description

반도체 장치의 제조방법
제1a도∼제1c도 및 제2a도∼제2d도는 본 발명의 제1실시예에 따른 반도체 장치와 그의 제조방법을 나타낸 도면.
제3a도∼제3d도 및 제4a도∼제4d도는 본 발명의 제1실시예의 반도체장치 및 그의 제조방법을 나타낸 단면도.
제5도는 본 발명의 제1실시예의 개구 폭을 나타낸 도면.
제6a도∼제6c도 및 제7a도∼제7c도는 본 발명의 제 2 실시예에 따른 반도체장치와 그의 제조방법을 나타낸 도면.
제8a도∼제8e도 및 제9도는 본 발명의 제2실시예의 반도체 장치와 그의 제조방법을 나타낸 단면도.
제10도는 채널 실리콘막의 늘어뜨려짐을 나타낸 도면.
제1la도∼제11c도는 본 발명의 제3실시예에 따른 반도체장치와 그의 제조방법을 나타낸 도면.
제12a도∼제12e도는 본 발명의 제 3 실시예에 따른 반도체장치와 그의 제조방법을 나타낸 단면도.
제13a도∼제13c도는 본 발명의 제4실시예에 따른 반도체장치와 그의 제조방법을 나타낸 도면.
제14a도∼제14e도는 본 발명의 제4실시예에 따른 반도체장치와 그의 제조방법을 나타낸 단면도.
제15도는 본 발명의 제5실시예의 반도체장치의 단면도.
제16도는 본 발명의 제5 및 제6실시예의 반도체장치에서 채널 길이 L, 채널 실리콘막 두께 t, 브리지 높이 h 및 브리지의 늘러뜨림의 관계를 나타낸 그래프.
제17a도와 제17b도는 본 발명의 제5실시예의 반도체장치의 단면도와 평면도.
제18a도와 제18b도는 본 발명의 제7실시예에 따른 반도체장치의 도면.
제19a도와 제19b도는 본 발명의 제 7 실시예의 반도체장치의 단면도와 평면도.
제20a도∼제20d도 및 제21a도∼제21d도는 본 발명의 제 9 실시예에 따른 반도체 제조방법을 나타낸 도면.
제22a도∼제22e도는 본 발명의 제13실시예에 따른 반도체장치의 제조방법을 나타낸 도면.
제23도는 본 발명의 제14실시예에 따른 반도체 장치의 단면도.
제24도는 본 발명의 제14실시예의 반도체 장치에서 폴리실리콘 두께와 폴리실리콘 입자 사이즈 관계를 나타낸 그래프.
제25a도∼제25c도는 본 발명의 제14실시예의 반도체 장치 제조방법의 단면도.
제26a도∼제26c도, 제27a도∼제27c도, 제28a도∼제28d도, 그리고 제29a도∼제29d도는 본 발명의 제15실시예에 따른 반도체장치 및 그의 제조방법을 나타낸 도면.
제30도는 본 발명의 제16실시예에 따른 반도체장치의 단면도.
제31a도∼제31c도는 종래의 반도체장치와 종래의 제조방법을 나타낸 도면.
제32a도∼제32e도 및 제33도는 종래의 반도체장치 및 종래의 제조방법의 단면도.
본 발명은 반도체 박막으로 형성되는 반도체 장치의 제조방법에 관한 것이다.
제31a,31b 및 31c도는 IEDM '90(International Electron Devices Meeting) Technical Digest의 595 페이지에 기재된 바와 같은 박막트랜지스터의 게이트 올 어라운드(gate all around(GAA))형을 가지는 반도체 장치의 구조 및 그 트랜지스터를 제조 방법을 나타낸다.
제31a도∼제31c도에 도시한 실리콘 기판상에 트랜지스터의 전극형성용 기초로서 제공되는 절연막인 제 1 실리콘 산화막(2)과 트랜지스터의 출력전극을 형성하는 실리콘 단결정으로 형성되는 채널 실리콘막(3)이 형성된다.
실리콘 기판(1), 제 1 실리콘 산화막(2) 및 채널 실리콘막(3)은 SIM0X(Sepa-ration by IMplanted 0Xygen)라고 하는 제조방법에 의해 형성된다.
SIM0X 공정에서, 산소가 고농도 이온주입에 의해 실리콘 기판에 도입되어, 산화막을 형성하는 것에 의해, 실리콘 기판(1)과 채널 실리콘막(3)이 분리된다
개구(4)가 샌드위치 방식으로 도시예(제31b도에 표시된 화살표 q와 q'의 방향으로)에서 나타낸 것과 같이, 상하에서 게이트 전극(6)이 채널 실리콘막(3)의 일부를 커버할 수 있도록 제 1 실리콘 산화막(2)에 형성된다
게이트 전극(6)의 이러한 형성은 이러한 GAA 트랜지스터의 특징이다.
제 2 실리콘 산화막(5)은 채널 실리콘막(3)과 게이트 전극(6)사이의 절연을 위해 게이트 절연막으로서 형성된다. 게이트 전극(6)은 폴리실리콘막으로 형성된다.
제32a도∼제32e도는 이 반도체 장치를 제조하는 공정도이다.
이러한 도면들의 각각은 제31c도의 A-A'선에 대응하는 선에 따른 단면도이고, 제32b도, 제32c도와 제32e도는 제31a도, 제31b도와 제31c도의 단면도이다.
제33도는 제31c도의 B-B'선에 따른 단면도이다.
이러한 구성을 가지는 GAA 트랜지스터는 그것이 온일 때, 큰 전류가 트랜지스터를 통하여 흐르는 것을 특징으로 한다.
GAA 트랜지스터에 있어서, 제31c도, 제32e도와 제33도에 도시한 바와 같이, 게이트 전극(6)은 채널 실리콘막(3)이 상하(제31b도와 제32e도에 표시된 q와 q' 방향에서)에서 채널 실리콘막(3)의 2개 표면에 접하는 게이트 전극(6)의 부분사이에서 샌드위치되는 방식으로 형성된다.
채널은 게이트 전극(6)의 바이어스에 의해 채널 실리콘막(3)에 형성되어, 전류를 발생한다.
그러므로, 제31c, 32e와 제33도에 도시한 구성에서, 채널은 방향 q와 q'에 대향하는 방향에서 접하는 채널 실리콘막(3)상의 상하 계면에 형성된다.
따라서, 트랜지스터가 온일 때, 트랜지스터를 통하여 흐르는 전류는 한쪽에만 게이트 전극이 형성되는 종래의 트랜지스터 전류의 적어도 두배가 된다.
더욱이, 채널 실리콘막(3)이 얇으면, 채널은 큰 전류가 흐를 수 있도록 채널 실리콘막을 통하여 형성된다.
이하, GAA 트랜지스터를 제조하는 방법을 설명한다.
우선, SIMOX 웨이퍼의 표면 실리콘막(21)은 선택적으로 식각되어, 소망하는 패턴을 형성하고(제32a도), 채널 실리콘막(3)은 포토리소그래피에 의해 소망하는 패턴에 따라 형성된다(제31a, 32b도).
다음, 채널이 형성되어 있는 GAA 트랜지스터의 채널 실리콘막(3)의 일부분 밑에 위치한 제 1 실리콘 산화막(2)의 일부분이 습식식각에 의해 제거되어, 개구(4)가 형성된다.
그 결과, 채널이 형성될 채널 실리콘막(3)의 부분이 A-A'선(제31b, 32c도)에 따른 단면도에서 나타낸 바와 같이, 개구(4)위에서 브리지와 같이 연장된다.
다음, 트랜지스터의 게이트 절연막으로서 사용되는 제 2 실리콘 산화막(5)이 형성된다(제32d도).
제 2 실리콘 산화막(5)은 화학기상증착법(CVD)에 의해 형성되기 때문에, 채널 실리콘막(3)의 전면을 커버한다.
그 다음, 게이트 전극(6)을 형성하는 폴리실리콘막은 제 2 실리콘 산화막(5)상에 증착에 의해 형성되고, 포토리소그래피에 의해 소정의 패턴에 따라서 패턴된다.
이러한 방식으로, GAA 트랜지스터는 채널이 형성된(제31c, 32e도) 채널 실리콘막(3)의 상하 양측에 게이트 전극(6)이 형성되어 완성된다.
채널은 채널 실리콘막(3)의 상하 양측에 각각 형성된다.
제33도에 도시한 바와 같이, 게이트 전극(6)이 위로부터 식각되므로, 이와 같이 형성된 GAA 트랜지스터(B-B'선에 따른)의 단면, 채널 실리콘막(3)밑에 형성된 게이트 전극부분(6b)은 패터닝시에 식각되지 않고 잔류한다.
그러므로, 게이트 전극(6b)은 채널 실리콘막(3)위에 형성되는 게이트 전극 부분(6a)보다 더 길다.
이러한 종류의 종래의 반도체 장치는 SIM0X 공정에 의해 구성 및 제조되었다.
이것은 채널 실리콘막(3)이 채널을 통하여 더 큰 전류가 흐를 수 있도록 단결정으로 형성되기 때문이다.
하지만, 이러한 방식으로 형성되는 GAA 트랜지스더상에 실리콘 단결정을 겹쳐 놓는 것에 의해 실리콘 단결정을 형성하는 것은 불가능하다.
GAA 트랜지스터는 다층 구성이 아닌, 많아야 한층의 구성으로 형성될 수 있다.
그러므로, 종래의 GAA 트랜지스터의 집적밀도를 증가시키는 것은 어렵다.
종래의 반도체 장치의 제조 공정에서, 우선 채널 실리콘막(3)이 단결정 실리콘막(21)으로 형성되고, 이어서 박막 트랜지스터를 형성하는 개구(4)가 형성된다.
따라서, 개구(4)를 형성하는 식각으로서 건식식각이 실행될 수 없고(채널실리콘막(3)에 의해 덮여진 제 1 실리콘 산화막(2)의 부분을 제거하는 것이 어렵기 때문에), 그리고 하이드로플루오릭산(hydrofluoric acid)과 같은 액체를 사용하는 습식식각이 실행된다.
하지만, 습식식각은 등방성 식각이므로, 물질은 모든 방향으로 동일하게 식각된다.
따라서, 제 1 실리콘 산화막(2)은 실리콘 기판(1)의 방향(제32c도의 q방향)으로 식각될 뿐만 아니라, 실리콘 기판에 평행한 방향, 즉 제32c도에 도시한 바와 같은 q 방향에 수직한 p 방향으로도 식각되어, 결과적으로 개구(4)는 p 방향으로 리소그래피 스텝에서 설치된 레지스트막 패턴보다 약간 더 크다.
따라서, GAA 트랜지스터의 집적밀도의 증가를 위해 매우 미세한 패턴에 따른 개구(4)를 형성하는 것은 어렵다.
상기 문제점을 감안한, 본 발명의 목적은 채널이 형성된 부분이 집적 밀도를 향상시키기 위해 미세하게 구성될 수 있는 박막 트랜지스터의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따르면, 채널부재와 절연막이 형성된 반도체 기판사이에 공간에 설치하는 것에 의해 형성된 채널부재를 가지는 트랜지스터 및 그 채널부재를 커버하도록 형성된 제어전극을 포함하며, 상기 제어전극은 채널부재의 2개 표면 각각에 채널을 형성할 수 있고, 상기 채널 부재를 다결정 반도체로 형성하는 반도체 장치의 제조방법을 제공한다.
실시예
(실시예 1)
본 발명의 제1실시예를 도면을 참조하여 설명한다.
제1a도∼제1c도 및 제2a도∼제2d도는 이 실시예에 따른 반도체 장치의 구성과 그 반도체 장치를 제조하는 방법을 나타낸 도면이다.
제2a도에 도시한 공정 스텝은 제1c도에 도시한 공정 스텝에 이어진다.
제1a도∼제1c도 및 제2a도∼제2d도에서는 실리콘 기판(1)과 그 실리콘기판(1)상에 형성된 제 1 실리콘 산화막(2)을 나타내며, 그 제 1 실리콘 산화막은 트랜지스터의 전극형성 위한 기초로서 형성된다.
채널 설리콘막(3)은 박막 형성방법에 의해 폴리실리콘으로 형성되며, 트랜지스터의 채널을 형성하도록 형성된다.
개구(4)가 제 1 실리콘 산화막(2)에 형성되고, 게이트 전극(6)이 샌드위치 방식으로 상하에서 채널 실리콘막(3)의 일부분을 커버하게 된다.
제 2 실리콘 산화막(5)은 채널 실리콘막(3)과 게이트 전극(6)간을 절연하기 위한 게이트 절연막으로서 형성된다.
그 게이트 전극(6)은 폴리실리콘막으로 형성된다.
실리콘 질화막(8)은 개구(4)를 일시적으로 밀폐하기 위한 의사막으로 형성되어, 채널 실리콘막(3)의 물질이 개구(4)에 들어가는 것을 방지한다.
제3a도∼제3d도 및 제4a도∼제4d도는 제1c도 또는 제2d도의 A-A'선에 대응하는 선에 따른 단면도이다.
제3a도 및 제3c도는 각각 제1a도와 제1b도의 단면도이다.
제4a,4b,4c도는 각각 제1c,2a,2b도의 단면도이고, 제4d도는 제2c도와 2d도의 단면도이다.
채널 실리콘막(3)으로서 폴리실리콘을 사용하는 이 실시예의 GAA 트랜지스터는 종래의 GAA 트랜지스터의 경우에서와 같이, 트랜지스터가 온일때, 큰 전류가 채널 실리콘막을 통하여 흐르는 것을 특징으로 한다.
즉, 채널이 채널 실리콘막(3)(제4d도에 표시된 화살표 q와 q'의 방향에 수직)의 상하 계면의 각각에 형성되므로, 트랜지스터가 온일 때, 그 트랜지스터를 통한 전류는 채널이 일측에만 형성되는 종래의 트랜지스터의 전류에 비하여 실질적으로 2배가 된다.
한편, 채널 실리콘막(3)이 폴리실리콘으로 형성되는 이 실시예의 트랜지스터는 채널 실리콘막(3)이 실리콘 단결정으로 형성되는 종래의 기술과 비교하여, 더욱 높은 자유도로 구성될 수 있다.
즉, 종래의 GAA 트랜지스터가 1층 구조로만 형성될 수 있음에 반하여, 채널 실리콘막(3)의 다중층은 실리콘 단결정 대신에 폴리실리콘을 사용하여 형성될 수 있으므로, 이 실시예에 따라 트랜지스터를 제조하는 방법에서 에피텍셜층을 형성할 필요가 없다.
이에 따라, 본 발명은 필요에 따라 몇층의 다중층 구조로 소망하는 트랜지스터를 형성하는 것을 가능하게 한다.
이 효과는 다중층 구조를 가지는 스태틱 랜덤 액세스 메모리(SRAM)에 GAA트랜지스터의 적용을 위해 필요한 조건이다.
더욱이, 실리콘 단결정을 성장할 필요가 없으므로, 본 발명의 기판으로서 실리콘 기판을 사용하는 것이 항상 필요하지는 않다.
따라서, 기판을 선택하는 자유도가 증가한다.
예를 들면, 트랜지스터는 유리 기판상에 형성될 수 있고, 따라서 GAA 트랜지스터를 박막 트랜지스터(TFT)형 액정패널에 적용하는 것이 가능하다.
이 실시예의 반도체 장치를 제조하는 방법을 설명한다.
[스텝 A]
소정의 두께(약 1000Å)를 가지는 실리콘 산화막이 열산화에 의해 실리콘 기판(1)상에 형성된다.
소정의 레지스트 패턴이 포토리소그래피에 의해 실리콘 산화막상에 형성되고, 그 실리콘 산화막이 비등방성 건식식각 기술(반응성 이온 식각)을 사용하여 제거되어, 소정의 사이즈(제1a,3a도)를 가지는 개구(4)가 형성된다.
소망하는 패턴을 가지는 식각된 실리콘 산화막이 제 1 실리콘 산화막(2)으로 잔존한다.
비등방성 건식식각 기술이 사용되므로, 실리콘 산화막은 실리콘 기판(1)의 방향(제3a도의 방향 q)으로 식각되고, 실리콘 기판(1)에 평행한 방향(제3a도의 방향 p)으로는 식각되지 않는다.
따라서, 개구(4)는 레지스트 패턴보다 크게되지 않는다.
그러므로, 개구(4)를 미세하게 형성하는 것이 가능하다.
개구(4)가 건식식각에 의해 형성될 때, 제 1 실리콘 산화막(2)의 대응부분은 완전히 제거되어, 실리콘 기판(1)이 노출되거나, 또는 실리콘 기판(1)을 커버 하는 제 1 실리콘 산화막(2)의 층이 남게된다.
즉, 소정 깊이의 개구(4)(약 1000Å)를 설치하는데 충분한 식각량이 충족된다.
또한, 개구(4)의 사이즈(면적)는 형성되는 박막 트랜지스터의 사이즈(L와 W)보다 약간 크게 되도록 선택된다.
[스텝 B]
이렇게 형성된 개구(4)는, 채널 실리콘막(3)이 형성될 때 채널 실리콘막(3)이 개구(4)에 들어가 채우는 것을 방지하기 위해 저압증착법(LP-CVD)(예컨대, 700∼800℃의반응온도에서)(제3b도)에 의해 실리콘 질화막(8)으로 채워진다.
제1실리콘 산화막(2), 채널 실리콘막(3) 및 다른 부분 또는 부재에 영향을 주지않고 후에 설명하는 스텝에서 계속하여 개구(4)의 실리콘 질화막(8)을 제거하는 것이 필요하다.
따라서, 개구(4)에 채워지는 물질은 습식식각에 의해 선택적으로 제거될 수 있는 물질이어야 한다(예컨대, 실리콘 산화막과 폴리실리콘 보다 더욱 용이하게 식각될 수 있는 특성을 가지는 물질).
이러한 조건을 충족하는 물질로서, 실리콘 질화막이 사용된다.
또한, 고온의 인산 등이 실리콘 질화막을 제거하는 식각용액으로서 사용된다.
개구(4)를 채우기 위해, LP-CVD에 의해 증착되는 실리콘 질화막(8)은 예를들면, 제 3b도에 도시한 바와 같이, 개구(4)(0.25μm)의 폭(넓이)과 같거나 또는 그의 1/2 이상이거나, 또는 개구의 폭이 0.5μm이면 더욱 큰 두께를 갖는다.
다음, 비등방성 식각(반응성 이은식각 등)이 전면의 에치-백을 위해 실행된다.
즉, 식각은 제3c도에 도시된 바와 같이, 실리콘 질화막(8)을 제거하기 위해 행하여지며, 제 1 실리콘 산화막(2)이 노출될 때 중지된다.
실리콘 질화막(8)이 실리콘 질화막으로 채워지는 개구(4)에만 남게되는 것에 의해, 막(2, 8)의표면은 서로가 평평하게 된다(제1b도).
[스텝 C]
폴리실리콘으로된 채널 실리콘막(3)은 불순물을 첨가하지 않은 LP-CVD(예를 들면, 400∼700℃의 반응 온도에서)에 의해 소정의 두께(400A)로 폴리실리콘을 증착하고, 포토리소그래피와 식각(제1c도, 제4a)을 행하는 것에 의해 충진된 실리콘 질화막(8)상에 형성된다.
[스텝 D]
스텝 B 에서 충진되도록 형성된 실리콘 질화막(8)은 제거된다.
예를 들면, 실리콘 질화막(8)은 150∼200℃의 고온 인산에 침적하는 것에 의해 제거된다.
공간(10)이 제 1 폴리실리콘(3)(제2a, 4b도)밑에 형성된다.
공간의 높이는 실리콘 기판(1)이 개구(4)를 통하여 노출되면, 제 1 실리콘 산화막(2)의 두께와 같게 된다.
[스텝 E]
제 2 실리콘 산화막(5)은 LP-CVD(예컨대, 600∼900℃의 반응온도)에 의해 소정의 두께(200Å)로 증착된다.
제 2 실리콘 산화막(5)은 제 1 실리콘 산화막(2)의 표면, 채널 실리콘막(3)둘레 부분 및 개구(4)에 형성된다(제2b, 4c도).
실리콘 산화막(5)은 열산화(800∼1000℃의 반응온도에서)에 의해 형성된다.
[스텝 F]
게이트 전극(6)을 형성하기 위하여, 인이 첨가된 폴리실리콘막(11)이 소정의 두께(약 1500Å)(제2c도)로 스텝 E 에서 형성된 실리콘 산화막(5)상에 LP-CVD(예를들면 500∼700℃의 반응온도)에 의해 증착된다.
LP-CVD의 커버리지(coverage)는 매우 넓으므로, 공간(10)은 폴리실리콘막(11)으로 완전히 채워진다.
[스텝 G]
폴리실리콘막(11)은 포토리소그래피와 식각(제2d, 4d도)에 의해 소정의 패턴에 따라 형성되어, GAA 트랜지스터의 게이트 전극(6)을 형성한다.
[스텝 H]
비소가 폴리실리콘막(게이트 전극)(6)으로 커버되지 않은 채널 실리콘막(3)의 부분에 이온주입에 의해 도입되어, N-형 영역 즉, 박막 트랜지스터의 소오스와 드레인 영역을 형성한다.
상기와 같이, 이 실시예의 반도체 장치의 제조방법에 있어서, GAA 트랜지스터의 채널 실리콘막(3)밑에 설치된 개구(4)는 채널 실리콘막(3)이 형성되기 전에 형성된다.
따라서, 개구는 습식식각 대신에 비등방성 건식식각에 의해 형성될 수 있으므로, 미세패턴에 따라 형성될 수 있다(약 1.0μm).
개구(4)가 습식식각에 의해 형성되면, 제5도를 참조하여 하기에서 설명하는 이유 때문에, 미세한 패턴을 형성하는 것이 불가능하다.
제5도는 제 1 실리콘 산화막(2)이 개구(4)를 형성하기 위해 개구폭(D)을 가지는 레지스트(31)를 사용하여 식각되는 경우에 있어서 개구(4)의 형성 단면도이다.
제 1 실리콘 산화막(2)이 하이드로플루오릭산 용액을 사용하여 제거될때, 제5도에 도시된 것과 같이, 수직과 가로방향으로 거리(d)를 통하여 에치된다.
가로방향으로 식각되는 것을 측면식각이라 한다.
측면식각에 의해, 2d에 의한 레지스터(31)의 개구폭(D)보다 더 큰 폭을 가지는 식각된 개구(32)는 실리콘 기판(1)이 노출될때 형성되어, 식각이 완료된다.
측면식각은 습식식각의 경우에 이러한 방식으로 일어나고, 따라서 식각된 개구의 사이즈는 레지스트(31)의 개구폭(D)에 대응하는 소망하는 사이즈 보다 크다.
소망하는 폭(D)을 가지는 개구(32)를 식각하기 위하여, 레지스트(31)의 개구 사이즈는 측면식각(D'=D-2d)에 의해 발생되는 사이즈의 증가에 대응하는 값(2d)에 의해 축소된다.
그러나, 레지스트 개구폭(개구한계)에는 일정한 한계가 있고, 레지스트 개구폭은 리소그래피의 최소 식각폭보다 작게될 수는 없다.
즉, 제 1 실리콘 산화막(2)의 개구의 최소폭은 리소그래피와 측면 식각거리에 의해 결정되는 최소 개구폭의 합보다 작을 수는 없다.
반대로, 건식식각을 사용하는 경우에는, 식각된 개구(32)는 측면 식각효과가 실질적으로 없으므로, 실질적으로 최소 개구폭과 같은 폭을 가지도록 형성될 수 있다.
이에 의해, 이 제 1실시예에 따라 건식식각을 행하는 것만으로도 약 1μm의 레지스트 개구 한계내의 사이즈를 가지는 개구를 형성하는 것이 가능하다.
(실시예 2)
본 발명의 제2실시예를 설명한다.
이 실시예에서, GAA 트랜지스터는 제 1 실시예의 개구(4)를 사용하지 않고 형성된다.
제6a도∼제6c도 및 제7a도∼제7c도는 이 실시예에 따른 반도체 장치의 구조와 그 반도체 장치의 제조방법을 도시한 도면이다.
제7a도에 나타낸 공정 스텝은 제6c도에 도시한 공정스텝에 이어진다.
이 실시예에서, 실리콘 질화막(9)이 제 1 실리콘 산화막(2)상에 형성되어, 제 1 실리콘산화막(2)과 채널 실리콘막(3)사이에 공간(10)을 설치한다.
실리콘 기판(1), 제 1 실리콘 산화막(2), 채널 실리콘막(3), 제 2 실리콘산화막(5) 및 게이트 전극(6)은 제 1 실시예와 같기 때문에, 상세히 설명하지 않는다.
제8a도∼제8e도는 제6c도 또는 제7c도의 A-A'선에 대응하는 선에 따른 단면도이다.
제8a,8b,8c,8d도는 각각 제6a,6b,6c,7a도의 단면도이고, 제8e도는 제7b도와 제7c도의 단면도이고, 제9도는 제7c도의 B-B'선에 따른 단면도이다.
이하, 이 실시예의 반도체 장치의 제조방법을 설명한다.
[스텝 A]
소정의 두께(약 1000Å)를 가지는 제 1 실리콘 산화막(2)은 예를 들면, 열산화에 의해 실리콘 기판(1)상에 형성되고, 소정의 두께(약 2000Å)를 가지는 실리콘 질화막(9)은 LP-CVD(예를 들면, 700∼800℃의 반응온도에서)에 의해 제 1 실리콘 산화막(2)의 표면상에 형성된다.
그 다음, 실리콘 질화막(9)은 트랜지스터(제6a, 8a도)의 채널의 소망하는 폭에 따라 선형으로 패턴된다.
[스텝 B]
트랜지스터의 채널 실리콘막(3)을 형성하는 폴리실리콘막은 LP-CVD(예를들면, 500∼700℃의 반응온도에서)에 의해 소정의 두께(500Å)와 소망하는 패턴(제6b,8b도)으로 스텝 A에서 형성된 제 1 실리콘 산화막(2)과 실리콘 질화막(9)상에 형성된다.
[스텝 C]
스텝 A 에서 형성된 실리콘 질화막은 예를 들면, 150℃의 고온인산에 침적하는 것에 의해 전체가 제거될 수 있다(제6c, 8c도).
채널 실리콘막(3)은 실리콘 질화막(9)이 채널 실리콘막(3)의 하부를 통과하는 위치에 형성된 상승부분을 갖는다.
실리콘 질화막(9)이 제거될 때, 공간(10)은 제6c도와 제8c도에 도시한 바와 같이, 채널 실리콘막(3)의 하부 부분에 형성된다.
이에 의해, 게이트 전극 부분사이의 채널 실리콘막(3)을 샌드위치하는 공간(10)은 개구(4)가 설치되지 않아도 형성될 수 있다.
인산용액은 실리콘 산화막을 식각하는 효과가 없으므로, 실리콘 기판(1)상의 제 1 실리콘 산화막(2)은 그대로 잔존한다.
[스텝 D]
게이트 절연막으로서 사용되는 제 2 실리콘 산화막(5)은 LP-CVD(400∼900℃의 반응온도에서)에 의해 소정의 두께(200Å)로 전 표면상에 증착된다.
제 2 실리콘 산화막(5)은 제 1 실리콘 산화막(2)뿐만아니라 브리지형 채널 실리콘막(3)의 둘레에 형성된다(제7a, 8b도).
[스텝 E]
인이 첨가된 제 2 폴리실리콘막(도프된 폴리실리콘막)(12)은 LP-CVD(500∼700℃의 반응온도에서 PH3을 포함하는 SiH4가스를 사용)에 의해 소정의 두께(약 2000Å)로 스텝 D에서 형성된 제 2 실리콘 산화막(5)상에 증착된다.
브리지형 채널 실리콘막(3)의 하부부분의 공간(10)(약 2000Å의 높이를 가지는)은 증착막을 형성하는 LP-CVD의 커버리지가 매우 넓기 때문에 제 2 폴리실리콘막(12)으로 완전히 채워진다(제7b, 8e도).
[스텝 F]
제 2 폴리실리콘막(12)은 소망하는 패턴에 대응하는 형상으로 제작되어, 게이트전극(6)을 형성한다.
즉, 게이트 전극(6)을 형성하는 도프된 제 2 폴리실리콘막(12)의 부분이 소망 하는 패턴에 따라 형성된다(제7c도).
그 결과, 채널 실리콘막(3)은 제8e도에 도시된 것과 같이, 게이트 전극(6)에 의해 커버된다.
제7c도의 B-B'선에 따른 제9도의 단면도를 참조하면, 저부 게이트 전극 부분(6b)은 상부 게이트 전극부분(6a)보다 길다.
다음, 채널 실리콘막(3)상에 놓인 게이트 전극(6)을 마스크로 사용하여 상부로부터 비소를 주입한다.
트랜지스터의 소오스와 드레인 전극을 형성하는 것에 의해, GAA 트랜지스터가 완성된다.
상술한 바와 같이, 제 2 실시예의 반도체 장치를 제조하는 방법에서, 공간(10)이 채널 실리콘막(3)과 제 1 실리콘 신화막(2)사이에 설치되어, 개구의 형성없이 GAA트랜지스터의 게이트 전극(6)을 형성한다.
개구를 형성하는 스텝이 제외될 수 있으므로, 제조공정이 단순화될 수 있다.
또한, 본 발명은 집적도가 증가되도록 미세하게 트랜지스터를 형성하는 것을 가능하게 한다.
제 1 과 제 2 실시예에서, 공간(10)은 실리콘 질화막을 사용하여 형성된다.
하지만, 어떤 다른 물질도 채널 실리콘막(3)과 다른 부재에 영향을 주지않고, 습식식각에 의해 후에 선택적으로 제거될 수 있는한 공간(10)을 형성하기 위해 사용될 수 있다.
하지만, 물질을 증착하여 제거하는 스텝사이의 LP-CVD 스텝에서 가열(약 600℃의 온도에서)에서 내구력 있는 물질을 사용하는 것이 바람직하다.
실리콘 질화막을 제거하는 스텝에서, 실리콘 질화막을 모두 제거하는 것이 항상 필요한 것은 아니다.
즉, 필요한 공간(10)이 채널 실리콘막(3)밑에 형성되거나, 채널 실리콘막(3)이 전극(6)부분사이에서 적절하게 샌드위치 되면, 약간의 실리콘 질화막이 잔류하게 된다.
GAA 트랜지스터를 가지는 반도체 장치를 실시예의 방식에 따라 설명한다.
그러나, 본 발명은 박막 트랜지스터를 가지는 것뿐만 아니라 다른 종류의 개구를 가지는 반도체 장치의 제조에도 역시 적용될 수 있다.
LP-CVD를 사용하는 공정이 설명되었지만, 박막을 형성하는 다른 방법이 사용될 수도 있다.
(실시예 3)
제 2 실시예에서, 채널 실리콘막(3)이 제6c도에 도시된 것과 같은 브리지 형상으로 형성될 때, 제10도에 도시한 바와 같이, 브리지형 부분의 중앙부분이 제 1 실리콘 산화막(2)에 접촉되도록 늘어뜨려질(이하, 늘어뜨려짐 이라 한다)가능성이 있다.
이러한 늘어뜨려짐은 채널 실리콘막(3)의 양쪽 브리지 끝부분(브리지를 지지 하기 위해 실리콘 기판(1)에 수직으로 연장하는 부분)이 그 브리지를 지지할 수 있을 만큼 두껍지 않기 때문에 주로 발생한다.
이러한 늘어뜨려짐은 채널길이(브리지 길이)가 길거나, 브리지의 높이가 낮거나, 또는 채널 실리콘막(3)의 두께가 보다 작으면, 보다 용이하게 발생할 수 있다.
제 3 실시예에서, 제11c도에 도시한 바와 같이, 실리콘 산화막(13)의 프레임(frame)패턴은 브리지를 충분히 지지하도록 채널 실리콘막(3)의 다리부분에 인접하여 설치되므로, 브리지는 늘어뜨려지지 않는다.
프레임 패턴(14a,14b)과 채널 실리콘막(3)의 다리 부분은 채널 실리콘막(3)의 브리지 부분을 지지한다.
이하, 제 3 실시예에 따른 반도체 장치의 제조방법을 설명한다.
채널 실리콘막(3)을 브리지형 형상으로 만들어서 공간(10)을 형성하는 실리콘 질화막(9)은 제 2 실시예에서와 같이 실리콘 기판(1)위에 놓인 제 1 실리콘 산화막(2)상에 형성된다(제11a도).
제12a도는 제11a도의 B-B'선에 따라 취한 상태에서의 부재의 단면도이다.
다음, 실리콘 산화막(13)은 CVD에 의해 전 표면상에 증착되고, 약 1000Å의 두께를 갖는다(제12b도).
그 다음, 실리콘 산화막(13)은 반응성 이온 식각과 같은 비등방성 건식식각에 의해 식각되어, 실리콘 질화막(9)의 측면에 측벽이 인접하는 형상으로 실리콘 산화막(13)의 부분이 남는다.
이들 막 부분은 프레임 패턴(14a, 14b)으로서 형성된다(제12c도).
그 다음, 채널 실리콘막(3)이 증착에 의해 소망하는 패턴에 따라서 형성된다(제11b, 12d도).
실리콘 질화막(9)이 제거될 때, 프레임 패턴(14a, 14b)에 의해 보강된 브리지형 채널 실리콘막(3)이 얻어진다(제11c, 12e도).
프레임 패턴(14a, 14b)이 채널 실리콘막(3)의 브리지 부분을 지지하므로, 브리지 부분의 늘어뜨려짐이 쉽게 발생하지 않는다.
프레임 패턴(14a, 14b)이 브리지의 양단부에 설치되므로, 게이트 전극(6)에 의한 채널형성을 방해하지 않는다.
(실시예 4)
제 3 실시예에서, 실리콘 산화막의 프레임 패턴이 브리지의 양단에 설치되어, 브리지의 늘어뜨려짐을 방지한다.
그러나, 배열은 브리지와 실리콘 기판 사이의 실리콘 질화막(9)이 완전히 제거되지 않도록 교대로 되어 있고, 실리콘 질화막(9)의 일부분이 브리지의 늘어뜨려짐을 방지하기 위한 지지 부재로서 남게된다.
예를 들면, 약 100Å의 두께를 가지는 실리콘 질화막(9)이 브리지를 지지하기 위해 적절하게 남게 된다.
이하, 제 4 실시예에 따른 반도체 장치 제조방법을 설명한다.
채널 실리콘막(3)이 제2실시예의 스텝에 의해 실리콘 질화막(9)상에 형성된다(제13b,14b도).
고온 인산에 의한 실리콘 질화막(9)을 제거하는 다음 스텝에서, 식각액에서의 침적시간은 실리콘 질화막(9)을 완전히 제거하기 위해 걸리는 시간보다 약간 짧게 되도록 설정되고, 이에 의해 실리콘 질화막의 일부분이 잔존하여 브리지 지지부재(15)로서 역할을 한다(제13c, 14c도).
브리지 밑의 실리콘 질화막(9)이 브리지의 양측으로부터 식각되므로, 브리지 지지부재(15)는 일반적으로 브리지의 중심부에 형성된다.
후속 스텝은 제2실시예와 같다(제14d,14e도).
제13c도에서 알 수 있는 바와 같이, 브리지의 길이, 즉 공간(10)의 측면상의 채널의 길이를 통하여 늘어나는 지지부재(15)는 채널 실리콘막(3)을 통하여 흐르는 전류에 평행하므로, 채널 실리콘막(3)의 어떤 부분에서 채널형성이 금지된다 할지라도 채널을 통하여 흐르는 전류를 심하게 방해하지 않는다.
상기 제4실시예도 제1실시예와 같은 개구를 가지는 반도체 장치에 적용될 수 있다.
(실시예 5)
제3과 제4실시예에서, 채널 실리콘막(3)의 브리지 부분에서의 늘어뜨려짐이 프레임 패턴(14) 또는 지지부재(15)에 의해 브리지 부분을 지지하는 것에 의해 방지된다.
그 이외에, 브리지의 형상이 늘어뜨려짐의 발생을 방지되도록 설계될 수도 있다.
제15도에 도시된 바와 같이, 채널의 길이가 L이고, 브리지의 높이가 h이며, 채널 실리콘막(3)의 두께가 t 라고 가정하고, 채널길이 L이 보다 길면 채널 실리콘막(3)의 늘어뜨려짐이 보다 쉽게 발생한다.
제16도는 몇몇 실험 결과를 나타낸다.
플로트(p1ots) A∼C는 브리지의 높이 h가 0.2μm에 설정되었을 때 얻어진 결과를 나타낸다.
플로트 A는 채널길이 L = 1μm 및 채널 실리콘막(3) 두께 t = 0.06μm 였을 때의 결과를 나타낸다.
이러한 조건하에서는 늘어뜨려짐이 발생하지 않는다.
플로트 B는 채널길이 L = 2μm 및 채널 실리콘막 두께 t = 0.06μm 였을때의 결과를 나타낸다.
또한, 이러한 조건하에서도, 늘어뜨려짐이 발생하지는 않는다.
프로트 C는 채널길이 L = 8μm 및 채널 실리콘막(3) 두께 t =0.06μm 였을 때의 결과를 나타낸다.
이러한 건하에서는 늘어뜨려짐이 발생한다.
이러한 실험 결과에 따르면, 늘어뜨려짐은 채널길이 L이 채널 실리콘막(3) 두께의 40배이거나, 또는 브리지의 높이 h가 0.2μm 일때 발생한다.
즉, 늘어뜨려짐은 팩터(factor)가 제16도에서 직선 t(μm)=L(μm)/40)에 의해 표시되는 경계 밑의 영역에 있을 때 발생하고, 한편 팩터가 경계위의 영역에 있을때는 발생하지 않는다.
이러한 결과로부터 알 수 있는 바와 같이, 채널 길이 L은 채널 실리콘막(3)의 두께 t보다 40배 이상 크지 않은 값으로 설정되어야 한다.
L ≤ 40t
제16도는 브리지 높이가 각각 h=0.1μm 및 h=0.3μm 일때 늘어뜨려짐의 한계를 표시하는 점선을 나타낸다.
긴 채널길이 L을 가지는 트랜지스터가 요구되면, 상기 조건이 충족될 수가 없다.
이러한 경우에, 제17a도의 단면도와 제17b도의 평면도에 나타낸 바와 같이, 상기 조건을 충족하는 L/3의 짧은 채널길이를 가지는 3개의 트랜지스터로부터 한개의 트랜지스터가 형성된다.
이러한 경우에는, 3개의 트랜지스터의 게이트는 서로가 병렬로 접속되고, 그 3개의 트랜지스터는 하나의 게이트 신호에 의해 구동된다.
분리된 트랜지스터의 수는 3개로 제한되지 않고, 2, 4, 5 개 등으로도 된다.
상기 제5실시예도 제1실시예와 같은 개구를 가지는 반도체 장치에 적용될 수 있다.
(실시예 6)
제5실시예에서, 브리지의 형상은 채널길이 L과 채널 실리콘막 두께 t간의 관계를 고려하여 결정된다.
그 외에 채널길이 L과 브리지 높이 h간의 관계를 고려하여 늘어뜨려짐의 발생을 방지하도록 결정된다.
일반적으로, 브리지의 높이 h가 높으면, 제 1 실리콘 산화막(2)에 접촉하도록 채널 실리콘막(3)이 늘어뜨려질 가능성은 채널 실리콘막(3)과 제 1 실리콘 산화막(2)간의 공간이 충분히 크기 때문에 작다.
게이트 전극(6)은 채널 실리콘막(3)을 에워싸도록 형성될 수 있으므로, 채널실리콘막(3)과 제 1 실리콘 산화막(2)이 서로 접촉하지 않는한 GAA 트랜지스터를 형성한다.
제16도에 나타낸 실험 결과에서, 늘어뜨려짐 발생 한계에서 채널길이 L=4μm, 그리고 브리지 높이 h=0.2μm 이고, 채널 실리콘막 두께가 t=0.1μm 일 때, 늘어뜨려짐이 발생하게 된다.
브리지 높이 h가 0.2μm 보다 더 높으면, 늘어뜨려짐은 발생하지 않는다.
반대로, 브리지 높이 h가 0.2μm 보다 낮을 때, 늘어뜨려짐이 발생한다.
따라서, 브리지의 높이 h는 채널길이 L의 1/20 과 같거나 또는 보다 크게 설정되어야 한다.
L ≤ h/20
상기 제6실시예도 제1실시예와 같은 개구를 가지는 반도체 장치에 적용될 수 있다.
(실시예 7)
제1 및 제2실시예에서, 실리콘 질화막(9)(제1실시예에서의 막(8))은 고온인산을 사용하여 제거된다.
이러한 식각에 의하여, 채널 실리콘막(3)밑의 실리콘 질화막(9)은 가로 방향으로만 식각된다.
따라서, 실리콘 질화막(9)이 이 부분에서 완전히 제거되면, 채널폭 W에 따라 선택된 소정 시간동안 식각을 행할 필요가 있다.
하지만, 하나의 실리콘 기판상에 형성된 복수의 트랜지스터가 넓은 범위를 통하여 채널폭이 변화하면, 보다 넓은 채널폭 W을 가지는 트랜지스터의 실리콘 질화막(9)을 완전히 제거하는데 실패할 가능성이 있다.
예를 들면, 제18a도에 도시된 것과 같이, 채널폭 W이 1μm 인 경우, 식각에 의한 부식 폭 t'은 최대한 약 0.5μm 로 설정되어야 한다.
반면, 채널폭 W이 10μm인 경우에는, 실리콘 질화막(9)은 부식 폭 t'가 약 0.5μm 이면 충분히 제거되지 않는다.
이러한 문제점은 큰 채널폭 W를 가지는 트랜지스터가 요구되는 경우에 있어서는 그러한 방법으로 해결될 수 있고, 이러한 트랜지스터는 더욱 좁은 채널폭 W을 가지는 2 또는 그 이상의 분할 트랜지스터에 의해 형성된다.
예를 들면, 제19a도의 단면도와 제19b도의 평면도에 도시된 것과 같이, 채널 폭 W/3이 다른 트랜지스터(도시되지 않음)와 같다고 가정하고, 하나의 트랜지스터는 더욱 작은 W/3의 채널폭을 가지는 3개의 트랜지스터에 의해 형성될 수 있다.
이러한 3개의 트랜지스터의 소오스와 드레인은 서로 병렬로 접속되고, 3개의 트랜지스터는 하나의 공통 게이트 신호에 의해 구동된다.
이 경우에 분할 트랜지스터의 수는 3개로 제한되지 않고, 2, 4, 5 개로 되어도 관계 없다.
이러한 배열에서, 공간이 습식 식각용 고온인산의 침투를 충분히 크게 허용하기 때문에, 채널 실리콘막(3-1, 3-2) 및 채널 실리콘막(3-2, 3-3)사이의 공간은 0.5μm 또는 더 크게 설정하는 것이 바람직하다.
상기 제7실시예도 제1실시예와 같은 개구를 가지는 반도체장치에 적용될 수 있다.
(실시예 8)
채널 실리콘막(3)의 물질은 결정에 많은 입자(결정입자)를 함유하는 폴리실리콘이다.
따라서, 입자와 격자 결함간의 입자경계에 기인하여 오프 상태에서 누설 전류를 증가시키고 온 상태에서 드레인 전류의 감소시키는 문제점이 있다.
제8실시예에서, 제1 또는 제2실시예의 구성에서 채널 실리콘막(3)을 형성하는 제조방법이 열산화에 의해 처리되어 전기적 특성이 개선된다.
더욱이, 제1실시예의 경우, 채널 실리콘막(3)은 제2a도에 도시한 스텝 D 이후, 700∼1000℃ 의 건식 O2또는 습식 O2분위기에서 열산화에 의해 처리되어, 채널 실리콘막(3)이 개구(4)상에 형성된다.
제2실시예의 경우, 제6c도에 도시된 스텝 C 후에 같은 처리가 실행되어, 채널 실리콘막(3)이 브리지 형상으로 형성된다.
이러한 처리에 의해, 브리지형 채널 실리콘막(3)은 상/하, 좌/우 전면이 열산화 된다.
실리콘 원자는 산화된 부분에서 잉여 실리콘으로서 방출된다.
이러한 잉여 실리콘은 격자 결함부분에서 실리콘 원자와 결합하여, 그것에 의해 격자결함이 제거된다.
또한, 잉여 실리콘은 입자 경계에서 실리콘 원자와 결합하여, 그곳의 격자결함을 축소하고, 이에 따라 상기 입자 경계의 영향을 축소한다.
이러한 열산화에 의해 달성되는 결정학적 특성의 개선 효과는 잉여 실리콘의 양이이 많을수록 더욱 높다.
따라서, 상기와 같이, 채널 실리콘막(3)의 4개 표면이 노출되는 조건하에서 열산화처리를 행하는 것이 바람직하다.
이 때문에, 제8실시예의 제조방법은 4개의 측면 열산화처리를 사용하여, 실리콘막이 그의 상부 표면만이 열산화되는 종래의 열산화처리와 비교하여 매우 높은 처리효과를 얻는다.
열산화가 이러한 방법으로 실행되면, 결정과 전기적인 특성은 개선될 수 있다.
이에 의해, 형성된 열산화막은 트랜지스터의 게이트 절연막으로서 직접 사용 되거나 또는 CVD 등에 의해 별도로 형성된 게이트 절연막의 형성을 위해 제거될 수도 있다.
(실시예 9)
제1 및 제2실시예서, 채널 실리콘막(3)은 제1c도 및 제6b도에 도시된 바와 같이, 의사(擬似) 물질로서 형성되는 실리콘 질화막(9)과 직접 접촉한다.
이 상태에서, 실리콘 질화막(9)내의 질소는 채널 실리콘막(3)에 들어가서, 도너(donor)로서 작용하여 채널 실리콘막(3)의 안정된 전기적 특성을 감소시킨다.
따라서, 이 실시예에서, 산화막은 채널 실리콘막(3)과 실리콘 질화막(9)사이에 형성되어, 이 막들 간의 직접 접촉을 방지하는 결점을 초래한다.
이하, 이 실시예에 따른 제조방법의 실시예를 설명한다.
설명을 용이하게 하기 위해, 제 3 실시예의 트랜지스터 제조공정을 예를 들어 설명한다.
우선, 실리콘 질화막(9)은 실리콘 기판(1)상의 제 1 실리콘 산화막(2)상에 형성된다(제20a도).
다음, 실리콘 산화막(13)이 형성된다(제20b도).
그 다음, 실리콘 산화막(13)이 반응성 이온식각에 의해 식각되어, 실리콘 질화막의 측면에 인접한 측벽형상으로 프레임 패턴(14a,14b)을 형성한다(제20c도).
이들 스텝은 제3실시예의 스텝과 같다.
다음, 제3실시예에서 사용되지 않았던 실리콘 산화막(18)이 채널 실리콘막(3)이 형성되기 전, CVD에 의해 200Å의 두께로 제 1 실리콘 산화막(2), 실리콘 질화막(9) 및 프레임 패턴(14a, 14b)상에 형성된다.
이어서, 채널 실리콘막(3)이 실리콘 산화막(18)상에 형성된다(제21a도).
다음, 실리콘 질화막(9)이 식각에 의해 제거된다(제21b도).
또한, 공간(10)에서 노출된 실리콘 산화막(18)이 하이드로플루오릭산을 사용하여 제거된다(제21c도).
그 다음, 제2실리콘 산화막(5)과 게이트 전극(6)이 제 3 실시예와 같은 방법으로 형성된다(제21d도).
브리지 부분의 산화막(18)은 채널이 형성된 부분상의 게이트용 산화막 두께의 불균일의 발생을 방지하기 위해 제21c도에 도시된 스텝에서 제거된다.
산화막(18)이 제거되지 않으면, 공간(10)측 상부의 산화막 두께는, 제 2 실리콘 산화막(5)이 제21d도에 나타낸 것과 같이 형성될 때, 제 2 실리콘 산화막(2)의 두께와 산화막(18)의 두께의 합이 되도록 결정된다.
반면, 공간(10)에서 떨어진 측면의 산화막 두께는 제 2 실리콘 산화막(5)의 두께에 의해 결정된다.
그 결과, 채널 실리콘막(3)의 상, 하측의 게이트 전극(6)용 산화막의 두께는 서로 다르다.
GAA 트랜지스터에서, 산화막의 두께는 더욱 얇고, 그리고 채널 특성은 상하측 사이에서 균일한 것이 바람직하다.
실리콘 산화막(18)의 두께가 트랜지스터 특성에 관한 문제점를 피할 수 있도록 충분히 작으면, 제21c도에 나타낸 실리콘 산화막(18)을 제거하는 스텝을 생략할 수 있다.
(실시예 10)
제 1 과 제 2 실시예에서, 실리콘 질화막(9)이 고온인산을 사용하여 제거하는 비율은, 분당 약 50Å으로 낮다.
따라서, 이러한 식각을 위해 긴 처리 시간이 요구된다.
예를 들면, 트랜지스터의 게이트폭 W 이 0.6μm이면, 식각에 요하는 시간은 약 120분이다.
제 10 실시예에서, 실리콘 질화막은 LP-CVD의 대신에 플라즈마 CVD를 사용하여 제 1 실시예의 스텝 B 또는 제 2 실시예의 스텝 A 에서 형성되므로, 식각시간이 감소된다.
플라즈마 CVD에 의해 증착되는 실리콘 질화막의 밀도는 매우 낮으므로, 이러한 실리콘 질화막이 고온인산에 의해 식각되는 비율은 50% 이거나, 또는 LP-CVD에 의해 증착되는 실리콘 질화막이 식각되는 비율보다 더욱 높다.
따라서, 제 1 또는 제 2 실시예에서 실리콘 질화막(8, 9)제거에 걸리는 시간은 반으로 감축될 수가 있다.
(실시예 11)
제6a도∼제6d도에 도시된 제 2 실시예의 스텝에서, 기초로서 형성된 제 1 실리콘 산화막(2)은, LP-CVD에 의해 형성된 실리콘 질화막으로 교체될 수 있고, 또한 실리콘 질화막(9)은 LP-CVD에 의해 형성된 실리콘 산화막으로 교체될 수 있다.
실리콘 산화막이 하이드로플루오릭산에 의해 식각될 수 있으므로, 브리지는 하이드로플루오릭산을 사용하여 형성될 수도 있다.
이 경우, 브리지는 실리콘 산화막이 분당 500∼6000Å의 높은 비율로 식각될 수 있으므로, 짧은 시간내에 형성될 수 있다.
상기와 같은 효과를 얻기 위하여, 제1a도∼제1c도에 도시한 제 1 실시예의 스텝에서, 기초로서 형성된 제 1 실리콘 산화막(2)은 LP-CVD에 의해 형성된 실리콘 질화막(8)으로 교체될 수 있고, 한편 실리콘 질화막(8)은 LP-CVD에 의해 형성된 실리콘 산화막으로 교체될 수 있다.
(실시예 12)
제6a도∼제6d도에 나타낸 제 2 실시예의 스텝에서, 불순물을 함유하는 붕소 규산유리(BSG), 인 규산유리(PSG)등의 막은, 실리콘 질화막(9)대신에 사용될 수 있으며 또한 동일한 제 1 실리콘 산화막(2)이 사용될 수 있다.
BSG 막은 붕소를 함유하는 실리콘 산화막이고, PSG막은 인을 함유하는 실리콘 산화막이다.
BSG 막과 PSG 막은 각각 CVD에 의해 형성되고, 하이드로플루오릭산에 의해 식각된다.
이들 막의 식각율은 각각 다른 실리콘 산화막이 식각되는 비율의 적어도 두배이다.
더욱이, BSG 또는 PSG는 이러한 식각에 의해 선택적으로 제거될 수 있다.
BSG와 다른 실리콘 산화막의 선택비는 약 40이다.
따라서, 이 실시예에 따르면, 제2실시예에서 실리콘 질화막을 제거하는데 요하는 시간은 반으로 감소될 수 있다.
제1a도∼제1c도에 나타낸 제1실시예의 스텝에서, 실리콘 질화막(8)은 같은 효과를 달성하기 위해 BSG 또는 PSG로 교체된다.
(실시예 13)
제 1 및 제 2 실시예에서, 게이트 실리콘막은 채널 실리콘막이 형성된 후, 형성된다.
그러나, 이 순서는 게이트 실리콘막이 형성된 후에 채널 실리콘막이 형성되므로 반대로 된다.
이 실시예의 트랜지스터 제조방법은 제 2 실시예의 제8a도∼제8e도와 동일하게 제22a도∼제22e도를 참조하여 설명한다.
실리콘 질화막(9)은 실리콘 기판(1)상에 형성된 제 1 실리콘 산화막(2)상에 형성된다(제22a도).
그 다음, 폴리실리콘이 실리콘 질화막(9)상에 증착되어, 게이트 전극(6)을 형성한다(제22b도).
그 다음, 실리콘 질화막(9)이 식각에 의해 제거되고, 브리지형 게이트 전극(6)을 형성한다(제22c도).
그 후에, 실리콘 산화막(5)이 제 2 실시예의 경우에서와 같이, 표면상에 형성 된다(제 22d도).
이어서, 채널 실리콘막(3)이 게이트 전극(6)을 커버하도록 형성된다(제22e도).
이 때문에, 이 실시예의 방법은 채널 실리콘막(3)과 게이트 실리콘막(6)이 제2실시예의 구성에서 서로 교체되어 형성된 것이다.
이러한 방법으로 형성되는 이 실시예의 트랜지스터 구성에 있어서, 채널 실리콘막(3)은 게이트 전극(6)의 폴리실리콘막 둘레를 에워싸게 된다.
이 실시예의 트랜지스터에 있어서, 전류는 채널 실리콘막(3)의 전 영역을 통하여 흐르므로, 통상 트랜지스터와 같은 크기의 2배의 채널 콘덕턴스를 얻기 위한 제 2 실시예의 트랜지스터 효과를 얻을 수 없게 된다.
그러나, 채널 표면은 각각 게이트 전극(6)의 상, 하측에 형성되고, 2개 채널이 소오스와 드레인 사이에 형성되어, 이에 따라 전류 구동능력이 배로된다.
제 2 실시예의 제조방법에 따라 설명하였지만, 같은 개념이 제 1 실시예의 제조방법에 적용될 수도 있다.
(실시예 14)
종래의 박막 트랜지스터에 있어서, 채널 실리콘막의 두께는 CVD에 의해 증착되는 폴리실리콘의 두께에 의해 결정되며, 그 채널부분의 두께만이 증가될 수 없다.
제 14 실시예에서, 제 13 실시예의 제조방법에 의거한 채널부분의 두께만의 증가는 가능하다.
이 실시예의 박막 트랜지스터(TFT)는, 제23도에 나타낸 바와 같이, 브리지형으로 형성되는 게이트 전극(6)의 높이 t2는 채널 실리콘막(3)의 두꼐 t1와 같은 크기의 2배의 값보다 작거나 또는 동일하다는 것을 특징으로 한다.
게이트 전극(6)의 높이 t2와 채널 실리콘막(3)의 두께 t1는 t2≤t1을 충족시키도록 선택되고, 제23도에 나타낸 바와 같은 구조를 가지는 박막 트랜지스터가 형성된다.
이 공정을 제25a도∼제25c도를 참조하여 설명한다.
게이트 전극(6)의 브리지 높이 t2는 후에 증착되는 채널 실리콘막(3)의 두께 t1와 같은 높이의 2배라고 가정한다(제25a도).
CVD에 의해 채널 실리콘막(3)을 증착하는 스텝에서, 채널 실리콘막(3)은 실리콘 기판(1)상의 제 2 실리콘 산화막(5)상에 증착되어(6)을 완전히 덮는다(제25b도).
이 채널 실리콘막 증착공정을 계속하므로서, 채널 실리콘막(3)의 두께는 점차 증가한다(제25c도).
이 도면에서 이해될 수 있는 바와 같이, 공간(10)은 게이트 전극(6)의 하부면상에 증착되는 채널 실리콘막(3)과 실리콘 기판(1)상에 증착된 채널 실리콘막(3)에 의해 밀폐된다.
따라서, 공간(10)내에서 채널 실리콘막(3)의 성장속도는 기판(1)상의 성장 속도 또는 게이트 전극(6)의 상부 표면상의 성장속도의 약 2배이다.
이 때문에, 공간(10)은 게이트 전극(6)의 높이가 채널 실리콘막(3)의 두께의 2배이더라도, 공극(틈)이 없이 채널 실리콘막(3)으로 채워질 수 있다.
일반적으로, 폴리실리콘막의 입자 사이즈는 폴리실리콘막의 두께가 더 클때 더욱 커진다(제24도).
따라서, 채널이 형성되는 실리콘 기판(1)과 게이트 전극(6)사이의 채널 실리콘막(3)의 부분에서의 입자 사이즈는, 제 14 실시예의 TFT구조에서 실리콘 기판(1)과 게이트 전극(6)사이의 채널 실리콘막이 더 두꺼우므로, 트랜지스터가 온일 때, 드레인 전류가 증가될 수 있도록 다른 부분에서의 입자 사이즈보다 더 크게된다.
트랜지스터가 오프일 때, 드레인 전류는 드레인 단부에서 발생되고, 그 크기는 전류 발생부분의 체적에 의해 결정된다.
따라서, 트랜지스터가 오프일때의 드레인 전류는 채널 실리콘막(3)의 두께 t1에 관련될 뿐, 채널부분의 두께 t2에는 관련되지 않는다.
따라서, 트랜지스터가 오프일때, 드레인 전류는 증가되지 않는다.
더욱이, 형성된 채널 실리콘막(3)의 막두께 t1가 채널부분의 막두께 t2의 1/2 이므로, 식각이 전 표면상에 두께 t2의 채널 실리콘막(3)을 형성하는 경우와 비교하여 더욱 용이하게 실행될 수 있고, 채널 설리콘막(3)의 패터닝도 더욱 용이하게 된다.
게이트 전극(6)의 브리지 높이 t2가 채널 실리콘막(3)의 두께 t1와 같은 크기의 두배값을 넘으면, 브리지 밑의 공간(10)은 채널 실리콘막에 의해 완전히 밀폐되지 않고, 틈이 형성된다.
상기한 바와 같이, 제 14 실시예의 방법에 의해 제조된 트랜지스터는 온 상태에서의 드레인 전류가 증가하고 한편, 오프 상태에서 드레인 전류가 제한되며, 패터닝이 개선되는 장점이 있다.
(실시예 15)
채널 실리콘막 형성전에 게이트 전극을 형성하는 공정에 의해 제조되는 제 13 실시예 및 제 14 실시예의 트랜지스더 구조는 GAA 구조가 아니다.
제 15 실시예에 따른 트랜지스터 제조방법은 채널 실리콘막 형성전에 게이트 전극을 형성하는 공정을 사용하지만, 채널 실리콘막의 상,하에 게이트 전극부분을 형성하는 것을 가능하게 한다.
제26a도∼제26c도 및 제27a도∼제27c도는 이 실시예의 반도체 장치의 구조와 반도체 장치 제조방법을 나타낸 사시도이다.
제28a도∼제28d도와 제29a도∼제29d도는 제26a도∼제26c도와 제27a도∼제27c도의 A-A' 선에 따른 단면도이다.
이들 도면에서는 실리콘 기판(1)상에 형성된 제 1 설리콘 산화막(2)상에 겹쳐서 형성되는 제 1 게이트 실리콘막(22), 실리콘 산화막(9)과 제 1 게이트 실리콘막(22)상에 겹쳐서 형성되는 제 2 게이트 실리콘막(23), 및 게이트 전극을 형성하기 위해 제 1 과 제 2 게이트 실리콘막(22, 23)을 패터닝하기 위한 레지스트막(24)을 나타낸다.
이하, 제조 방법을 설명한다.
[스텝 A]
실리콘 산화막(2)이 예를 들면, 약 1000Å의 두께를 갖도록 열산화에 의해 실리콘 기판(1)상에 형성된다.
실리콘 산화막(2)의 표면상에 인이 첨가된 제 1 게이트 실리콘막(22)이 예를 들면, LP-CVD(600∼700℃)에 의해 1500Å의 두께로 증착된다.
또한, 실리콘 질화막(9)은 예를 들면, LP-CVD(600∼700℃)에 의해 2000Å의 두께로 증착된다.
다음, 실리콘 질화막(9)이 트랜지스터의 채널길이에 따라 형성되도록 선형으로 패턴된다(제26a, 28a도).
[스텝 B]
인이 첨가된 제 2 게이트 실리콘막(23)은, 예컨대, LP-CVD에 의해 약 1000Å의 두께로 증착된다(제26b, 28b도).
[스텝 C]
레지스트가 표면에 도포되어 레지스트막(24)을 형성한다.
그 다음, 레지스트막(24)이 형성되어질 트랜지스터의 활성층의 패턴에 따라 패턴된다.
그 후, 제 2 게이트 실리콘막(23)이 레지스트 패턴과 같은 패턴을 갖도록 식각이 행하여진다(제26c, 28c도).
제26c도에 나타낸 스텝에서는, 제 2 게이트 실리콘막(23)만이 식각된다.
그러나, 제 2 게이트 실리콘막(23)밑의 제 1 게이트 실리콘막(22)의 부분이 동시에 식각된다.
[스텝 D]
다음, 실리콘 질화막(9)은 레지스트 패턴(24)이 잔존하는 동안, 약 150℃ 온도의 인산용액에 침적되어 모두 제거된다.
공간(10)이 제 1 게이트 설리콘막(22)과 제 2 게이트 실리콘막(23)사이에 형성되는 것에 의해, 제 2 게이트 실리콘막(23)은 브리지 형상을 갖는다(제27a, 28d도).
[스텝 E]
제 1 게이트 실리콘막(22)은 레지스트 패턴(24)을 마스크로서 사용하여, 제 1 게이트 실리콘막(22)상에서 플라즈마 폴리실리콘 식각을 행하는 것에 의해 형성되어지는 트랜지스터에 따라 패턴된다.
그 다음, 레지스트(24)가 산소 플라즈마에 의해 모두 제거된다(제27b, 29a도).
[스텝 F]
게이트 절연막으로서 사용되는 제 2 실리콘 산화막(5)이 LP-CVD(400∼900℃)에 의해 전면에 소정의 두께(예, 200Å)로 증착된다.
제 2 실리콘 산화막(5)은 제 1 실리콘 산화막(2)뿐만 아니라 제 1 게이트 실리콘막(22)과 공간(10)둘레에 형성된다(제29b도).
그 다음, 채널 실리콘막(3)은 제 2 실리콘 산화막(5)의 전면상에 소정의 두께(2000Å)로 증착된다.
이때, 제 2 게이트 실리콘막(23)의 브리지 부분밑의 공간(10)이 채널 실리콘막(3)으로 채워진다(제29c).
증착된 채널 실리콘막(3)은 소망하는 패턴에 따라 포토리소그래피에 의해 패턴된다(제27c, 29d도).
다음 스텝에서, 비소 이온이 주입되어, 트랜지스터의 소오스와 드레인 부분이 형성된다.
이 실시예의 제조방법에서, 소오스와 드레인을 형성하는 이온주입시에, 게이트 전극(22, 23)이 제 2 실시예의 게이트 전극과는 다른 마스크로서 사용될 수 없으므로, 마스크로서 사용되는 레지스트 패턴이 우선 형성되고, 그후 비소 이온이 주입된다.
이 실시예에서, 실리콘 질화막(9)은 CVD에 의해 형성된 실리콘 산화막으로 교체될 수 있다.
실리콘 산화막은 높은 식각비의 하이드로플루오릭산을 사용하여 제거될 수 있으므로, 처리가 용이하다.
이 실시예의 방법에 의해 제조되는 트랜지스터에 있어서, 채널 표면의 총수는 3개이다.
제 1 게이트 실리콘막(22)과 제 2 게이트 실리콘막(23)사이에 샌드위치 되는 채널 실리콘막(3)에서, 채널은 상부와 하부측에 각각 형성된다.
제 2 게이트 실리콘막(23)상에 형성되는 채널 실리콘막(3)에서는, 하나의 채널이 게이트 전극측에 형성된다.
이 때문에, 이 실시예의 제조방법에 의해 제조되는 트랜지스터는 3개의 표면상에 형성되는 채널을 가지며, 따라서 매우 큰 전류구동 능력을 가질 수 있다.
이 실시예의 제조방법에 따르면, 게이트 올 어라운드(gate all around)구조가 게이트 실리콘막(22, 23)의 형성후에 채널 실리콘막(3)을 형성하는 공정에 의해서도 실현될 수 있다.
(실시예 16)
제 15 실시에의 트랜지스터는 2개층(3a, 3b)으로 형성된 채널 실리콘막을 갖는다.
그러나, 또한 다중층의 채널 실리콘막, 즉 3, 4 또는 그 이상층으로도 형성될 수도 있다.
제30도는 5층의 채널 실리콘막(3)을 가지는 트랜지스터의 단면도를 나타낸다.
제30도에 나타낸 바와 같이, 제 1 실리콘 산화막(2)은 실리콘 기판(1)상에 형성되고, 제 1 과 제 2 게이트 실리콘막(22, 23) 및 제 3 과 제 4 게이트 실리콘막(25∼27)은 제 1 실리콘 산화막(2)의 다른 상부중 하나의 상부에 계속하여 놓이게 된다.
채널 실리콘막(3a)은 제 1 게이트 실리콘막(22)과 제 2 게이트 실리콘막(23)사이에 형성되고, 채널 실리콘막(3b)은 제 2 게이트 실리콘막(23)과 제 3 게이트 실리콘막(25)사이에 형성되며, 채널 실리콘막(3c)은 제 3 게이트 실리콘막(25)과 제 4 게이트 실리콘막(26)사이에 형성되고, 채널 실리콘막(3d)은 제 4 게이트 실리콘막(26)과 제 5 게이트 실리콘막(27)사이에 형성된다.
더욱이, 채널 실리콘막(3e)은 제 5 게이트 실리콘막(27)상에 형성된다.
제30도에 도시한 트랜지스터에서, 채널표면은 제 1 게이트 실리콘막(22)과 제 2 게이트 실리콘막(23)에 의해 채널 실리콘막(3a)의 양측에 형성된다.
마찬가지로, 채널 표면은 각 채널 실리콘막(3b∼3d)의 양측에 형성된다.
하나의 채널표면은 채널 실리콘막(3e)의 하측에 형성된다.
따라서, 제30도에 나타낸 트랜지스터는 9개 채널표면을 가지며, 따라서 현저하게 개선된 전류 구동능력을 갖는다.
제30도에 나타낸 트랜지스터 제조방법을 설명한다.
제 15 실시예의 공정스텝이 다중충의 게이트 실리콘막과 실리콘 질화막을 적층하기 위해 수회 반복된다.
그 다음, 실리콘 질화막을 패터닝하는 동작과 제거하는 동작을 게이트 실리콘막상부에서 반복하여 다른 상부층상에 놓인 다중층의 브리지형 게이트 산화막의 구조을 얻는다.
이어서, 게이트 절연막과 채널 실리콘이 제 15 실시예의 경우에서와 같이 계속하여 증착된다.
이러한 방식으로, 제30도에 도시한 바와 같이 5개 채널 실리콘막의 트랜지스터가 형성된다.
많은 층수의 채널 실리콘막이 중첩된 다른 트랜지스터가 동일한 방식으로 얻어질 수 있다.

Claims (13)

  1. 기판상에 절연막을 형성하는 스텝과, 상기 절연막을 비등방성 식각하여 절연막에 개구를 형성하는 스텝과, 상기 개구에 의사부재를 매립하는 스텝과, 상기 절연막과 의사부재상에 채널부재를 형성하는 스텝과, 상기 의사부재를 제거하여 상기 채널부재와 기판사이의 개구에 공극을 형성하는스텝과, 상기 채널부재의 대향 측면에 채널을 형성하는 트랜지스터의 제어전극으로서, 상기 채널부재위와 공극내에 상기 채널부재를 커버하는 박막을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제1항에 있어서, 상기 의사부재를 제거한 후, 상기 채널부재를 열처리하여 상기 채널부재의 표면에 산화막을 형성하는 스텝을 더욱 포함하는 반도체 장치의 제조방법.
  3. 제1항에 있어서, 상기 의사부재를 매립한 후, 상기 의사부재상에 산화막을 형성하는 스텝을 더욱 포함하는 반도체 장치의 제조방법.
  4. 제1항에 있어서, 상기 의사부재를 매립하는 스텝은 플라즈마 화학기상 증착법에 의해 개구에 실리콘 질화막을 증착하는 것을 포함하는 반도체 장치의 제조방법.
  5. 제1항에 있어서, 상기 절연막을 형성하는 스텝은 화학기상 증착법에 의해 기판상에 실리콘 질화막을 증착하고, 상기 의사부재를 매립하는 스텝은 화학기상 증착법에 의해 상기 개구에 실리콘 산화막을 증착하는 것을 포함하는 반도체 장치의 제조방법.
  6. 제1항에 있어서, 상기 의사부재를 매립하는 스텝은 화학기상 증착법에 의해 적어도 하나의 주입 불순물을 포함하는 실리콘 산화막을 증착하는 것을 포함하는 반도체장치의 제조방법.
  7. 기판상에 절연막을 형성하는 스텝과, 상기 절연막상에 의사 패턴을 형성하는 스텝과, 상기 절연막과 의사 패턴상에 채널부재를 형성하는 스텝과, 상기 의사 패턴을 제거하여 상기 채널부재와 절연막사이에 공극을 형성하는 스텝과, 상기 채널부재의 대향 측면에 채널을 형성하도록 트랜지스터의 제어 전극으로서, 상기 채널부재상과 공극내에 상기 채널부재를 커버하도록 박막을 형성하는 스텝을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제7항에 있어서, 상기 의사 패턴을 형성한 후, 상기 채널부재를 열처리하여 상기 채널부재의 표면상에 산화막을 형성하는 스텝을 더욱 포함하는 반도체 장치의 제조방법.
  9. 제7항에 있어서, 상기 의사 패턴을 형성한 후, 상기 의사 패턴상에 산화막을 형성하는 스텝을 더욱 포함하는 반도체 장치의 제조방법.
  10. 제7항에 있어서, 상기 의사 패턴을 형성하는 스텝은 플라즈마 화학기상 증착법에 의해 상기 절연막상에 실리콘 질화막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  11. 제7항에 있어서, 상기 절연막을 형성하는 스텝은 화학기상 증착법에 의해 상기 기판상에 실리콘 질화막을 증착하는 것을 포함하고, 상기 의사 패턴을 형성하는 스텝은 화학기상 증착법에 의해 절연막상에 실리콘 산화막을 증착하는 것을 포함하는 반도체 장치의 제조방법.
  12. 제7항에 있어서, 상기 의사 패턴을 형성하는 스텝은 화학기상 증착법에 의해 상기 절연막상에 적어도 하나의 주입 불순물을 포함하는 실리콘산화막을 증착하는 스텝을 포함하는 반도체 장치의 제조방법.
  13. 기판상에 배치된 절연막상에 제 1 제어 게이트 전극을 형성하는 스텝과, 상기 제 1 제어전극상에 의사 패턴을 형성하는 스텝과, 상기 제 1 제어전극과 의사 패턴상에 제 2 제어전극을 형성하는 스텝과, 상기 의사 패턴을 제거하여 상기 제 1 과 제 2 제어전극사이에 공극을 형성하는 스텝과, 상기 제 2 제어전극을 커버하도록 제 2 제어전극위와 공극내에 채널부재를 형성하는 스텝을 포함하는 반도체 장치의 제조방법.
KR1019940023657A 1993-09-17 1994-09-16 반도체장치의 제조방법 KR100220039B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP93-231849 1993-09-17
JP23184993 1993-09-17
JP19566994A JP3460863B2 (ja) 1993-09-17 1994-08-19 半導体装置の製造方法
JP94-195669 1994-08-19

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1019990000101A Division KR100336331B1 (ko) 1993-09-17 1999-01-06 반도체 장치

Publications (1)

Publication Number Publication Date
KR100220039B1 true KR100220039B1 (ko) 1999-09-01

Family

ID=26509285

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1019940023657A KR100220039B1 (ko) 1993-09-17 1994-09-16 반도체장치의 제조방법
KR1019990000101A KR100336331B1 (ko) 1993-09-17 1999-01-06 반도체 장치

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1019990000101A KR100336331B1 (ko) 1993-09-17 1999-01-06 반도체 장치

Country Status (4)

Country Link
US (2) US5583362A (ko)
JP (1) JP3460863B2 (ko)
KR (2) KR100220039B1 (ko)
DE (1) DE4433086C2 (ko)

Families Citing this family (154)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100205442B1 (ko) * 1995-12-26 1999-07-01 구본준 박막트랜지스터 및 그의 제조방법
US5936265A (en) * 1996-03-25 1999-08-10 Kabushiki Kaisha Toshiba Semiconductor device including a tunnel effect element
US5683918A (en) * 1996-04-01 1997-11-04 Motorola, Inc. Method of making semiconductor-on-insulator device with closed-gate electrode
JPH118390A (ja) * 1997-06-18 1999-01-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR100236101B1 (ko) * 1997-09-29 1999-12-15 김영환 반도체 소자 및 제조 방법
US6004837A (en) * 1998-02-18 1999-12-21 International Business Machines Corporation Dual-gate SOI transistor
US6207530B1 (en) * 1998-06-19 2001-03-27 International Business Machines Corporation Dual gate FET and process
US6135976A (en) 1998-09-25 2000-10-24 Ekos Corporation Method, device and kit for performing gene therapy
DE19924571C2 (de) 1999-05-28 2001-03-15 Siemens Ag Verfahren zur Herstellung eines Doppel-Gate-MOSFET-Transistors
FR2799305B1 (fr) * 1999-10-05 2004-06-18 St Microelectronics Sa Procede de fabrication d'un dispositif semi-conducteur a grille enveloppante et dispositif obtenu
FR2806833B1 (fr) * 2000-03-27 2002-06-14 St Microelectronics Sa Procede de fabrication d'un transistor mos a deux grilles, dont l'une est enterree, et transistor correspondant
JP2004507096A (ja) * 2000-08-18 2004-03-04 シーメンス　アクチエンゲゼルシヤフト 有機電界効果トランジスタ（ｏｆｅｔ），該有機電界効果トランジスタの製造方法、前記有機電界効果トランジスタから形成される集積回路、及び該集積回路の使用
US7875975B2 (en) * 2000-08-18 2011-01-25 Polyic Gmbh & Co. Kg Organic integrated circuit completely encapsulated by multi-layered barrier and included in RFID tag
DE10043204A1 (de) * 2000-09-01 2002-04-04 Siemens Ag Organischer Feld-Effekt-Transistor, Verfahren zur Strukturierung eines OFETs und integrierte Schaltung
DE10044842A1 (de) * 2000-09-11 2002-04-04 Siemens Ag Organischer Gleichrichter, Schaltung, RFID-Tag und Verwendung eines organischen Gleichrichters
DE10045045C2 (de) * 2000-09-12 2002-09-19 Infineon Technologies Ag Herstellungsverfahren von Feldeffekttransistoren in integrierten Halbleiterschaltungen
EP1323195A1 (de) * 2000-09-22 2003-07-02 Siemens Aktiengesellschaft Elektrode und/oder leiterbahn für organische bauelemente und herstellungsverfahren dazu
DE10055765A1 (de) * 2000-11-10 2002-05-23 Infineon Technologies Ag Verfahren zur Herstellung eines MOS-Feldeffekt-Transistors mit Rekombinationszone
FR2835096B1 (fr) * 2002-01-22 2005-02-18 Procede de fabrication d'un substrat auto-porte en materiau semi-conducteur monocristallin
US7407869B2 (en) * 2000-11-27 2008-08-05 S.O.I.Tec Silicon On Insulator Technologies Method for manufacturing a free-standing substrate made of monocrystalline semiconductor material
DE10061299A1 (de) * 2000-12-08 2002-06-27 Siemens Ag Vorrichtung zur Feststellung und/oder Weiterleitung zumindest eines Umwelteinflusses, Herstellungsverfahren und Verwendung dazu
DE10061297C2 (de) * 2000-12-08 2003-05-28 Siemens Ag Verfahren zur Sturkturierung eines OFETs
DE10063721A1 (de) * 2000-12-20 2002-07-11 Merck Patent Gmbh Organischer Halbleiter, Herstellungsverfahren dazu und Verwendungen
DE10105914C1 (de) * 2001-02-09 2002-10-10 Siemens Ag Organischer Feldeffekt-Transistor mit fotostrukturiertem Gate-Dielektrikum und ein Verfahren zu dessen Erzeugung
EP1244142A1 (en) * 2001-03-23 2002-09-25 Universite Catholique De Louvain Fabrication method of SOI semiconductor devices
US20040094771A1 (en) * 2001-03-26 2004-05-20 Adolf Bernds Device with at least two organic electronic components and method for producing the same
DE10126859A1 (de) * 2001-06-01 2002-12-12 Siemens Ag Verfahren zur Erzeugung von leitfähigen Strukturen mittels Drucktechnik sowie daraus hergestellte aktive Bauelemente für integrierte Schaltungen
DE10126860C2 (de) * 2001-06-01 2003-05-28 Siemens Ag Organischer Feldeffekt-Transistor, Verfahren zu seiner Herstellung und Verwendung zum Aufbau integrierter Schaltungen
DE10131276B4 (de) 2001-06-28 2007-08-02 Infineon Technologies Ag Feldeffekttransistor und Verfahren zu seiner Herstellung
FR2829294B1 (fr) * 2001-09-03 2004-10-15 Commissariat Energie Atomique Transistor a effet de champ a grilles auto-alignees horizontales et procede de fabrication d'un tel transistor
US6509611B1 (en) * 2001-09-21 2003-01-21 International Business Machines Corporation Method for wrapped-gate MOSFET
DE10151036A1 (de) * 2001-10-16 2003-05-08 Siemens Ag Isolator für ein organisches Elektronikbauteil
DE10151440C1 (de) 2001-10-18 2003-02-06 Siemens Ag Organisches Elektronikbauteil, Verfahren zu seiner Herstellung und seine Verwendung
DE10160732A1 (de) * 2001-12-11 2003-06-26 Siemens Ag Organischer Feld-Effekt-Transistor mit verschobener Schwellwertspannung und Verwendung dazu
JP4141138B2 (ja) * 2001-12-21 2008-08-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6891227B2 (en) * 2002-03-20 2005-05-10 International Business Machines Corporation Self-aligned nanotube field effect transistor and method of fabricating same
DE10212640B4 (de) * 2002-03-21 2004-02-05 Siemens Ag Logische Bauteile aus organischen Feldeffekttransistoren
US20030189227A1 (en) * 2002-04-04 2003-10-09 Honeywell International Inc. High speed SOI transistors
FR2838238B1 (fr) 2002-04-08 2005-04-15 St Microelectronics Sa Dispositif semiconducteur a grille enveloppante encapsule dans un milieu isolant
US6886906B2 (en) * 2002-04-09 2005-05-03 Seiko Epson Corporation Liquid ejecting apparatus
DE10226370B4 (de) * 2002-06-13 2008-12-11 Polyic Gmbh & Co. Kg Substrat für ein elektronisches Bauteil, Verwendung des Substrates, Verfahren zur Erhöhung der Ladungsträgermobilität und Organischer Feld-Effekt Transistor (OFET)
EP1525630A2 (de) 2002-07-29 2005-04-27 Siemens Aktiengesellschaft Elektronisches bauteil mit vorwiegend organischen funktionsmaterialien und herstellungsverfahren dazu
WO2004015780A1 (en) * 2002-08-07 2004-02-19 Koninklijke Philips Electronics N.V. Field effect transistor
WO2004020057A1 (de) * 2002-08-08 2004-03-11 Siemens Aktiengesellschaft Elektronisches gerät
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
CN100338791C (zh) 2002-08-23 2007-09-19 波尔伊克两合公司 用于过电压保护的有机元件及相关电路
FR2845201B1 (fr) * 2002-09-27 2005-08-05 St Microelectronics Sa Procede de formation de portions d'un materiau compose a l'interieur d'une cavite et circuit electrique incorporant des portions de materiau compose ainsi obtenues
KR100481209B1 (ko) * 2002-10-01 2005-04-08 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 및 그 제조방법
US20060118778A1 (en) * 2002-11-05 2006-06-08 Wolfgang Clemens Organic electronic component with high-resolution structuring and method for the production thereof
DE10253154A1 (de) * 2002-11-14 2004-05-27 Siemens Ag Messgerät zur Bestimmung eines Analyten in einer Flüssigkeitsprobe
ATE540436T1 (de) * 2002-11-19 2012-01-15 Polyic Gmbh & Co Kg Organisches elektronisches bauelement mit gleichem organischem material für zumindest zwei funktionsschichten
EP1563553B1 (de) * 2002-11-19 2007-02-14 PolyIC GmbH & Co. KG Organische elektronische schaltung mit stukturierter halbleitender funktionsschicht und herstellungsverfahren dazu
DE10300521A1 (de) * 2003-01-09 2004-07-22 Siemens Ag Organoresistiver Speicher
DE10302149A1 (de) * 2003-01-21 2005-08-25 Siemens Ag Verwendung leitfähiger Carbon-black/Graphit-Mischungen für die Herstellung von low-cost Elektronik
WO2004066348A2 (de) * 2003-01-21 2004-08-05 Polyic Gmbh & Co. Kg Organisches elektronikbauteil und verfahren zur herstellung organischer elektronik
WO2004068534A2 (de) * 2003-01-29 2004-08-12 Polyic Gmbh & Co. Kg Organisches speicherbauelement und ansteuerungsschaltung dazu
JP4000087B2 (ja) * 2003-05-07 2007-10-31 株式会社東芝 半導体装置およびその製造方法
KR100471173B1 (ko) * 2003-05-15 2005-03-10 삼성전자주식회사 다층채널을 갖는 트랜지스터 및 그 제조방법
US6919250B2 (en) * 2003-05-21 2005-07-19 Advanced Micro Devices, Inc. Multiple-gate MOS device and method for making the same
US6909151B2 (en) * 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7176041B2 (en) * 2003-07-01 2007-02-13 Samsung Electronics Co., Ltd. PAA-based etchant, methods of using same, and resultant structures
DE10330062A1 (de) * 2003-07-03 2005-01-27 Siemens Ag Verfahren und Vorrichtung zur Strukturierung von organischen Schichten
DE10330064B3 (de) * 2003-07-03 2004-12-09 Siemens Ag Logikgatter mit potentialfreier Gate-Elektrode für organische integrierte Schaltungen
US6921700B2 (en) * 2003-07-31 2005-07-26 Freescale Semiconductor, Inc. Method of forming a transistor having multiple channels
FR2858876B1 (fr) * 2003-08-12 2006-03-03 St Microelectronics Sa Procede de formation sous une couche mince d'un premier materiau de portions d'un autre materiau et/ou de zones de vide
DE10338277A1 (de) * 2003-08-20 2005-03-17 Siemens Ag Organischer Kondensator mit spannungsgesteuerter Kapazität
DE10339036A1 (de) 2003-08-25 2005-03-31 Siemens Ag Organisches elektronisches Bauteil mit hochaufgelöster Strukturierung und Herstellungsverfahren dazu
DE10340644B4 (de) * 2003-09-03 2010-10-07 Polyic Gmbh & Co. Kg Mechanische Steuerelemente für organische Polymerelektronik
DE10340643B4 (de) * 2003-09-03 2009-04-16 Polyic Gmbh & Co. Kg Druckverfahren zur Herstellung einer Doppelschicht für Polymerelektronik-Schaltungen, sowie dadurch hergestelltes elektronisches Bauelement mit Doppelschicht
FR2860099B1 (fr) * 2003-09-18 2006-01-06 St Microelectronics Sa Procede de realisation d'un transistor a effet de champ et transistor ainsi obtenu
US7352025B2 (en) * 2003-12-08 2008-04-01 International Business Machines Corporation Semiconductor memory device with increased node capacitance
US7105390B2 (en) 2003-12-30 2006-09-12 Intel Corporation Nonplanar transistors with metal gate electrodes
DE102004002024A1 (de) * 2004-01-14 2005-08-11 Siemens Ag Organischer Transistor mit selbstjustierender Gate-Elektrode und Verfahren zu dessen Herstellung
US7268058B2 (en) 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
KR100526887B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 전계효과 트랜지스터 및 그의 제조방법
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
JP4796329B2 (ja) 2004-05-25 2011-10-19 三星電子株式会社 マルチ−ブリッジチャンネル型ｍｏｓトランジスタの製造方法
KR100625177B1 (ko) * 2004-05-25 2006-09-20 삼성전자주식회사 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
US7579280B2 (en) 2004-06-01 2009-08-25 Intel Corporation Method of patterning a film
DE102005026228B4 (de) * 2004-06-08 2010-04-15 Samsung Electronics Co., Ltd., Suwon Transistor vom GAA-Typ und Verfahren zu dessen Herstellung
KR100618831B1 (ko) * 2004-06-08 2006-09-08 삼성전자주식회사 게이트 올 어라운드형 반도체소자 및 그 제조방법
KR100822443B1 (ko) * 2004-06-28 2008-04-16 인텔 코포레이션 반도체 선을 형성하는 방법, 반도체 구조, 장치, 시스템 및메모리
US7319252B2 (en) * 2004-06-28 2008-01-15 Intel Corporation Methods for forming semiconductor wires and resulting devices
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
DE102004040831A1 (de) * 2004-08-23 2006-03-09 Polyic Gmbh & Co. Kg Funketikettfähige Umverpackung
KR100585157B1 (ko) * 2004-09-07 2006-05-30 삼성전자주식회사 다수의 와이어 브릿지 채널을 구비한 모스 트랜지스터 및그 제조방법
TWI283066B (en) * 2004-09-07 2007-06-21 Samsung Electronics Co Ltd Field effect transistor (FET) having wire channels and method of fabricating the same
US7071064B2 (en) * 2004-09-23 2006-07-04 Intel Corporation U-gate transistors and methods of fabrication
US7332439B2 (en) 2004-09-29 2008-02-19 Intel Corporation Metal gate transistors with epitaxial source and drain regions
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
KR100604908B1 (ko) 2004-10-11 2006-07-28 삼성전자주식회사 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법
US7473943B2 (en) * 2004-10-15 2009-01-06 Nanosys, Inc. Gate configuration for nanowire electronic devices
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
KR100615096B1 (ko) * 2004-11-15 2006-08-22 삼성전자주식회사 다중 채널을 갖는 모스 트랜지스터 제조방법
DE102004059465A1 (de) * 2004-12-10 2006-06-14 Polyic Gmbh & Co. Kg Erkennungssystem
DE102004059467A1 (de) * 2004-12-10 2006-07-20 Polyic Gmbh & Co. Kg Gatter aus organischen Feldeffekttransistoren
DE102004059464A1 (de) * 2004-12-10 2006-06-29 Polyic Gmbh & Co. Kg Elektronikbauteil mit Modulator
DE102004063435A1 (de) 2004-12-23 2006-07-27 Polyic Gmbh & Co. Kg Organischer Gleichrichter
US7193279B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
DE102005009820A1 (de) * 2005-03-01 2006-09-07 Polyic Gmbh & Co. Kg Elektronikbaugruppe mit organischen Logik-Schaltelementen
DE102005009819A1 (de) 2005-03-01 2006-09-07 Polyic Gmbh & Co. Kg Elektronikbaugruppe
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
KR100594327B1 (ko) * 2005-03-24 2006-06-30 삼성전자주식회사 라운드 형태의 단면을 가지는 나노와이어를 구비한 반도체소자 및 그 제조 방법
US7563701B2 (en) * 2005-03-31 2009-07-21 Intel Corporation Self-aligned contacts for transistors
DE102005017655B4 (de) 2005-04-15 2008-12-11 Polyic Gmbh & Co. Kg Mehrschichtiger Verbundkörper mit elektronischer Funktion
KR100663360B1 (ko) * 2005-04-20 2007-01-02 삼성전자주식회사 박막 트랜지스터를 갖는 반도체 소자들 및 그 제조방법들
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7411252B2 (en) * 2005-06-21 2008-08-12 International Business Machines Corporation Substrate backgate for trigate FET
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
DE102005031448A1 (de) 2005-07-04 2007-01-11 Polyic Gmbh & Co. Kg Aktivierbare optische Schicht
DE102005035589A1 (de) 2005-07-29 2007-02-01 Polyic Gmbh & Co. Kg Verfahren zur Herstellung eines elektronischen Bauelements
US7354831B2 (en) * 2005-08-08 2008-04-08 Freescale Semiconductor, Inc. Multi-channel transistor structure and method of making thereof
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
DE102005044306A1 (de) 2005-09-16 2007-03-22 Polyic Gmbh & Co. Kg Elektronische Schaltung und Verfahren zur Herstellung einer solchen
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7341916B2 (en) * 2005-11-10 2008-03-11 Atmel Corporation Self-aligned nanometer-level transistor defined without lithography
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
KR100707208B1 (ko) * 2005-12-24 2007-04-13 삼성전자주식회사 Ｇａａ 구조의 핀-펫 및 그 제조 방법
US7396711B2 (en) 2005-12-27 2008-07-08 Intel Corporation Method of fabricating a multi-cornered film
KR100718149B1 (ko) * 2006-02-07 2007-05-14 삼성전자주식회사 게이트-올-어라운드 구조의 반도체 소자
US7449373B2 (en) 2006-03-31 2008-11-11 Intel Corporation Method of ion implanting for tri-gate devices
US20070257322A1 (en) * 2006-05-08 2007-11-08 Freescale Semiconductor, Inc. Hybrid Transistor Structure and a Method for Making the Same
US7670928B2 (en) * 2006-06-14 2010-03-02 Intel Corporation Ultra-thin oxide bonding for S1 to S1 dual orientation bonding
US7544594B2 (en) * 2006-06-28 2009-06-09 Intel Corporation Method of forming a transistor having gate protection and transistor formed according to the method
KR100745885B1 (ko) * 2006-07-28 2007-08-02 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
FR2906238B1 (fr) * 2006-09-27 2008-12-19 Commissariat Energie Atomique Procede de realisation d'un composant electromecanique sur un substrat plan
FR2913526B1 (fr) * 2007-03-09 2009-05-29 Commissariat Energie Atomique Procede de fabrication d'un transistor a effet de champ a grilles auto-alignees
KR100898252B1 (ko) * 2007-09-07 2009-05-18 주식회사 동부하이텍 반도체 소자 및 이의 제조방법
FR2921751B1 (fr) * 2007-10-02 2009-12-18 St Microelectronics Crolles 2 Procede de realisation de dispositif semi-conducteur a architecture asymetrique
WO2009081345A1 (en) * 2007-12-21 2009-07-02 Nxp B.V. Improved manufacturing method for planar independent-gate or gate-all-around transistors
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
KR101458902B1 (ko) 2008-09-22 2014-11-07 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
US9054194B2 (en) * 2009-04-29 2015-06-09 Taiwan Semiconductor Manufactruing Company, Ltd. Non-planar transistors and methods of fabrication thereof
JP2011003797A (ja) * 2009-06-19 2011-01-06 Toshiba Corp 半導体装置及びその製造方法
US8969154B2 (en) * 2011-08-23 2015-03-03 Micron Technology, Inc. Methods for fabricating semiconductor device structures and arrays of vertical transistor devices
TWI569446B (zh) 2011-12-23 2017-02-01 半導體能源研究所股份有限公司 半導體元件、半導體元件的製造方法、及包含半導體元件的半導體裝置
US8975674B2 (en) * 2012-11-09 2015-03-10 National Applied Research Laboratories Bridge structure
US8955357B2 (en) * 2013-03-15 2015-02-17 Lighting Science Group Corporation System and methods of embedding material in a glass substrate
US9362397B2 (en) 2013-09-24 2016-06-07 Samsung Electronics Co., Ltd. Semiconductor devices
US9299784B2 (en) * 2013-10-06 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with non-linear surface
KR102191215B1 (ko) 2013-12-20 2020-12-16 삼성전자주식회사 에스램 셀 및 그 제조 방법
CN105097525B (zh) * 2014-05-04 2018-06-29 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
JP6281420B2 (ja) * 2014-06-10 2018-02-21 富士通セミコンダクター株式会社 半導体装置の製造方法
CN104465354B (zh) * 2014-12-24 2017-11-07 上海集成电路研发中心有限公司 全包围栅极结构及其制造方法
CA2984154A1 (en) 2015-05-01 2016-11-10 Onl Therapeutics, Inc. Peptide compositions and methods of use
US10522687B2 (en) * 2017-02-16 2019-12-31 Qualcomm Incorporated Wrap-around gate structures and methods of forming wrap-around gate structures
US10535737B2 (en) 2017-10-27 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02302044A (ja) * 1989-05-16 1990-12-14 Fujitsu Ltd 半導体装置の製造方法
JP2658569B2 (ja) * 1990-11-28 1997-09-30 日本電気株式会社 薄膜トランジスタおよびその製造方法
JP2603886B2 (ja) * 1991-05-09 1997-04-23 日本電信電話株式会社 薄層ｓｏｉ型絶縁ゲート型電界効果トランジスタの製造方法
JPH05243572A (ja) * 1992-02-27 1993-09-21 Fujitsu Ltd 半導体装置
JP2572003B2 (ja) * 1992-03-30 1997-01-16 三星電子株式会社 三次元マルチチャンネル構造を有する薄膜トランジスタの製造方法

Also Published As

Publication number Publication date
JP3460863B2 (ja) 2003-10-27
KR100336331B1 (ko) 2002-05-13
US5583362A (en) 1996-12-10
DE4433086C2 (de) 1996-06-27
JPH07135325A (ja) 1995-05-23
DE4433086A1 (de) 1995-03-30
US5578513A (en) 1996-11-26

Similar Documents

Publication Publication Date Title
KR100220039B1 (ko) 반도체장치의 제조방법
KR100335525B1 (ko) 반도체장치 및 그의 제조방법
US5270233A (en) Method for manufacturing field effect transistor having LDD structure
JPH04192564A (ja) トランジスタの製造方法
US3745647A (en) Fabrication of semiconductor devices
JPH03114233A (ja) 半導体装置およびその製造方法
EP0589713B1 (en) A thin film semiconductor device and a method for producing the same
KR890012362A (ko) 반도체 소자의 제조방법
US4500899A (en) Semiconductor memory device and process for producing the same
US5237196A (en) Semiconductor device and method for manufacturing the same
KR940011482B1 (ko) Mos형 반도체 장치
EP0287031B1 (en) High breakdown voltage insulating film provided between polysilicon layers
US4942448A (en) Structure for isolating semiconductor components on an integrated circuit and a method of manufacturing therefor
JP3499859B2 (ja) 半導体装置
GB1577017A (en) Method for manufacturing a semiconductor intergrated circuit device
US6858520B2 (en) Method of manufacturing semiconductor device
JP2004006736A (ja) 半導体装置の製造方法
JPH07183528A (ja) 薄膜トランジスタ
JPH06140421A (ja) 薄膜トランジスタの製造方法
JPH02100358A (ja) 半導体記憶装置およびその製造方法
JPH06196707A (ja) 縦型絶縁ゲート型トランジスタの製法
KR19980058438A (ko) 반도체 소자의 실리사이드 형성 방법
JP3644977B2 (ja) 多結晶シリコン薄膜トランジスタの製造方法
JP3097260B2 (ja) 半導体装置の製造方法
JPH01200672A (ja) コプレーナ型トランジスタ及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
A107 Divisional application of patent
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090609

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee