KR100898252B1 - 반도체 소자 및 이의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 239000012535 impurity Substances 0.000 claims description 36
- 229910021332 silicide Inorganic materials 0.000 claims description 15
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 abstract description 3
- 239000007943 implant Substances 0.000 description 36
- 125000006850 spacer group Chemical group 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H01L27/0688—Integrated circuits having a three-dimensional layout
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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Abstract
반도체 소자 및 이의 제조방법이 개시되어 있다. 반도체 소자는 반도체 기판에 서로 이격되어 형성된 소오스/드레인 영역들, 소오스/드레인 영역들 사이에 대응하는 제 1 채널 영역, 제 1 채널 영역 상에 배치되는 게이트 전극 및 게이트 전극 상에 형성되는 제 2 채널 영역을 포함한다.
이중 채널, 트랜지스터, 반도체, dual channel
Description
실시예는 반도체 소자 및 이의 제조방법에 관한 것이다.
일반적으로 모스(MOS) 트랜지스터는 반도체기판에 형성된 소스/드레인 영역과 이 소스/드레인 영역이 형성된 기판 상에 산화막과 게이트 폴리가 형성된 구조를 갖는다.
실시예는 소오스 및 드레인에 인가되는 높은 전류에도 구동이 가능한 반도체 소자 및 이의 제조방법을 제공한다.
실시예에 따른 반도체 소자는 반도체 기판에 서로 이격되어 형성된 제 1 소오스/드레인 영역들, 상기 제 1 소오스/드레인 영역들 사이에 대응하는 제 1 채널 영역, 상기 제 1 채널 영역 상에 배치되는 게이트 전극 및 상기 게이트 전극 상에 형성되는 제 2 채널 영역을 포함한다.
실시예에 따른 반도체 소자는 제 1 채널 영역 및 제 2 채널 영역을 포함한다.
즉, 실시예에 따른 반도체 소자는 이중 채널 영역을 가지고 있기 때문에, 실시예에 따른 반도체 소자는 높은 전류가 소오스 및 드레인에 인가되더라도 구동이 가능하며, 높은 속도로 구동이 가능하다.
트랜지스터
도 1 은 실시예에 따른 트랜지스터를 도시한 단면도이다.
도 1 을 참조하면, 트랜지스터는 반도체 기판(100), 게이트 전극(300), 게이트 절연막(310), 게이트 스페이서(320), 제 2 웰 영역(200), 소오스/드레인 영 역(600), 채널 영역들(CH1, CH2), 펀치임플란트영역들(440, 540) 및 실리사이드막(700)을 포함한다.
상기 반도체 기판(100)은 P형 불순물을 포함하는 제 1 웰 영역(110) 및 N형 불순물을 포함하는 영역(120)을 포함한다.
상기 게이트 전극(300)은 상기 반도체 기판(100) 상에 배치되며, 상기 게이트 전극(300)으로 사용될 수 있는 물질의 예로서는 폴리 실리콘(polycrystalline silicon) 등을 들 수 있다.
상기 게이트 절연막(310)은 상기 게이트 전극(300)을 절연한다. 상기 게이트 절연막(310)으로 사용될 수 있는 물질의 예로서는 실리콘 산화물(SiOx) 등을 들 수 있다. 상기 게이트 절연막(310)은 제 1 게이트 절연막(311) 및 제 2 게이트 절연막(312)을 포함한다.
상기 제 1 게이트 절연막(311)은 상기 게이트 전극(300) 및 상기 반도체 기판(100) 사이에 개재된다.
상기 제 2 게이트 절연막(312)은 상기 게이트 전극(300) 및 상기 제 2 웰 영역(200) 사이에 개재된다.
상기 게이트 스페이서(320)는 상기 게이트 전극(300)의 측면에 배치된다. 상기 게이트 스페이서(320)로 사용될 수 있는 물질의 예로서는 질화물 등을 들 수 있으며, 상기 게이트 스페이서(320)는 상기 게이트 전극(300)의 측면을 절연한다.
상기 제 2 웰 영역(200)은 상기 제 2 게이트 절연막(312) 상에 배치된다. 상기 제 2 웰 영역(200)은 P형 불순물을 포함한다. 예를 들어, 상기 제 2 웰 영 역(200)의 P형 불순물의 농도는 상기 제 1 웰 영역(110)의 P형 불순물의 농도와 동일하다.
상기 소오스/드레인 영역(600)은 상기 게이트 전극(300)의 측방에 형성된다. 상기 소오스/드레인 영역(600)은 제 1 소오스/드레인 영역(610) 및 제 2 소오스/드레인 영역(620)을 포함한다.
상기 제 1 소오스/드레인 영역(610)은 상기 제 1 웰 영역(110)에 고농도의 N형 불순물이 주입되어 형성되며, 상기 제 1 소오스/드레인 영역(610)은 두 개가 서로 이격되어 형성된다.
상기 제 2 소오스/드레인 영역(620)은 상기 제 1 소오스/드레인 영역(610) 상에 형성되며, 상기 제 2 소오스/드레인 영역(620)은 고농도의 N형 불순물을 포함한다. 예를 들어, 상기 제 2 소오스/드레인 영역(620)의 N형 불순물의 농도는 상기 제 1 소오스/드레인 영역(610)의 N형 불순물의 농도와 동일하다.
상기 채널 영역들(CH1, CH2)은 제 1 채널 영역(CH1) 및 제 2 채널 영역(CH2)이다.
상기 제 1 채널 영역(CH1)은 상기 두 개의 제 1 소오스/드레인 영역(610)들 사이의 영역이다. 즉, 상기 제 1 채널 영역(CH1)은 상기 게이트 전극(300)의 하부에 배치되며, 상기 제 1 채널 영역(CH1) 상에 게이트 전극(300)이 배치된다.
상기 제 1 채널 영역(CH1)은 예를 들어, 제 1 LDD영역(410), 제 1 VT임플란트영역(420) 및 제 1 채널임플란트영역(430)을 포함할 수 있다.
상기 제 1 LDD영역(410)은 두 개가 서로 이격되어 배치되며, 상기 두 개의 제 1 소오스/드레인 영역(610)들 사이에 배치된다. 또한, 상기 제 1 LDD영역(410)은 상기 게이트 스페이서(320) 하부에 배치된다. 상기 제 1 LDD영역(410)에는 저농도의 N형 불순물이 주입되어 있다.
상기 제 1 VT임플란트영역(420)은 상기 게이트 전극(300)의 하부에 배치되며, 상기 두 개의 제 1 소오스/드레인 영역(610)들 사이에 배치된다. 상기 제 1 VT임플란트영역(420)은 N형 불순물이 주입되어 형성된다. 상기 제 1 VT임플란트영역(420)은 실시예에 따른 트랜지스터가 작동할 때, 문턱전압을 낮춘다.
상기 제 1 채널임플란트영역(430)은 상기 제 1 VT임플란트영역(420)의 하부에 배치되며, 상기 제 1 채널임플란트영역(430)은 상기 제 1 VT임플란트에 주입된 N형 불순물의 농도보다 더 높은 농도를 가진다.
상기 제 2 채널 영역(CH2)은 상기 두 개의 제 2 소오스/드레인 영역(620)들 사이의 영역이며, 상기 제 2 채널 영역(CH2)은 상기 게이트 전극(300)의 상에 형성된다.
상기 제 2 채널 영역(CH2)은 제 2 LDD영역(510), 제 2 VT임플란트영역(520) 및 제 2 채널임플란트영역(530)을 포함한다.
상기 제 2 LDD영역(510)은 상기 제 1 소오스/드레인 영역(610)들 사이에 형성되며, 상기 제 2 LDD영역(510)은 저농도의 N형 불순물이 주입되어 형성된다. 상기 제 2 LDD영역(510)은 두 개가 서로 이격되어 형성된다.
상기 제 2 VT임플란트영역(520)은 상기 게이트 절연막(310) 상에 형성되며 N형 불순물이 주입되어 형성된다. 상기 제 2 VT임플란트영역(520)은 실시예에 따른 트랜지스터의 문턱전압을 낮춘다.
상기 제 2 채널임플란트영역(530)은 상기 제 2 VT임플란트영역(520) 상에 형성된다. 상기 제 2 채널임플란트영역(530)은 상기 제 2 VT임플란트영역(520)에 주입된 N형 불순물의 농도보다 높은 농도의 N형 불순물이 주입되어 형성된다.
상기 펀치임플란트영역들(440, 540)은 N형 불순물을 포함한다. 상기 펀치임플란트영역들(440, 540)은 실시예에 따른 트랜지스터의 작동시 발생하는 펀치스루 현상을 방지한다. 상기 펀치임플란트영역들(440, 540)은 제 1 펀치임플란트영역(440) 및 제 2 펀치임플란트영역(540)이다.
상기 제 1 펀치임플란트영역(440)은 상기 제 1 채널 영역(CH1) 하부에 형성된다.
상기 제 2 펀치임플란트영역(540)은 상기 제 2 채널 영역(CH2) 상에 형성된다.
상기 실리사이드막(700)은 실리사이드를 포함한다. 상기 실리사이드막(700)은 제 1 실리사이드막(710) 및 제 2 실리사이드막(720)을 포함한다.
상기 제 1 실리사이드막(710)은 상기 제 1 소오스/드레인 영역(610) 상에 형성된다. 상기 제 1 소오스/드레인 영역(610)과 전기적으로 접속된다.
상기 제 2 실리사이드막(720)은 상기 제 2 소오스/드레인 영역(620) 상에 형성된다. 상기 제 2 실리사이드막(720)은 상기 제 2 소오스/드레인 영역(620)의 측면을 덮는다. 상기 제 2 실리사이드막(720)은 상기 제 2 소오스/드레인 영역(620)과 전기적으로 접속된다.
실시예에 따른 트랜지스터는 상기 제 1 채널 영역(CH1) 및 상기 제 2 채널 영역(CH2)을 포함하기 때문에 하나의 채널 영역만을 가지는 트랜지스터보다 더 빠른 스피드를 가진다.
따라서, 실시예에 따른 트랜지스터는 낮은 전압에도 작동이 가능하며, 상기 소오스/드레인 영역(600)들 사이에 많은 전류가 흐를 수 있으며, 높은 특성을 가질 수 있다.
트랜지스터의 제조방법
도 2a 내지 도 2g 는 실시예의 반도체 소자의 제조방법에 따른 공정을 도시한 단면도들이다.
도 2a를 참조하면, N형 반도체 기판에 소자분리막(130)이 형성되고, 상기 소자분리막(130)에 의해서 정의되는 영역에 P형 불순물이 주입되어 제 1 웰 영역(110)이 형성된다. 즉, N형 불순물을 포함하는 영역(120) 및 P형 불순물이 주입된 제 1 웰 영역(110)을 포함하는 반도체 기판(100)이 형성된다.
이후, 상기 제 1 웰 영역(110) 중 소정의 영역에 제 1 깊이로 N형 불순물이 주입되어 제 1 펀치임플란트영역(440)이 형성된다.
상기 제 1 펀치임플란트영역(440)이 형성된 후, 상기 제 1 깊이보다 얕은 제 2 깊이로 N형 불순물이 주입되어 제 1 채널임플란트영역(430)이 형성된다.
상기 제 1 채널임플란트영역(430)이 형성된 후, 상기 제 2 깊이보다 얕은 제 3 깊이로 N형 불순물이 주입되어 제 1 VT임플란트영역(420)이 형성된다.
상기 제 1 내지 제 3 깊이들은 예를 들어, N형 불순물을 주입하는 에너지의 차이에 의해서 조절할 수 있다.
이후, 상기 반도체 기판(100) 상에 열산화 공정등을 통해서 산화막이 형성되고, 상기 산화막 상에 폴리 실리콘층이 형성된다. 이후, 상기 폴리 실리콘층 및 상기 산화막은 마스크 공정에 의해서 패터닝되고, 게이트 전극(300) 및 제 1 게이트 절연막(311)이 형성된다.
상기 게이트 전극(300) 및 제 1 게이트 절연막(311)이 형성된 후, 상기 게이트 전극(300)을 마스크로 사용하여, 상기 게이트 전극(300)의 측방의 상기 제 1 웰 영역(110)에 저농도의 N형 불순물을 주입하여 제 1 LDD영역(410)을 형성한다.
상기 제 1 LDD영역(410)이 형성된 후, 상기 질화막은 에치백 등의 이방성 식각공정에 의해서 식각되고, 상기 게이트 전극(300)의 측면에 게이트 스페이서(320)가 형성된다.
상기 게이트 스페이서(320)가 형성된 후, 상기 게이트 전극(300) 및 상기 제이트 스페이서를 마스크로 사용하여, 상기 제 1 웰 영역(110)에 고농도의 N형 불순물을 주입하여, 제 1 소오스/드레인 영역(610)을 형성한다.
즉, 상기 두 개의 제 1 소오스/드레인 영역(610)들 사이의 영역인 제 1 채널 영역(CH1)이 정의된다.
도 2b 를 참조하면, 상기 제 1 소오스/드레인 영역(610)이 형성된 후, 상기 게이트 전극(300) 상에 제 2 게이트 절연막(312)이 형성된다.
상기 제 2 게이트 절연막(312)은 예를 들어, 상기 게이트 전극(300)의 상면을 노출하는 보호막이 형성된 후, 열 산화 공정 또는 CVD 공정 등에 의해서 형성될 수 있다.
상기 제 2 게이트 절연막(312)이 형성된 후, 상기 반도체 기판(100) 전면에 폴리 실리콘층이 형성된 후, 상기 폴리 실리콘층은 마스크 공정에 의해서 패터닝되고, 상기 기 패터닝된 폴리 실리콘층에 저농도의 N형 불순물이 주입되어, 상기 게이트 전극(300) 상에 제 2 VT임플란트영역(520)이 형성된다.
도 2c 를 참조하면, 상기 제 2 VT임플란트영역(520)이 형성된 후, 상기 반도체 기판(100) 전면에 실리콘층이 형성되고, P형 불순물이 주입되어 웰층(200a)이 형성된다.
이후, 상기 웰층(200a)에 저농도의 N형 불순물이 제 4 깊이로 주입되어, 제 2 채널임플란트영역(530)이 상기 제 2 VT임플란트영역(520) 상에 형성되고, 상기 제 4 깊이보다 얕은 제 5 깊이로 저농도의 N형 불순물이 주입되어 제 2 펀치임플란트영역(540)이 상기 제 2 채널임플란트영역(530) 상에 형성된다.
도 2d를 참조하면, 상기 웰층(200a)에 제 1 포토레지스터 패턴(800)이 형성되고, 상기 제 1 포토레지스트 패턴(800)을 마스크로 사용하여, 고농도의 N형 불순물이 주입되어 예비 제 2 소오스/드레인 영역(620a)이 형성된다. 상기 예비 제 2 소오스/드레인 영역(620a)은 두 개가 서로 이격되어 상기 게이트 전극(300)의 측방에 형성된다.
도 2e를 참조하면, 상기 예비 제 2 소오스/드레인 영역(620a)이 형성된 후, 제 2 포토레지스터 패턴(810)이 형성되고, 상기 제 2 포토레지스터 패턴(810)을 마스크로 사용하여 저농도의 N형 불순물이 주입되어, 제 2 LDD영역(510)이 형성된다.
즉, 상기 두 개의 예비 제 2 소오스/드레인 영역(620a)들 사이의 영역인 제 2 채널 영역(CH2)이 형성된다.
도 2f 를 참조하면, 상기 제 2 LDD영역(510)이 형성된 후, 상기 예비 제 2 소오스/드레인 영역(620a)의 일부가 식각되고, 상기 제 1 소오스/드레인 영역(610) 상에 제 2 소오스/드레인 영역(620)이 형성된다.
이때, 상기 제 1 소오스/드레인 영역(610)의 일부가 노출된다.
도 2g 를 참조하면, 상기 제 2 소오스/드레인 영역(620)이 형성된 후, 상기 제 1 소오스/드레인 영역(610) 및 제 2 소오스/드레인 영역(620)을 노출하는 산화막이 형성된 후, 상기 반도체 기판(100) 상에 금속막이 형성된다. 상기 금속막으로 사용될 수 있는 물질의 예로서는 티타늄, 니켈, 탄탈륨 및 백금 등을 들 수 있다.
이후, 상기 반도체 기판(100)은 급속 열처리 공정을 거치고, 반응하지 않은 금속막은 클린액 등에 의해서 제거되고, 실리사이드막(700)이 형성된다. 또한, 상기 산화막이 제거된다.
이후, 상기 실리사이드막(700)과 전기적으로 접속하는 배선 등이 형성될 수 있다.
도 1 은 실시예에 따른 트랜지스터를 도시한 단면도이다.
도 2a 내지 도 2g 는 실시예의 반도체 소자의 제조방법에 따른 공정을 도시한 단면도들이다.
Claims (10)
- 반도체 기판에 서로 이격되어 형성된 제 1 소오스/드레인 영역들;상기 제 1 소오스/드레인 영역들 사이에 대응하는 제 1 채널 영역;상기 제 1 채널 영역 상에 배치되는 게이트 전극;상기 게이트 전극 상에 형성되는 제 2 채널 영역;상기 제 1 소오스/드레인 영역들 상에 형성되는 제 2 소오스/드레인 영역들; 및상기 제 2 소오스/드레인 영역들 사이에 형성되는 제 2 LDD영역을 포함하며, 상기 제 2 채널 영역은 상기 제 2 소오스/드레인 영역들 사이에 대응하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 소오스/드레인 영역들 사이에 형성되는 제 1 LDD 영역을 포함하는 반도체 소자.
- 삭제
- 반도체 기판에 서로 이격되어 형성된 제 1 소오스/드레인 영역들;상기 제 1 소오스/드레인 영역들 사이에 대응하는 제 1 채널 영역;상기 제 1 채널 영역 상에 배치되는 게이트 전극;상기 게이트 전극 상에 형성되는 제 2 채널 영역;상기 제 1 소오스/드레인 영역들 상에 형성되는 제 2 소오스/드레인 영역들;상기 제 1 소오스/드레인 영역들 상에 형성되는 제 1 실리사이드막; 및상기 제 2 소오스/드레인 영역들 상에 형성되는 제 2 실리사이드막을 포함하며, 상기 제 2 채널 영역은 상기 제 2 소오스/드레인 영역들 사이에 대응하는 반도체 소자.
- 삭제
- 반도체 기판상에 게이트 전극을 형성하는 단계;상기 반도체 기판의 상기 게이트 전극의 측방의 영역에 제 2 도전형의 불순물을 주입하여 서로 이격되는 제 1 소오스/드레인 영역들을 형성하는 단계;상기 게이트 전극을 덮는 웰층을 형성하는 단계;상기 웰층의 상기 게이트 전극의 측방의 영역에 제 2 도전형 불순물을 주입하여 서로 이격되는 제 2 소오스/드레인 영역들을 형성하는 단계; 및상기 제 1 소오스/드레인 영역 및 제 2 소오스/드레인 영역을 덮는 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 6 항에 있어서, 상기 제 1 소오스/드레인 영역들 사이에 제 2 도전형 불순물을 주입하여 제 1 LDD영역을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 6 항에 있어서,제 2 소오스/드레인 영역들을 형성하는 단계는상기 웰층의 상기 게이트 전극의 측방의 영역에 제 2 도전형 불순물을 주입하여 예비 제 2 소오스/드레인 영역들을 형성하는 단계; 및상기 예비 제 2 소오스/드레인 영역들의 일부를 식각하는 단계를 포함하는 반도체 소자의 제조방법.
- 삭제
- 제 6 항에 있어서, 상기 게이트 전극 상에 절연막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070090749A KR100898252B1 (ko) | 2007-09-07 | 2007-09-07 | 반도체 소자 및 이의 제조방법 |
| TW097134285A TWI376804B (en) | 2007-09-07 | 2008-09-05 | Semiconductor device and method of fabricating the same |
| US12/205,005 US8048745B2 (en) | 2007-09-07 | 2008-09-05 | Transistor and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070090749A KR100898252B1 (ko) | 2007-09-07 | 2007-09-07 | 반도체 소자 및 이의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090025703A KR20090025703A (ko) | 2009-03-11 |
| KR100898252B1 true KR100898252B1 (ko) | 2009-05-18 |
Family
ID=40430925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070090749A KR100898252B1 (ko) | 2007-09-07 | 2007-09-07 | 반도체 소자 및 이의 제조방법 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8048745B2 (ko) |
| KR (1) | KR100898252B1 (ko) |
| TW (1) | TWI376804B (ko) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150021681A1 (en) * | 2013-07-16 | 2015-01-22 | United Microelectronics Corp. | Semiconductor device having metal gate and manufacturing method thereof |
| KR102312924B1 (ko) | 2015-04-08 | 2021-10-14 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 이의 제조 방법 |
| US9875976B2 (en) * | 2015-12-31 | 2018-01-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Switching device |
| JP7198003B2 (ja) | 2018-06-22 | 2022-12-28 | キヤノン株式会社 | 放射線撮像装置、放射線撮像システム、放射線撮像装置の制御方法およびプログラム |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100321757B1 (ko) * | 1994-07-01 | 2002-08-08 | 주식회사 하이닉스반도체 | 이중채널을갖는트랜지스터및그제조방법 |
| KR20060069561A (ko) * | 2004-12-17 | 2006-06-21 | 삼성전자주식회사 | 상승된 소오스 및 드레인 영역들을 갖는 씨모스 반도체소자들 및 그 제조방법들 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3460863B2 (ja) * | 1993-09-17 | 2003-10-27 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5965919A (en) * | 1995-10-19 | 1999-10-12 | Samsung Electronics Co., Ltd. | Semiconductor device and a method of fabricating the same |
| US7354831B2 (en) * | 2005-08-08 | 2008-04-08 | Freescale Semiconductor, Inc. | Multi-channel transistor structure and method of making thereof |
-
2007
- 2007-09-07 KR KR1020070090749A patent/KR100898252B1/ko not_active IP Right Cessation
-
2008
- 2008-09-05 TW TW097134285A patent/TWI376804B/zh not_active IP Right Cessation
- 2008-09-05 US US12/205,005 patent/US8048745B2/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100321757B1 (ko) * | 1994-07-01 | 2002-08-08 | 주식회사 하이닉스반도체 | 이중채널을갖는트랜지스터및그제조방법 |
| KR20060069561A (ko) * | 2004-12-17 | 2006-06-21 | 삼성전자주식회사 | 상승된 소오스 및 드레인 영역들을 갖는 씨모스 반도체소자들 및 그 제조방법들 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW200913268A (en) | 2009-03-16 |
| US8048745B2 (en) | 2011-11-01 |
| US20090065865A1 (en) | 2009-03-12 |
| TWI376804B (en) | 2012-11-11 |
| KR20090025703A (ko) | 2009-03-11 |
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Legal Events
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