TWI542010B - 積體電路的形成方法 - Google Patents

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Description

積體電路的形成方法
本發明係關於積體電路，更特別關於以改良的隔離結構與閘極介電結構形成積體電路的方法。
金氧半場效電晶體(MOSFET)具有閘極、基板、以及閘極與基板之間的閘極介電層。藉由控制閘極電壓，可產生或調整閘極介電層下之基板中的導電通道。在某些應用中增加閘極介電層厚度，可增加MOSFET之閘極至源極的崩潰電壓。在某些應用中採用擴散汲極區，可增加MOSFET之汲極至源極的崩潰電壓。舉例來說，多種MOSFET係設置以具有增加的崩潰電壓，且MOSFET包含橫向擴散金氧半(LDMOS)電晶體與雙重擴散汲極金氧半(DDDMOS)電晶體。
本發明一實施例提供之積體電路的形成方法，包括：形成隔離結構，隔離結構部份地埋置於基板中，且部份隔離結構自基板的上表面凸起；部份地移除隔離結構，以形成改良的隔離結構，且改良的隔離結構之上表面低於基板之上表面；以及形成閘極介電結構，閘極介電結構部份地位於基板上，且部份地位於改良的隔離結構之上表面上。
本發明一實施例提供之積體電路的形成方法，包括：形成第一隔離結構部份地埋置於基板的第一井區中，第一 井區具有第一掺雜型態，且第一隔離結構的上表面自基板的上表面凸起；部份地移除第一隔離結構，以形成改良的隔離結構，改良的隔離結構之上表面低於基板的上表面；以及形成閘極介電結構，閘極介電結構部份地位於於基板的第二井區上、部份地位於基板的該第一井區上、且部份地位於改良的隔離結構的上表面上，其中第二井區具有第二掺雜型態。
本發明一實施例提供之積體電路的形成方法，包括：形成第一隔離結構部份地埋置於基板的第一井區中，第一井區具有第一掺雜型態，且第一隔離結構的上表面自基板的上表面凸起；部份地移除第一隔離結構，以形成改良的隔離結構，改良的隔離結構之上表面低於基板的上表面；形成閘極介電結構，閘極介電結構部份地位於於基板的第二井區上、部份地位於基板的第一井區上、且部份地位於改良的隔離結構的上表面上，其中第二井區具有第二掺雜型態；以及形成閘極結構於閘極介電結構上，閘極結構的上表面具有第一部份與第二部份，其中第一部份直接位於改良的隔離結構上，第二部份直接位於第二井區上，且第一部份低於第二部份或與第二部份等高。
100‧‧‧積體電路
110‧‧‧基板
110a、122a、134b‧‧‧上表面
112‧‧‧第一井區
114‧‧‧第二井區
122‧‧‧改良的隔離結構
124‧‧‧第二隔離結構
126‧‧‧第三隔離結構
132‧‧‧閘極介電結構
134‧‧‧閘極結構
134a、136a、138a‧‧‧金屬矽化層
134b-1‧‧‧第一部份
134b-2‧‧‧第二部份
135a‧‧‧第一間隔物
135b‧‧‧第二間隔物
136‧‧‧汲極區
138‧‧‧源極區
142‧‧‧蝕刻停止層
152‧‧‧ILD層
154‧‧‧導電線路
200‧‧‧方法
210、220、230、240、250、260、270、280、290‧‧‧步驟
310‧‧‧第一隔離結構
320‧‧‧圖案化遮罩
第1圖係某些實施例中，積體電路的剖視圖。
第2圖係某些實施例中，積體電路之製作方法的流程圖。
第3A至3G圖係某些實施例中，不同製程階段中積體電路的剖視圖。
下述揭露內容提供的不同實施例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本發明的多個實例中將採用重複標號及/或符號使說明簡化及明確，但這些重複不代表多種實施例中相同標號的元件之間具有相同的對應關係。
另一方面，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
在某些實施例中，LDMOS或DDDMOS具有至少兩段或更多段不同厚度的閘極介電層。在某些實施例中，藉由埋置於基板中的隔離結構與形成其上的閘極介電材料層，可形成閘極介電層。隔離結構的上表面低於基板的上表面。如此一來，用以避免導電線路與閘極之間短路的製程範圍(margin)可因此改善。上述閘極直接位於隔離結構上。在某些實施例中，改善的製程範圍可降低層間介電(ILD)層的厚度，且導電線路係形成於ILD上。
第1圖係某些實施例中，積體電路100的剖視圖。在某些實施例中，第1圖所示的積體電路100為中間產物，其可 進一步進行一或多道製程以形成功能積體電路。積體電路100的其他主動電子構件與被動電子構件未顯示於第1圖中。
積體電路100具有基板110，經一或多道佈植製程後可形成第一井區112與第二井區114。積體電路100具有改良的隔離結構122、第二隔離結構124、與第三隔離結構126。積體電路100亦具有閘極介電結構132、閘極結構134、間隔物結構如第一間隔物結構135a與第二間隔物135b、汲極區136、源極區138、蝕刻停止層142、ILD層152、與導電線路154。在某些實施例中，第一井區112與第二井區114、改良的隔離結構122、閘極介電結構132、閘極結構134、間隔物結構如第一間隔物135a與第二間隔物135b、汲極區136、與源極區138一起組成LDMOS(橫向擴散金氧半)電晶體。舉例來說，LDMOS如第1圖所揭露。在某些實施例中，下述揭露的方法可用以製作其他種類的LDMOS電晶體，或多種DDDMOS(雙重擴散汲極金氧半)電晶體。
在某些實施例中，基板110包含半導體元素如單晶、多晶、或非晶的矽或鍺；半導體化合物如碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦、及/或銻化銦；半導體合金如矽鍺(SiGe)、鎵砷磷(GaAsP)、鋁銦砷(AlInAs)、鋁鎵砷(AlGaAs)、鎵銦砷(GaInAs)、鎵銦磷(GaInP)、及/或鎵銦砷磷(GaInAsP)；或上述之組合。在至少一實施例中，基板110為半導體合金基板，且具有組成漸變的矽鍺結構，即某處矽與鍺的組成比例逐漸變化至另一處矽與鍺的另一組成比例。在另一實施例中，矽鍺合金係形成於矽基板上。在又一實施例中，矽鍺 基板具有應力。在某些其他實施例中，基板110為絕緣層上半導體(SOI)。在某些實例中，基板110包含磊晶層或埋層。在其他實例中，基板110包含多層半導體化合物結構。
某些實施例中基板110之導電性，通常與固有半導體材料或具有預定掺雜型態之半導體材料之導電性類似。在某些實施例中，預定的掺雜型態為p型掺雜。
基板110具有形成於第二隔離結構124與第三隔離結構126之間的第一井區112與第二井區114。第一井區112與第二井區114具有不同的掺雜型態。在某些實施例中，若第1圖中的LDMOS電晶體為n型電晶體，則第一井區112具有n型掺雜，且第二井區114具有p型掺雜。在某些實施例中，若第1圖中的LDMOS電晶體為p型電晶體，則第一井區具有p型掺雜，且第二井區114具有n型掺雜。在某些實施例中，一或多個深井區(未圖示)係形成於第一井區112與第二井區114下，使基板110與第一井區112/第二井區114電性隔離。
改良的隔離結構122係埋置於基板110之第一井區112中。改良的隔離結構122的上表面122a係低於基板110的上表面110a。在某些實施例中，改良的隔離結構122的上表面122a與基板110的上表面110a之間的垂直距離大於或等於300Å。在某些實施例中，改良的隔離結構122包含氧化矽。
閘極介電結構132部份地位於基板110的第二井區114上、部份地位於第一基板110的第一井區112上、且部份地位於改良的隔離結構122的上表面122a上。在某些實施例中，閘極介電結構132包含氧化矽或高介電常數(high-k)之介電材 料。在某些實施例中，閘極介電結構132具有多層結構，其包含一或多層不同的介電材料。在某些實施例中，閘極介電結構132係設置以具有足夠厚度，用以使電晶體具有預定的的閘極至源極崩潰電壓。在某些實施例中，第1圖中LDMOS之閘極結構134係設置以約32伏特的電壓操作，且閘極介電結構132係設置以具有200Å至1200Å的厚度。
閘極結構134位於閘極介電結構132上。在某些實施例中，閘極結構134包含多晶矽，或一或多種的金屬材料如銅、鋁、鎢、鈦、或上述之合金，或上述之組合。在某些實施例中，閘極結構134具有多層結構。在第1圖中，閘極結構134的上半部包含金屬矽化層134a。在某些實施例中，可省略金屬矽化層134a。閘極結構134的上表面134b具有第一部份134b1與第二部份134b-2，第一部份134b-1直接位於改良的隔離結構122上，且第二部份直接位於第二井區114上。在某些實施例中，上表面134b的第一部份134b-1與第二部份134b-2等高。在某些實施例中，上表面134b的第一部份134b-1低於第二部份134b-2。
此外，間隔物結構包含第一間隔物135a與第二間隔物135b，分別位於閘極介電結構132與閘極結構134的側壁上。在某些實施例中，第一間隔物135a與第二間隔物135b的材料包含氮化矽。第一間隔物135a位於改良的隔離結構122上。第二間隔物135b位於第二井區114上，並位於改良的隔離結構122及第三隔離結構126之間。汲極區136位於第一井區112中，並位於改良的隔離結構122與第二隔離結構124之間。源極區138位於間隔物結構之第二間隔物135b與第三隔離結構126之 間的第二井區114中。在某些實施例中，若第1圖中的LDMOS為n型電晶體，則汲極區136與源極區138具有n型掺雜，且其掺雜濃度大於第一井區112的掺雜濃度。在某些實施例中，若第1圖中的LDMOS為p型電晶體，則汲極區136與源極區138具有p型掺雜，且其掺雜濃度大於第一井區112的掺雜濃度。汲極區136的上半部包含金屬矽化層136a。源極區138的上半部包含金屬矽化層138a。在某些實施例中，可省略金屬矽化層136a與138a。
此外，第1圖中的蝕刻停止層142覆蓋基板110與LDMOS電晶體。ILD層152覆蓋蝕刻停止層142，且導電線路154係形成於ILD層152上。在第1圖中的剖視視角中，導電線路154並未物理接觸閘極134、汲極區136、或源極區138。某些實施例中的導電線路154在不同於第1圖之剖視視角的位置，可電性耦接至閘極結構134、汲極區136、與源極區138中的一或多者。
在某些實施例中，由於改良的隔離結構122的上表面122a低於基板110的上表面110a，因此上表面134b的第一部份134b-1亦低於第二部份134b-2。如此一來，導電線路154與直接位於改良的隔離結構122上的閘極結構134之間的垂直距離，大於導電線路154與直接位於第二井區114上的閘極結構134之間的垂直距離。在某些實施例中，導電線路154與改良的隔離結構122上的閘極結構134之間較大的間距，可提供額外的製程範圍，進而避免因製程變化造成導電線路154與閘極結構134之間產生預期之外的短路。
在某些實施例中，用以設計積體電路100之佈線設 計規則為：導電線路154之相同導電層的導電線路，應避免越過LDMOS電晶體之上表面134的第二部份134b-2上。
第2圖係某些實施例中，製作積體電路100的方法200之流程圖。第3A至3G圖係某些實施例中，不同製程階段中積體電路100的剖視圖。第2與3A至3G圖中，與第1圖中相同的構件將採用相同標號，並省略詳細說明。可以理解的是，在第2圖之方法200之前、之中、及/或之後可進行額外步驟，且某些額外步驟僅簡述於下。
如第2與第1圖所示，方法200之起始步驟210形成隔離結構於基板中。基板具有第一掺雜型態的第一井區，與第二掺雜型態的第二井區。第一隔離結構係形成於第一井區中，且第二與第三隔離結構係形成於第一井區與第二井區的邊緣中。在某些實施例中，第一、第二、與第三隔離結構的形成方法為局部氧化矽(LOCOS)製程或淺溝槽隔離(STI)製程。在某些實施例中，步驟210更包含形成圖案化遮罩保護第二與第三隔離結構，使其免於一或多道後續步驟影響。
第3A圖係進行步驟210後之積體電路100的剖視圖。第一隔離結構310係部份地埋置於基板110的第一井區112中。第一隔離結構310的上半部自基板110的上表面110a凸起。第二隔離結構124係部份地埋置於基板110的第一井區112之邊緣中。第三隔離結構126係部份地埋置於基板110的第二井區114之邊緣中。在某些實施例中，第一隔離結構310、第二隔離結構124、與第三隔離結構126自上表面110a向下的深度幾乎相同。第一井區112、第二井區114、與整個第一隔離結構310的 主要部份，均位於第二隔離結構124與第三隔離結構126之間。圖案化遮罩320覆蓋第二隔離結構124與第三隔離結構126。
接著進行方法200的步驟220，移除部份的第一隔離結構以形成改良的隔離結構。改良的隔離結構之上表面低於基板的上表面。在某些實施例中，步驟220包含乾氧化物蝕刻製程及/或濕氧化物蝕刻製程。在某些實施例中，乾蝕刻製程包含以碳氟氣體為主的非等向蝕刻。在某些實施例中，濕蝕刻製程包含採用氫氟酸溶液，比如緩衝氧化物蝕刻劑(BOE)或氫氟酸的緩衝溶液(BHF)。
第3B圖係進行步驟220後之積體電路的剖視圖。第一隔離結構310轉為改良的隔離結構122。改良的隔離結構122之上表面122a低於基板110的上表面110a。在某些實施例中，改良的隔離結構122的上表面122a與基板110的上表面110a之間的垂直距離大於或等於300Å。圖案化遮罩320仍保留以保護第二隔離結構124與第三隔離結構126免於一或多道後續步驟影響。
接著進行方法200之步驟230，以形成閘極介電結構。閘極介電結構係部份地位於基板的第二井區上、部份地位於基板的第一井區上、與部份地位於改良的隔離結構的上表面上。在某些實施例中，閘極介電結構包含氧化矽，且步驟230包含熱氧化製程。在某些實施例中，熱氧化製程係進行於溫度介於500℃至1100℃之間的爐中。在某些實施例中，在形成閘極介電結構後，步驟230更包含移除步驟210形成的圖案化遮罩。
第3C圖係進行步驟230後之積體電路100的剖視圖。閘極介電結構132係位於第二井區114、第一井區112、與改良的隔離結構122之上半部上。上述結構已移除圖案化遮罩320。
接著進行方法200的步驟240，以形成閘極結構。閘極結構位於閘極介電結構上。在某些實施例中，閘極結構包含多晶矽，或一或多種金屬材料。
第3D圖係進行步驟240後之積體電路100的剖視圖。閘極結構134位於閘極介電結構132上。
在某些實施例中，步驟230與240的進行方法為形成一或多層的閘極介電材料於基板110及改良的隔離結構122上，接著形成一或多層的閘極材料於一或多層的閘極介電材料上。最後，圖案化一或多層的閘極介電材料與一或多層的閘極材料，以形成閘極介電結構132與閘極結構134，如第3D圖所示。
接著進行方法200的步驟250，以形成間隔物結構於閘極介電結構與閘極結構的側壁上。在某些實施例中，步驟250包含形成一層間隔物材料於第3D圖的結構上，再進行非等向蝕刻製程。在某些實施例中，間隔物結構的材料包含氮化矽。
第3E圖係進行步驟250後之積體電路100的剖視圖。間隔物結構包含第一間隔物135a與第二間隔物135b，分別位於閘極介電結構132與閘極結構134之側壁上。第一間隔物135a位於第一井區112上之改良的隔離結構122上。第二間隔物135b位於改良的隔離結構122與第三隔離結構126之間的第二井區114上。
接著進行方法200的步驟260，以形成汲極區於第一井區中，並形成源極區於第二井區中。在某些實施例中，步驟260包含形成遮罩，其露出部份的第一井區用以形成汲極區，且露出部份的第二井區用以形成源極區，再進行佈植製程。
第3F圖係進行步驟260後之積體電路100的剖視圖。汲極區136係形成於改良的隔離結構122與第二隔離結構124之間的第一井區112中。源極區138係形成於第二間隔物135b與第三隔離結構126之間的第二井區114中。
接著進行方法200的步驟270，以進行金屬矽化製程於閘極結構、源極區、或汲極區上。在某些實施例中，步驟270包含形成金屬材料於閘極結構、源極區、或汲極區上，再進行回火製程以形成金屬矽化層，之後移除未反應的金屬材料。
第3G圖係進行步驟270後之積體電路100的剖視圖。閘極結構134的上半部轉變為金屬矽化層134a。汲極區136的上半部轉變為金屬矽化層136a，且源極區138的上半部轉變為金屬矽化層138a。在某些實施例中，並非所有的閘極結構134、汲極區136、與源極區138均進行步驟270的金屬矽化製程。在某些實施例中，可省略步驟270。
接著進行方法200之步驟280，以形成蝕刻停止層於步驟270完成後之結構上、形成ILD層於蝕刻停止層上、以及形成導電線路於ILD層上。在某些實施例中，在形成導電線路前，先選擇性蝕刻ILD層以形成接點開口，並形成一或多個接點插塞於接點開口中。在某些實施例中，進行化學機械研磨 (CMP)以配合接點插塞的形成。
第1圖係進行步驟280後之積體電路100的剖視圖。
接著進行方法200的步驟290，以改良的隔離結構122與閘極介電結構132為基礎，進行額外操作以形成LDMOS電晶體。在某些實施例中，步驟210至280完成的結構亦可用以形成DDDMOS。
在一實施例中，方法包括形成隔離結構，且隔離結構部份地埋置於基板中。部份隔離結構自基板的上表面凸起。部份地移除隔離結構，以形成改良的隔離結構。改良的隔離結構之上表面低於基板之上表面。形成閘極介電結構，閘極介電結構部份地位於基板上，且部份地位於改良的隔離結構的上表面上。
在另一實施例中，方法包括形成第一隔離結構部份地埋置於基板的第一井區中。第一井區具有第一掺雜型態，且第一隔離結構的上表面自基板的上表面凸起。部份地移除第一隔離結構，以形成改良的隔離結構。改良的隔離結構之上表面低於基板的上表面。形成閘極介電結構，閘極介電結構部份地位於於基板的第二井區上、部份地位於基板的第一井區上、且部份地位於改良的隔離結構的上表面上。第二井區具有第二掺雜型態。
在另一實施例中，方法包括形成第一隔離結構部份地埋置於基板的第一井區中。第一井區具有第一掺雜型態，且第一隔離結構的上表面自基板的上表面凸起。部份地移除第一隔離結構，以形成改良的隔離結構。改良的隔離結構之上表 面低於基板的上表面。上述方法亦形成閘極介電結構，閘極介電結構部份地位於於基板的第二井區上、部份地位於基板的第一井區上、且部份地位於改良的隔離結構的上表面上。第二井區具有第二掺雜型態。形成閘極結構於閘極介電結構上。閘極結構的上表面具有第一部份與第二部份，其中第一部份直接位於改良的隔離結構上，且第二部份直接位於第二井區上。上述第一部份低於第二部份或與第二部份等高。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧積體電路
110‧‧‧基板
110a、122a、134b‧‧‧上表面
112‧‧‧第一井區
114‧‧‧第二井區
122‧‧‧改良的隔離結構
124‧‧‧第二隔離結構
126‧‧‧第三隔離結構
132‧‧‧閘極介電結構
134‧‧‧閘極結構
134a、136a、138a‧‧‧金屬矽化層
134b-1‧‧‧第一部份
134b-2‧‧‧第二部份
135a‧‧‧第一間隔物
135b‧‧‧第二間隔物
136‧‧‧汲極區
138‧‧‧源極區
142‧‧‧蝕刻停止層
152‧‧‧ILD層
154‧‧‧導電線路

Claims (10)

  1. 一種積體電路的形成方法，包括：形成一隔離結構，該隔離結構部份地埋置於一基板之一井區中，部份該隔離結構自該基板的上表面與該井區的上表面凸起，且該基板的上表面與該井區的上表面齊平；部份地移除該隔離結構，以形成一改良的隔離結構，且該改良的隔離結構之上表面低於該基板之上表面；以及形成一閘極介電結構，該閘極介電結構部份地位於該基板上，且部份地位於該改良的隔離結構之上表面上。
  2. 如申請專利範圍第1項所述之積體電路的形成方法，其中該改良的隔離結構之上表面與該基板的上表面之間的垂直距離大於或等於300Å。
  3. 如申請專利範圍第1項所述之積體電路的形成方法，更包括：在形成該改良的隔離結構後，形成一源極區與一汲極區於該基板中。
  4. 如申請專利範圍第1項所述之積體電路的形成方法，更包括：形成一閘極結構於該閘極介電結構上，且該閘極結構的上表面具有一第一部份與一第二部份，其中該第一部份與該第二部份不同，該第一部份直接位於該改良的隔離結構上，且該第一部份低於該第二部份或與該第二部份等高；形成一間隔物結構於該閘極介電結構與該閘極結構的側壁上；以及形成一源極區與一汲極區於該基板中。
  5. 一種積體電路的形成方法，包括： 形成一第一隔離結構部份地埋置於一基板的一第一井區中，該第一井區具有一第一掺雜型態，且該第一隔離結構的上表面自該基板的上表面凸起；部份地移除該第一隔離結構，以形成一改良的隔離結構，該改良的隔離結構之上表面低於該基板的上表面；以及形成一閘極介電結構，該閘極介電結構部份地位於於該基板的一第二井區上、部份地位於該基板的該第一井區上、且部份地位於該改良的隔離結構的上表面上；其中該第二井區具有一第二掺雜型態。
  6. 如申請專利範圍第5項所述之積體電路的形成方法，其中該第一掺雜型態為n型掺雜，且該第二掺雜型態為p型掺雜。
  7. 如申請專利範圍第5項所述之積體電路的形成方法，其中該改良的隔離結構之上表面與該基板之上表面之間的垂直距離大於或等於300Å。
  8. 如申請專利範圍第5項所述之積體電路的形成方法，更包括：形成一汲極區於該第一井區中，且該汲極區位於該改良的隔離結構與該第二隔離結構之間；以及形成一源極區於該第二井區中，且該源極區位於該改良的隔離結構與該第三隔離結構之間，其中形成該汲極區與該汲極區之步驟包括進行一佈植製程對應該第一掺雜型態。
  9. 如申請專利範圍第5項所述之積體電路的形成方法，更包括：形成一閘極結構於該閘極介電結構上，該閘極結構的上表面具有一第一部份與一第二部份，其中該第一部份直接位於該改良的隔離結構上，該第二部份直接位於該第二井區 上，且該第一部份低於該第二部份或與該第二部份等高；形成一間隔物結構於該閘極介電結構與該閘極結構的側壁上；形成一汲極區於該第一井區中，且該汲極區位於該改良的隔離結構與該第二隔離結構之間；以及形成一源極區於該第二井區中，且該源極區位於該改良的隔離結構與該第三隔離結構之間，並位於該間隔物結構與該第三隔離結構之間。
  10. 一種積體電路的形成方法，包括：形成一第一隔離結構部份地埋置於一基板的一第一井區中，該第一井區具有一第一掺雜型態，且該第一隔離結構的上表面自該基板的上表面凸起；部份地移除該第一隔離結構，以形成一改良的隔離結構，該改良的隔離結構之上表面低於該基板的上表面；形成一閘極介電結構，該閘極介電結構部份地位於於該基板的一第二井區上、部份地位於該基板的該第一井區上、且部份地位於該改良的隔離結構的上表面上，其中該第二井區具有一第二掺雜型態；以及形成一閘極結構於該閘極介電結構上，該閘極結構的上表面具有一第一部份與一第二部份，其中該第一部份直接位於該改良的隔離結構上，該第二部份直接位於該第二井區上，且該第一部份低於該第二部份或與該第二部份等高。
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