KR20130093149A - 반도체 장치의 제조 방법, 및 반도체 장치 - Google Patents

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후지오 마스오카
히로키 나카무라
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유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드
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Abstract

반도체 장치의 제조 방법은, 실리콘 기판 (101) 상에 평면 형상 실리콘층 (107) 과, 제 1 및 제 2 기둥 형상 실리콘층 (104,105) 을 형성하는 공정과, 게이트 절연막 (109) 을 형성하고, 주위에 금속막 (110) 및 폴리실리콘 (111) 을 퇴적, 평탄화하고, 에칭함으로써 제 1 및 제 2 기둥 형상 실리콘층의 상부를 노출시킨다. 그리고, 제 1 및 제 2 절연막 사이드 월 (201, 200) 을 형성하고, 제 1 및 제 2 게이트 전극 (117b, 117a) 과 게이트 배선 (117c) 을 형성하는 공정과, 제 1 기둥 형상 실리콘층의 상하부에 n 형 확산층을 형성하고, 제 2 기둥 형상 실리콘층의 상하부에 p 형 확산층을 형성하는 공정과, 제 1 및 제 2 절연막 사이드 월과 제 1 및 제 2 게이트 전극과 게이트 배선의 측벽에 제 3 절연막 사이드 월 (202) 을 형성하는 공정과, 실리사이드 (133) 를 형성하는 공정을 갖는다.

Description

반도체 장치의 제조 방법, 및 반도체 장치{PRODUCTION METHOD OF SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법, 및 반도체 장치에 관한 것이다.
반도체 집적 회로, 특히 MOS 트랜지스터를 사용한 집적 회로는, 고집적화의 일로를 걷고 있다. 이 고집적화에 수반하여, 그 중에서 사용되고 있는 MOS 트랜지스터는 나노 영역까지 미세화가 진행되고 있다. 이와 같은 MOS 트랜지스터의 미세화가 진행되면, 리크 전류의 억제가 곤란하여, 필요한 전류량 확보의 요청으로부터 회로의 점유 면적을 좀처럼 작게 할 수 없다는 문제가 있었다. 이와 같은 문제를 해결하기 위해서, 기판에 대해 소스, 게이트, 드레인이 수직 방향으로 배치되고, 게이트 전극이 기둥 형상 반도체층을 둘러싸는 구조인 Surrounding Gate Transistor (이하, SGT 라고 한다) 가 제안되어 있다 (예를 들어, 특허문헌 1, 특허문헌 2, 특허문헌 3 을 참조).
이 기술에 의하면, 게이트 전극에, 폴리실리콘이 아니라 메탈을 사용함으로써, 공핍화를 억제할 수 있음과 함께, 게이트 전극을 저저항화할 수 있다.
그러나, 메탈게이트를 형성한 후공정은, 항상 메탈게이트에 의한 메탈 오염을 고려한 제조 공정으로 할 필요가 있다.
종래의 SGT 의 제조 방법에서는, 질화막 하드 마스크가 기둥 형상으로 형성된 실리콘 기둥을 형성하고, 실리콘 기둥 하부의 확산층을 형성한 후, 게이트 재료를 퇴적시키고, 그 후에 게이트 재료를 평탄화, 에치 백을 하여, 실리콘 기둥과 질화막 하드 마스크의 측벽에 절연막 사이드 월을 형성한다. 그 후, 게이트 배선을 위한 레지스트 패턴을 형성하고, 게이트 재료를 에칭한 후, 질화막 하드 마스크를 제거하여, 실리콘 기둥 상부에 확산층을 형성하고 있다 (예를 들어, 특허문헌 4 를 참조).
이와 같은 방법에서는, 실리콘 기둥 하부의 확산층을 형성한 후, 게이트 전극을 형성하고, 실리콘 기둥 상부에 확산층을 형성하는 점에서, 붕소는 확산 속도가 빠르고, 비소는 확산 속도가 느리기 때문에, 이른바 CMOS (Complementary Metal Oxide Semiconductor) SGT 로 했을 때, NMOS (Negative channel Metal Oxide Semiconductor), PMOS (Positive channel Metal Oxide Semiconductor) 각각에 대해 최적인 열 처리를 실시하는 것이 곤란해진다.
따라서, 실리콘 기둥 하부, 상부를 따로따로 형성하고, 질화막 하드 마스크를 제거하게 되기 때문에, 공정 수가 증가한다.
또, 종래의 SGT 의 제조 방법에서는, 실리콘 기둥을 형성 후, 실리콘 기둥 상부, 하부에 확산층을 형성하고, 게이트 재료를 퇴적시킨다. 그 후, 게이트 재료를 평탄화, 에치 백을 하고, 실리콘 기둥의 측벽에 절연막 사이드 월을 형성한 후, 게이트 재료를 에칭하여, 플로팅 게이트를 형성한 후, 절연막 사이드 월을 제거하고 있다 (예를 들어, 특허문헌 5 를 참조).
이와 같은 방법에서는, 게이트 재료를 에칭하여, 플로팅 게이트를 형성할 때에, 실리콘 기둥 상부에는 게이트 절연막만이 존재하므로, 에칭 중에 게이트 절연막이 에칭되어 실리콘 기둥이 에칭될 가능성이 있다.
또, 플로팅 게이트를 형성 후, 절연막 사이드 월을 제거하기 위해, 공정 수가 증가한다.
일본 공개특허공보 평2-71556호 일본 공개특허공보 평2-188966호 일본 공개특허공보 평3-145761호 일본 공개특허공보 2009-182317호 일본 공개특허공보 2006-310651호
그래서, 본 발명은, 공정 수가 적고, 게이트의 에칭 중에 실리콘 기둥 상부가 보호되는 반도체 장치 (SGT) 의 제조 방법, 및 반도체 장치 (SGT 의 구조) 를 제공하는 것을 목적으로 한다.
본 발명의 제 1 관점에 관련된 반도체 장치의 제조 방법은,
실리콘 기판 상에 평면 형상 실리콘층을 형성하고, 상기 평면 형상 실리콘층 상에 제 1 기둥 형상 실리콘층과 제 2 기둥 형상 실리콘층을 형성하는 제 1 공정과,
상기 제 1 공정 후, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 주위에 게이트 절연막을 형성하고, 상기 게이트 절연막의 주위에 금속막 및 폴리실리콘을 퇴적시킴과 함께 평탄화를 하여, 에칭을 실시함으로써 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 상부를 노출시키고, 상기 제 1 기둥 형상 실리콘층의 상부 측벽에 제 1 절연막 사이드 월을 형성하고, 상기 제 2 기둥 형상 실리콘층의 상부 측벽에 제 2 절연막 사이드 월을 형성하고, 상기 게이트 절연막의 주위에 금속막과 폴리실리콘의 적층 구조로 이루어지는 제 1 게이트 전극과 제 2 게이트 전극을 형성하고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극에 접속된 게이트 배선을 형성하는 제 2 공정과,
상기 제 2 공정 후, 상기 제 1 기둥 형상 실리콘층의 상부에 제 1 의 n 형 확산층을 형성하고, 상기 제 1 기둥 형상 실리콘층의 하부와 상기 평면 형상 실리콘층의 상부에 제 2 의 n 형 확산층을 형성하고, 상기 제 2 기둥 형상 실리콘층의 상부에 제 1 의 p 형 확산층을 형성하고, 상기 제 2 기둥 형상 실리콘층의 하부와 상기 평면 형상 실리콘층의 상부에 제 2 의 p 형 확산층을 형성하는 제 3 공정과,
상기 제 3 공정 후, 상기 제 1 및 상기 제 2 절연막 사이드 월과 상기 제 1 및 상기 제 2 게이트 전극과 상기 게이트 배선의 측벽에 제 3 절연막 사이드 월을 형성하는 제 4 공정과,
상기 제 4 공정 후, 상기 제 1 및 상기 제 2 의 n 형 확산층 상과 상기 제 1 및 상기 제 2 의 p 형 확산층 상과 상기 게이트 배선 상에 실리사이드를 형성하는 제 5 공정을 갖는 것을 특징으로 한다.
상기 실리콘 기판 상에 상기 제 1 및 상기 제 2 기둥 형상 실리콘층을 형성하기 위한 제 1 레지스트를 형성하고, 상기 실리콘 기판을 에칭하여, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층을 형성하고, 상기 제 1 레지스트를 제거하고, 상기 평면 형상 실리콘층을 형성하기 위한 제 2 레지스트를 형성하고, 상기 실리콘 기판을 에칭하여, 상기 평면 형상 실리콘층을 형성하고, 상기 제 2 레지스트를 제거하는 것이 바람직하다.
상기 실리콘 기판 상에 형성된 상기 평면 형상 실리콘층과, 상기 평면 형상 실리콘층 상에 형성된 상기 제 1 기둥 형상 실리콘층과, 상기 평면 형상 실리콘층 상에 형성된 제 2 기둥 형상 실리콘층과, 상기 평면 형상 실리콘층의 주위에 제 1 절연막이 형성된 구조에 있어서, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 주위에 상기 게이트 절연막이 형성되고,
상기 게이트 절연막의 주위에 금속막을 형성하고, 폴리실리콘을 퇴적시킴과 함께 평탄화하고, 상기 폴리실리콘을 에칭하여, 상기 금속막을 노출시키고, 상기 폴리실리콘을 에칭하여, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 상부를 노출시키고,
상기 금속막을 에칭하여, 제 2 산화막과 제 1 질화막을 퇴적시키고, 상기 제 1 질화막을 사이드 월 형상으로 에칭함으로써, 질화막 사이드 월을 형성하고,
상기 제 2 산화막과 상기 질화막 사이드 월이 상기 제 1 및 상기 제 2 절연막 사이드 월이 되고,
상기 제 1 및 상기 제 2 게이트 전극과 상기 게이트 배선을 형성하기 위해서, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 상부를 덮도록 제 3 레지스트를 형성하고,
상기 제 2 산화막을 에칭하고, 상기 폴리실리콘을 에칭하고, 상기 금속막을 에칭하고, 상기 제 1 및 상기 제 2 게이트 전극과 상기 게이트 배선을 형성한 후, 상기 제 3 레지스트를 제거하는 것이 바람직하다.
제 1 의 n 형 확산층과 제 2 의 n 형 확산층을 형성하기 위한 제 4 레지스트를 형성하고, 비소를 주입하여, 상기 제 1 및 상기 제 2 의 n 형 확산층을 형성하고, 상기 제 4 레지스트를 제거하고, 제 3 산화막을 퇴적시킨 후 열 처리를 실시하고,
상기 제 3 산화막을 제거하고, 상기 제 2 산화막과 상기 게이트 절연막을 에칭하고, 상기 제 2 산화막은 에칭되어, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 주위에 잔존하여 산화막 사이드 월이 되고,
상기 산화막 사이드 월과 상기 질화막 사이드 월이 상기 제 1 절연막 사이드 월이 됨과 함께, 상기 산화막 사이드 월과 상기 질화막 사이드 월이 상기 제 2 절연막 사이드 월이 되고,
제 1 의 p 형 확산층과 제 2 의 p 형 확산층을 형성하기 위한 제 5 레지스트를 형성하고, 붕소를 주입하여, 상기 제 1 및 상기 제 2 의 p 형 확산층을 형성하고, 상기 제 5 레지스트를 제거하고, 열 처리를 실시하는 것이 바람직하다.
제 2 질화막을 추가로 퇴적시키고, 상기 제 2 질화막을 사이드 월 형상으로 에칭함으로써, 제 3 절연막 사이드 월이 되는 질화막 사이드 월을 형성하는 것이 바람직하다.
또, 본 발명의 제 2 관점에 관련된 반도체 장치는,
실리콘 기판 상에 형성된 평면 형상 실리콘층과,
상기 평면 형상 실리콘층 상에 형성된 제 1 및 제 2 기둥 형상 실리콘층과,
상기 제 1 기둥 형상 실리콘층의 주위에 형성된 제 1 게이트 절연막과,
상기 제 1 게이트 절연막의 주위에 형성된 금속막 및 폴리실리콘의 적층 구조로 이루어지는 제 1 게이트 전극과,
상기 제 2 기둥 형상 실리콘층의 주위에 형성된 제 2 게이트 절연막과,
상기 제 2 게이트 절연막의 주위에 형성된 금속막 및 폴리실리콘의 적층 구조로 이루어지는 제 2 게이트 전극과,
상기 제 1 및 상기 제 2 게이트 전극에 접속된 게이트 배선과,
상기 제 1 기둥 형상 실리콘층의 상부에 형성된 제 1 의 n 형 확산층과,
상기 제 1 기둥 형상 실리콘층의 하부와 상기 평면 형상 실리콘층의 상부에 형성된 제 2 의 n 형 확산층과,
상기 제 2 기둥 형상 실리콘층의 상부에 형성된 제 1 의 p 형 확산층과,
상기 제 2 기둥 형상 실리콘층의 하부와 상기 평면 형상 실리콘층의 상부에 형성된 제 2 의 p 형 확산층과,
상기 제 1 기둥 형상 실리콘층의 상부 측벽과 상기 제 1 게이트 전극 상부에 형성된 제 1 절연막 사이드 월과,
상기 제 2 기둥 형상 실리콘층의 상부 측벽과 상기 제 2 게이트 전극 상부에 형성된 제 2 절연막 사이드 월과,
상기 제 1 및 상기 제 2 절연막 사이드 월과 상기 제 1 및 상기 제 2 게이트 전극과 상기 게이트 배선의 측벽에 형성된 제 3 절연막 사이드 월과,
상기 제 1 및 상기 제 2 의 n 형 확산층 상과 상기 제 1 및 상기 제 2 의 p 형 확산층 상과, 게이트 배선 상에 형성된 실리사이드를 갖는 것을 특징으로 한다.
본 발명에 의하면, 공정 수가 적고, 게이트의 에칭 중에 실리콘 기둥 상부가 보호되는 반도체 장치 (SGT) 의 제조 방법, 및 반도체 장치 (SGT 의 구조) 를 제공 할 수 있다.
또, 실리콘 기둥 하부 확산층, 상부 확산층을 동시에 형성하기 때문에, 공정 수를 저감시킬 수 있다.
또, 제 1 및 제 2 게이트 전극과 게이트 배선을 형성하기 위해서, 제 1 기둥 형상 실리콘층의 상부와 제 2 기둥 형상 실리콘층의 상부를 덮도록 제 3 레지스트를 형성하기 때문에, 제 1 및 제 2 기둥 형상 실리콘층의 상부가 제 3 레지스트로 덮이므로, 에칭 중에 게이트 절연막이 에칭되어 기둥 형상 실리콘층이 에칭되는 것이 방지된다.
또, 제 1 게이트 전극은, 상부가 제 1 절연막 사이드 월에 덮이고, 측벽이 제 3 절연막 사이드 월에 덮여 있다. 제 1 절연막 사이드 월의 측벽은 제 3 절연막 사이드 월에 덮여 있다. 따라서, 평면 형상 실리콘층 상부의 확산층 상에 형성하는 컨택트가, 제 1 게이트 전극측으로 위치 어긋났을 때, 제 1 게이트 전극과 컨택트가 단락되는 것을 방지할 수 있다.
이와 마찬가지로, 제 2 게이트 전극은, 상부가 제 2 절연막 사이드 월로 덮이고, 측벽이 제 3 절연막 사이드 월로 덮인다. 또, 제 2 절연막 사이드 월의 측벽은 제 3 절연막 사이드 월로 덮인다. 따라서, 평면 형상 실리콘층 상부의 확산층 상에 형성하는 컨택트가 제 2 게이트 전극의 근방에 형성되었을 때, 그 컨택트가 제 2 게이트 전극측으로 위치 어긋났을 때, 제 2 게이트 전극과 컨택트가 단락되는 것이 방지된다.
도 1(a) 는 본 발명의 실시형태에 관련된 반도체 장치의 평면도이다. 도 1(b) 는 도 1(a) 의 X-X' 선에서의 단면도이다. 도 1(c) 는 도 1(a) 의 Y-Y' 선에서의 단면도이다.
도 2(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 2(b) 는 도 2(a) 의 X-X' 선에서의 단면도이다. 도 2(c) 는 도 2(a) 의 Y-Y' 선에서의 단면도이다.
도 3(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 3(b) 는 도 3(a) 의 X-X' 선에서의 단면도이다. 도 3(c) 는 도 3(a) 의 Y-Y' 선에서의 단면도이다.
도 4(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 4(b) 는 도 4(a) 의 X-X' 선에서의 단면도이다. 도 4(c) 는 도 4(a) 의 Y-Y' 선에서의 단면도이다.
도 5(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 5(b) 는 도 5(a) 의 X-X' 선에서의 단면도이다. 도 5(c) 는 도 5(a) 의 Y-Y' 선에서의 단면도이다.
도 6(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 6(b) 는 도 6(a) 의 X-X' 선에서의 단면도이다. 도 6(c) 는 도 6(a) 의 Y-Y' 선에서의 단면도이다.
도 7(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 7(b) 는 도 7(a) 의 X-X' 선에서의 단면도이다. 도 7(c) 는 도 7(a) 의 Y-Y' 선에서의 단면도이다.
도 8(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 8(b) 는 도 8(a) 의 X-X' 선에서의 단면도이다. 도 8(c) 는 도 8(a) 의 Y-Y' 선에서의 단면도이다.
도 9(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 9(b) 는 도 9(a) 의 X-X' 선에서의 단면도이다. 도 9(c) 는 도 9(a) 의 Y-Y' 선에서의 단면도이다.
도 10(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 10(b) 는 도 10(a) 의 X-X' 선에서의 단면도이다. 도 10(c) 는 도 10(a) 의 Y-Y' 선에서의 단면도이다.
도 11(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 11(b) 는 도 11(a) 의 X-X' 선에서의 단면도이다. 도 11(c) 는 도 11(a) 의 Y-Y' 선에서의 단면도이다.
도 12(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 12(b) 는 도 12(a) 의 X-X' 선에서의 단면도이다. 도 12(c) 는 도 12(a) 의 Y-Y' 선에서의 단면도이다.
도 13(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 13(b) 는 도 13(a) 의 X-X' 선에서의 단면도이다. 도 13(c) 는 도 13(a) 의 Y-Y' 선에서의 단면도이다.
도 14(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 14(b) 는 도 14(a) 의 X-X' 선에서의 단면도이다. 도 14(c) 는 도 14(a) 의 Y-Y' 선에서의 단면도이다.
도 15(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 15(b) 는 도 15(a) 의 X-X' 선에서의 단면도이다. 도 15(c) 는 도 15(a) 의 Y-Y' 선에서의 단면도이다.
도 16(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 16(b) 는 도 16(a) 의 X-X' 선에서의 단면도이다. 도 16(c) 는 도 16(a) 의 Y-Y' 선에서의 단면도이다.
도 17(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 17(b) 는 도 17(a) 의 X-X' 선에서의 단면도이다. 도 17(c) 는 도 17(a) 의 Y-Y' 선에서의 단면도이다.
도 18(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 18(b) 는 도 18(a) 의 X-X' 선에서의 단면도이다. 도 18(c) 는 도 18(a) 의 Y-Y' 선에서의 단면도이다.
도 19(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 19(b) 는 도 19(a) 의 X-X' 선에서의 단면도이다. 도 19(c) 는 도 19(a) 의 Y-Y' 선에서의 단면도이다.
도 20(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 20(b) 는 도 20((a) 의 X-X' 선에서의 단면도이다. 도 20(c) 는 도 20(a) 의 Y-Y' 선에서의 단면도이다.
도 21(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 21(b) 는 도 21(a) 의 X-X' 선에서의 단면도이다. 도 21(c) 는 도 21(a) 의 Y-Y' 선에서의 단면도이다.
도 22(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 22(b) 는 도 22(a) 의 X-X' 선에서의 단면도이다. 도 22(c) 는 도 22(a) 의 Y-Y' 선에서의 단면도이다.
도 23(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 23(b) 는 도 23(a) 의 X-X' 선에서의 단면도이다. 도 23(c) 는 도 23(a) 의 Y-Y' 선에서의 단면도이다.
도 24(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 24(b) 는 도 24(a) 의 X-X' 선에서의 단면도이다. 도 24(c) 는 도 24(a) 의 Y-Y' 선에서의 단면도이다.
도 25(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 25(b) 는 도 25(a) 의 X-X' 선에서의 단면도이다. 도 25(c) 는 도 25(a) 의 Y-Y' 선에서의 단면도이다.
도 26(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 26(b) 는 도 26(a) 의 X-X' 선에서의 단면도이다. 도 26(c) 는 도 26(a) 의 Y-Y' 선에서의 단면도이다.
도 27(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 27(b) 는 도 27(a) 의 X-X' 선에서의 단면도이다. 도 27(c) 는 도 27(a) 의 Y-Y' 선에서의 단면도이다.
도 28(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 28(b) 는 도 28(a) 의 X-X' 선에서의 단면도이다. 도 28(c) 는 도 28(a) 의 Y-Y' 선에서의 단면도이다.
도 29(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 29(b) 는 도 29(a) 의 X-X' 선에서의 단면도이다. 도 29(c) 는 도 29(a) 의 Y-Y' 선에서의 단면도이다.
도 30(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 30(b) 는 도 30(a) 의 X-X' 선에서의 단면도이다. 도 30(c) 는 도 30(a) 의 Y-Y' 선에서의 단면도이다.
도 31(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 31(b) 는 도 31(a) 의 X-X' 선에서의 단면도이다. 도 31(c) 는 도 31(a) 의 Y-Y' 선에서의 단면도이다.
도 32(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 32(b) 는 도 32(a) 의 X-X' 선에서의 단면도이다. 도 32(c) 는 도 32(a) 의 Y-Y' 선에서의 단면도이다.
도 33(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 33(b) 는 도 33(a) 의 X-X' 선에서의 단면도이다. 도 33(c) 는 도 33(a) 의 Y-Y' 선에서의 단면도이다.
도 34(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 34(b) 는 도 34(a) 의 X-X' 선에서의 단면도이다. 도 34(c) 는 도 34(a) 의 Y-Y' 선에서의 단면도이다.
도 35(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 35(b) 는 도 35(a) 의 X-X' 선에서의 단면도이다. 도 35(c) 는 도 35(a) 의 Y-Y' 선에서의 단면도이다.
도 36(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 36(b) 는 도 36(a) 의 X-X' 선에서의 단면도이다. 도 36(c) 는 도 36(a) 의 Y-Y' 선에서의 단면도이다.
도 37(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 37(b) 는 도 37(a) 의 X-X' 선에서의 단면도이다. 도 37(c) 는 도 37(a) 의 Y-Y' 선에서의 단면도이다.
도 38(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 38(b) 는 도 38(a) 의 X-X' 선에서의 단면도이다. 도 38(c) 는 도 38(a) 의 Y-Y' 선에서의 단면도이다.
도 39(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 39(b) 는 도 39(a) 의 X-X' 선에서의 단면도이다. 도 39(c) 는 도 39(a) 의 Y-Y' 선에서의 단면도이다.
도 40(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 40(b) 는 도 40(a) 의 X-X' 선에서의 단면도이다. 도 40(c) 는 도 40(a) 의 Y-Y' 선에서의 단면도이다.
도 41(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 41(b) 는 도 41(a) 의 X-X' 선에서의 단면도이다. 도 41(c) 는 도 41(a) 의 Y-Y' 선에서의 단면도이다.
도 42(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 42(b) 는 도 42(a) 의 X-X' 선에서의 단면도이다. 도 42(c) 는 도 42(a) 의 Y-Y' 선에서의 단면도이다.
도 43(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 43(b) 는 도 43(a) 의 X-X' 선에서의 단면도이다. 도 43(c) 는 도 43(a) 의 Y-Y' 선에서의 단면도이다.
도 44(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 44(b) 는 도 44(a) 의 X-X' 선에서의 단면도이다. 도 44(c) 는 도 44(a) 의 Y-Y' 선에서의 단면도이다.
도 45(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 45(b) 는 도 45(a) 의 X-X' 선에서의 단면도이다. 도 45(c) 는 도 45(a) 의 Y-Y' 선에서의 단면도이다.
도 46(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 46(b) 는 도 46(a) 의 X-X' 선에서의 단면도이다. 도 46(c) 는 도 46(a) 의 Y-Y' 선에서의 단면도이다.
도 47(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 47(b) 는 도 47(a) 의 X-X' 선에서의 단면도이다. 도 47(c) 는 도 47(a) 의 Y-Y' 선에서의 단면도이다.
도 48(a) 는 본 실시형태에 관련된 반도체 장치의 제조 방법을 나타내는 평면도이다. 도 48(b) 는 도 48(a) 의 X-X' 선에서의 단면도이다. 도 48(c) 는 도 48(a) 의 Y-Y' 선에서의 단면도이다.
이하, 본 발명의 실시형태에 관련된, SGT 의 구조를 갖는 반도체 장치의 제조 공정을 도 2 ∼ 도 48 을 참조하면서 설명한다.
(제 1 공정)
이하에, 실리콘 기판 (101) 상에 평면 형상 실리콘층 (107) 과, 평면 형상 실리콘층 (107) 상에, 제 1 기둥 형상 실리콘층 (105) 과 제 2 기둥 형상 실리콘층 (104) 을 형성하는 제 1 공정을 나타낸다.
먼저, 도 2 에 나타내는 바와 같이, 실리콘 기판 (101) 상에 제 1 기둥 형상 실리콘층 (105) 과 제 2 기둥 형상 실리콘층 (104) 을 형성하기 위한 제 1 레지스트 (102, 103) 를 형성한다.
다음으로, 도 3 에 나타내는 바와 같이, 실리콘 기판 (101) 을 에칭하여, 제 1 기둥 형상 실리콘층 (105) 과 제 2 기둥 형상 실리콘층 (104) 을 형성한다.
계속해서, 도 4 에 나타내는 바와 같이, 제 1 레지스트 (102, 103) 를 제거한다.
계속해서, 도 5 에 나타내는 바와 같이, 평면 형상 실리콘층 (107) 을 형성하기 위한 제 2 레지스트 (106) 를 형성한다.
계속해서, 도 6 에 나타내는 바와 같이, 실리콘 기판 (101) 을 에칭하여, 평면 형상 실리콘층 (107) 을 형성한다.
계속해서, 도 7 에 나타내는 바와 같이, 제 2 레지스트 (106) 를 제거한다.
이상에 의해, 실리콘 기판 (101) 상에 평면 형상 실리콘층 (107) 과, 평면 형상 실리콘층 (107) 상에, 제 1 기둥 형상 실리콘층 (105) 과 제 2 기둥 형상 실리콘층 (104) 을 형성하는 제 1 공정이 나타났다.
다음으로, 도 8 에 나타내는 바와 같이, 제 1 산화막 (108) 을 퇴적시킴과 함께 그 표면을 평탄화한다.
그리고, 도 9 에 나타내는 바와 같이, 제 1 산화막 (108) 을 에칭하여, 평면 형상 실리콘층 (107) 의 주위에 잔존시킨다.
(제 2 공정)
다음으로, 제 2 공정, 즉, 도 10 에 나타내는 바와 같이, 제 1 기둥 형상 실리콘층 (105) 및 제 2 기둥 형상 실리콘층 (104) 의 주위에 게이트 절연막 (109) 을 형성하고, 게이트 절연막 (109) 의 주위에 금속막 (110) 과 폴리실리콘 (111) 을 퇴적시킴과 함께 그 표면을 평탄화하고, 에칭함으로써 제 1 기둥 형상 실리콘층 (105) 과 제 2 기둥 형상 실리콘층 (104) 의 상부를 노출시킨다. 그리고, 제 1 기둥 형상 실리콘층 (105) 의 상부 측벽에 제 1 절연막 사이드 월 (201) 을 형성하고, 제 2 기둥 형상 실리콘층 (104) 의 상부 측벽에 제 2 절연막 사이드 월 (200) 을 형성하고, 게이트 절연막의 주위에 금속막 (110) 및 폴리실리콘 (111) 의 적층 구조로 이루어지는 제 1 게이트 전극 (117b) 과 제 2 게이트 전극 (117a) 을 형성한다. 그리고, 제 1 게이트 전극 (117b) 과 제 2 게이트 전극 (117a) 에 접속된 게이트 배선 (117c) 을 형성하는 제 2 공정을 나타낸다.
먼저, 도 10 에 나타내는 바와 같이, 제 1 기둥 형상 실리콘층 (105) 및 제 2 기둥 형상 실리콘층 (104) 의 주위에 게이트 절연막 (109) 을 형성한다. 여기서의 게이트 절연막 (109) 의 재질로는, 산화막, 산화막 및 질화막의 적층 구조, 질화막, 또는 고유전체막을 사용할 수 있다.
다음으로, 도 11 에 나타내는 바와 같이, 게이트 절연막 (109) 의 주위에 금속막 (110) 을 형성한다.
여기서의 금속막 (110) 에는, 티탄, 질화티탄, 탄탈, 질화탄탈 등의 게이트 전극에 사용할 수 있는 금속 재료를 사용할 수 있다.
계속해서, 도 12 에 나타내는 바와 같이, 폴리실리콘 (111) 을 퇴적시킴과 함께 그 표면을 평탄화한다.
계속해서, 도 13 에 나타내는 바와 같이, 폴리실리콘 (111) 을 에칭한다.
계속해서, 도 14 에 나타내는 바와 같이, 폴리실리콘 (111) 을 에칭하여, 금속막 (110) 을 노출시킨다.
계속해서, 도 15 에 나타내는 바와 같이, 폴리실리콘 (111) 을 에칭하여, 제 1 기둥 형상 실리콘층 (105) 및 제 2 기둥 형상 실리콘층의 상부를 노출시킨다.
계속해서, 도 16 에 나타내는 바와 같이, 금속막 (110) 을 에칭한다. 여기서는, 웨트 에칭을 사용하는 것이 바람직하다.
계속해서, 도 17 에 나타내는 바와 같이, 제 2 산화막 (112) 과 제 1 질화막 (113) 을 퇴적시킨다.
계속해서, 도 18 에 나타내는 바와 같이, 제 1 질화막 (113) 을 에칭함으로써 2 개의 기둥 형상체의 측벽에 사이드 월 형상으로 잔존시켜, 질화막 사이드 월 (114, 115) 을 형성한다. 여기서는, 제 2 산화막 (112) 과 질화막 사이드 월 (115) 로부터 제 1 절연막 사이드 월 (201) 이 형성된다. 또, 제 2 산화막 (112) 과 질화막 사이드 월 (114) 로부터 제 2 절연막 사이드 월 (200) 이 형성된다.
계속해서, 도 19 에 나타내는 바와 같이, 제 1 게이트 전극 (117b) 과, 제 2 게이트 전극 (117a) 과, 게이트 배선 (117c) 을 형성하기 위해서, 제 1 기둥 형상 실리콘층 (105) 의 상부와 제 2 기둥 형상 실리콘층 (104) 의 상부를 덮도록 제 3 레지스트 (116) 를 형성한다.
이 때, 제 1 기둥 형상 실리콘층 (105) 의 상부와 제 2 기둥 형상 실리콘층 (104) 의 상부가 제 3 레지스트로 덮이므로, 에칭 중에 게이트 절연막 (109) 이 에칭되어, 기둥 형상 실리콘층이 에칭되는 것이 방지된다.
계속해서, 도 20 에 나타내는 바와 같이, 제 2 산화막 (112) 을 에칭한다.
계속해서, 도 21 에 나타내는 바와 같이, 폴리실리콘 (111) 을 에칭하고, 금속막 (110) 을 에칭하여, 제 1 게이트 전극 (117b) 과, 제 2 게이트 전극 (117a) 과, 게이트 배선 (117c) 을 형성한다.
계속해서, 도 22 에 나타내는 바와 같이, 제 3 레지스트 (116) 를 제거한다.
계속해서, 도 23 에 나타내는 바와 같이, 금속막 (110) 의 잔류물을 제거하기 위해서 웨트 에칭을 실시한다. 이 처리는, 금속막 (110) 의 잔류물이 존재하지 않는 경우에는 생략할 수 있다.
이상에 의해, 제 2 공정, 즉, 제 1 기둥 형상 실리콘층 (105) 및 제 2 기둥 형상 실리콘층 (104) 의 주위에 게이트 절연막 (109) 을 형성하고, 게이트 절연막 (109) 의 주위에 금속막 (110) 과 폴리실리콘 (111) 을 퇴적시킴과 함께 그 표면을 평탄화하고, 추가로 에칭을 실시함으로써 제 1 기둥 형상 실리콘층 (105) 및 제 2 기둥 형상 실리콘층 (104) 의 상부를 노출시킨다. 그리고, 제 1 기둥 형상 실리콘층 (105) 의 상부 측벽에 제 1 절연막 사이드 월 (201) 을 형성하고, 제 2 기둥 형상 실리콘층 (104) 의 상부 측벽에 제 2 절연막 사이드 월 (200) 을 형성한다. 그리고, 게이트 절연막 (109) 의 주위에 금속막 (110) 과 폴리실리콘 (111) 의 적층 구조로 이루어지는 제 1 게이트 전극 (117b) 과 제 2 게이트 전극 (117a) 을 형성한다. 그 후, 제 1 게이트 전극 (117b) 과 제 2 게이트 전극 (117a) 에 접속된 게이트 배선 (117c) 을 형성하는 제 2 공정이 나타났다.
(제 3 공정)
다음으로, 제 3 공정, 즉, 제 1 기둥 형상 실리콘층 (105) 의 상부에 제 1 의 n 형 확산층 (119) 을 형성하고, 제 1 기둥 형상 실리콘층 (105) 의 하부와 평면 형상 실리콘층 (107) 의 상부에 제 2 의 n 형 확산층 (120) 을 형성한다. 그리고, 제 2 기둥 형상 실리콘층 (104) 의 상부에 제 1 의 p 형 확산층 (125) 을 형성하고, 제 2 기둥 형상 실리콘층 (104) 의 하부와 평면 형상 실리콘층 (107) 의 상부에 제 2 의 p 형 확산층 (126) 을 형성하는 제 3 공정을 나타낸다.
먼저, 도 24 에 나타내는 바와 같이, 제 1 의 n 형 확산층 (119) 과 제 2 의 n 형 확산층 (120) 을 형성하기 위한 제 4 레지스트 (118) 를 형성한다.
다음으로, 도 25 에 나타내는 바와 같이, 비소를 주입하여, 제 1 의 n 형 확산층 (119) 과 제 2 의 n 형 확산층 (120) 을 형성한다. 여기서는, 비소 대신 인을 주입할 수도 있다.
계속해서, 도 26 에 나타내는 바와 같이, 제 4 레지스트 (118) 를 제거하고, 제 3 산화막 (121) 을 퇴적시킨다.
계속해서, 도 27 을 참조하여, 열 처리를 실시한다. 여기서는, NMOS SGT 에 대해 최적화된 열 처리를 실시하는 것이 바람직하다.
계속해서, 도 28 에 나타내는 바와 같이, 제 3 산화막 (121) 을 제거하고, 제 2 산화막 (112) 과 게이트 절연막 (109) 을 에칭한다. 제 2 산화막 (112) 은 에칭되어, 제 1 기둥 형상 실리콘층 (105) 의 주위에 잔존하고, 산화막 사이드 월 (123) 이 됨과 함께, 제 2 기둥 형상 실리콘층 (104) 의 주위에 잔존하고, 산화막 사이드 월 (122) 이 된다. 따라서, 산화막 사이드 월 (123) 과 질화막 사이드 월 (115) 이 제 1 절연막 사이드 월 (201) 이 됨과 함께, 산화막 사이드 월 (122) 과 질화막 사이드 월 (114) 이 제 2 절연막 사이드 월 (200) 이 된다.
계속해서, 도 29 에 나타내는 바와 같이, 제 1 의 p 형 확산층 (125) 과 제 2 의 p 형 확산층 (126) 을 형성하기 위한 제 5 레지스트 (124) 를 형성한다.
계속해서, 도 30 에 나타내는 바와 같이, 붕소를 주입하여, 제 1 의 p 형 확산층 (125) 과 제 2 의 p 형 확산층 (126) 을 형성한다.
계속해서, 도 31 에 나타내는 바와 같이, 제 5 레지스트 (124) 를 제거한다.
계속해서, 도 32 에 나타내는 바와 같이, 제 2 질화막 (127) 을 퇴적시킨다.
계속해서, 도 33 을 참조하여, 열 처리를 실시한다. 여기서는, PMOS SGT 에 대해 최적화된 열 처리를 실시하는 것이 바람직하다.
이상에 의해, 제 3 공정, 즉, 제 1 기둥 형상 실리콘층 (105) 의 상부에 제 1 의 n 형 확산층 (119) 을 형성하고, 제 1 기둥 형상 실리콘층 (105) 의 하부와 평면 형상 실리콘층 (107) 의 상부에 제 2 의 n 형 확산층 (120) 을 형성한다. 그리고, 제 2 기둥 형상 실리콘층 (104) 의 상부에 제 1 의 p 형 확산층 (125) 을 형성하고, 제 2 기둥 형상 실리콘층 (104) 의 하부와 평면 형상 실리콘층 (107) 의 상부에 제 2 의 p 형 확산층 (126) 을 형성하는 제 3 공정이 나타났다.
상기 실시예에 있어서는, 게이트 전극을 형성한 후에 제 1 의 n 형 확산층과 제 2 의 n 형 확산층과 제 1 의 p 형 확산층과 제 2 의 p 형 확산층을 형성하였다. 그러나 이것에 한정되지 않고, 기둥 형상 실리콘층과 평면 형상 실리콘층을 형성한 후에, 기둥 형상 실리콘층의 측벽에 사이드 월을 형성하고, 그 후에 제 1 의 n 형 확산층 및 제 2 의 n 형 확산층을 형성하고, 추가로 그 후에, 제 1 의 p 형 확산층 및 제 2 의 p 형 확산층을 형성하고, 이러한 후에 게이트 전극을 형성해도 된다.
(제 4 공정)
다음으로, 제 1 절연막 사이드 월 (201) 과, 제 2 절연막 사이드 월 (200) 과, 제 1 게이트 전극 (117b) 과, 제 2 게이트 전극 (117a) 과, 게이트 배선 (117c) 의 측벽에, 제 3 절연막 사이드 월 (202) 을 형성하는 제 4 공정을 나타낸다.
먼저, 도 34 에 나타내는 바와 같이, 제 2 질화막 (127) 을 에칭하여, 사이드 월 형상으로 잔존시켜, 질화막 사이드 월 (128, 129, 130) 을 형성한다.
여기서, 질화막 사이드 월 (128) 은, 제 3 절연막 사이드 월 (202) 이 된다.
이 때, 제 1 게이트 전극 (117b) 은, 상부가 제 1 절연막 사이드 월 (201) 로 덮이고, 측벽이 제 3 절연막 사이드 월 (202) 로 덮인다. 또, 제 1 절연막 사이드 월 (201) 의 측벽은 제 3 절연막 사이드 월 (202) 로 덮인다. 따라서, 평면 형상 실리콘층 상부의 확산층 상에 형성하는 컨택트가, 제 1 게이트 전극측으로 위치 어긋났을 때, 제 1 게이트 전극과 컨택트가 단락되는 것이 방지된다.
마찬가지로, 제 2 게이트 전극 (117a) 은, 상부가 제 2 절연막 사이드 월 (200) 로 덮이고, 측벽이 제 3 절연막 사이드 월 (202) 로 덮인다. 또, 제 2 절연막 사이드 월 (200) 의 측벽은 제 3 절연막 사이드 월 (202) 로 덮인다. 따라서, 평면 형상 실리콘층 상부의 확산층 상에 형성하는 컨택트가 제 2 게이트 전극 (117a) 의 근방에 형성된 경우에 있어서, 그 컨택트가 제 2 게이트 전극측으로 위치 어긋났을 때에, 제 2 게이트 전극과 컨택트가 단락되는 것이 방지된다.
이상에 의해, 제 1 절연막 사이드 월 (201) 과, 제 2 절연막 사이드 월 (200) 과, 제 1 게이트 전극 (117b) 과, 제 2 게이트 전극 (117a) 과, 게이트 배선 (117c) 의 측벽에 제 3 절연막 사이드 월 (202) 을 형성하는 제 4 공정이 나타났다.
(제 5 공정)
다음으로, 제 1 의 n 형 확산층 (119) 상과, 제 2 의 n 형 확산층 (120) 상과, 제 1 의 p 형 확산층 (125) 과, 제 2 의 p 형 확산층 (126) 상과, 게이트 배선 (117c) 상에 실리사이드를 형성하는 제 5 공정을 나타낸다.
먼저, 도 35 에 나타내는 바와 같이, 니켈이나 코발트와 같은 금속을 퇴적시킴과 함께 열 처리를 실시하여, 미반응된 금속을 제거한다. 이로써, 제 1 의 n 형 확산층 (119) 상과, 제 2 의 n 형 확산층 (120) 상과, 제 1 의 p 형 확산층 (125) 과, 제 2 의 p 형 확산층 (126) 상과, 게이트 배선 (117c) 상에, 실리사이드 (133, 134, 135, 136, 132, 131, 137) 를 형성한다. 이 때, 제 2 의 n 형 확산층 (120) 과 제 2 의 p 형 확산층 (126) 이 실리사이드 (134, 135) 에 의해 접속된다. 인버터의 출력 단자를 실리콘 기둥 하부에 형성하지 않을 때에는, 제 2 의 n 형 확산층 (120) 과 제 2 의 p 형 확산층 (126) 을 실리사이드에 의해 접속하는 것을 생략할 수 있다.
이상에 의해, 상기 제 1 의 n 형 확산층 (119) 상과, 상기 제 2 의 n 형 확산층 (120) 상과, 제 1 의 p 형 확산층 (125) 과, 제 2 의 p 형 확산층 (126) 상과, 게이트 배선 (117c) 상에 실리사이드를 형성하는 제 5 공정이 나타났다.
다음으로, 도 36 에 나타내는 바와 같이, 제 3 질화막 (138) 을 퇴적시키고, 다시 층간 절연막 (139) 을 퇴적시킴과 함께 그 표면을 평탄화한다.
계속해서, 도 37 에 나타내는 바와 같이, 제 1 기둥 형상 실리콘층 (105) 상과 제 2 기둥 형상 실리콘층 (104) 상에 컨택트를 형성하기 위한 제 6 레지스트 (140) 를 형성한다.
계속해서, 도 38 에 나타내는 바와 같이, 층간 절연막 (139) 을 에칭하여, 컨택트 구멍 (141, 142) 을 형성한다.
계속해서, 도 39 에 나타내는 바와 같이, 제 6 레지스트 (140) 를 제거한다.
계속해서, 도 40 에 나타내는 바와 같이, 게이트 배선 (117c) 상과, 평면 형상 실리콘층 (107) 상에 컨택트를 형성하기 위한 제 7 레지스트 (143) 를 형성한다.
계속해서, 도 41 에 나타내는 바와 같이, 층간 절연막 (139) 을 에칭하여, 컨택트 구멍 (144, 145) 을 형성한다.
계속해서, 도 42 에 나타내는 바와 같이, 제 7 레지스트 (143) 를 제거한다.
계속해서, 도 43 에 나타내는 바와 같이, 제 3 질화막 (138) 을 에칭한다.
계속해서, 도 44 에 나타내는 바와 같이, 금속을 퇴적시키고, 컨택트 (146, 147, 148, 149) 를 형성한다.
계속해서, 도 45 에 나타내는 바와 같이, 금속 배선을 위한 금속 (150) 을 퇴적시킨다.
계속해서, 도 46 에 나타내는 바와 같이, 금속 배선을 형성하기 위해서 제 8 레지스트 (151, 152, 153, 154) 를 형성한다.
계속해서, 도 47 에 나타내는 바와 같이, 금속 (150) 을 에칭하여, 금속 배선 (155, 156, 157, 158) 을 형성한다.
계속해서, 도 48 에 나타내는 바와 같이, 제 8 레지스트 (151, 152, 153, 154) 를 제거한다.
이상에 의해, 공정 수가 적고, 게이트의 에칭 중에 실리콘 기둥 상부가 보호되는 SGT 의 제조 방법이 나타났다.
상기 제조 방법에 의해 얻어지는 반도체 장치의 구조를 도 1 에 나타낸다.
도 1 에 나타내는 바와 같이, 반도체 장치는,
실리콘 기판 (101) 상에 형성된 평면 형상 실리콘층 (107) 과,
상기 평면 형상 실리콘층 (107) 상에 형성된 제 1 기둥 형상 실리콘층 (105) 과,
상기 평면 형상 실리콘층 (107) 상에 형성된 제 2 기둥 형상 실리콘층 (104) 과,
상기 제 1 기둥 형상 실리콘층 (105) 의 주위에 형성된 게이트 절연막 (109) 과,
상기 게이트 절연막 (109) 의 주위에 형성된 금속막 (110) 과 폴리실리콘 (111) 의 적층 구조로 이루어지는 제 1 게이트 전극 (117b) 과,
상기 제 2 기둥 형상 실리콘층 (104) 의 주위에 형성된 게이트 절연막 (109) 과,
상기 게이트 절연막 (109) 의 주위에 형성된 금속막 (110) 과 폴리실리콘 (111) 의 적층 구조로 이루어지는 제 2 게이트 전극 (117a) 과,
상기 제 1 게이트 전극 (117b) 과 상기 제 2 게이트 전극 (117a) 에 접속된 게이트 배선 (117c) 과,
상기 제 1 기둥 형상 실리콘층 (105) 의 상부에 형성된 제 1 의 n 형 확산층 (119) 과,
상기 제 1 기둥 형상 실리콘층 (105) 의 하부와 상기 평면 형상 실리콘층 (107) 의 상부에 형성된 제 2 의 n 형 확산층 (120) 과,
상기 제 2 기둥 형상 실리콘층 (104) 의 상부에 형성된 제 1 의 p 형 확산층 (125) 과,
상기 제 2 기둥 형상 실리콘층 (104) 의 하부와 상기 평면 형상 실리콘층 (107) 의 상부에 형성된 제 2 의 p 형 확산층 (126) 과,
상기 제 1 기둥 형상 실리콘층 (105) 의 상부 측벽과 상기 제 1 게이트 전극 (117b) 상부에 형성된 제 1 절연막 사이드 월 (201) 과,
상기 제 2 기둥 형상 실리콘층 (104) 의 상부 측벽과 상기 제 2 게이트 전극 (117a) 상부에 형성된 제 2 절연막 사이드 월 (200) 과,
상기 제 1 절연막 사이드 월 (201) 과 상기 제 2 절연막 사이드 월 (200) 과 상기 제 1 게이트 전극 (117b) 과 상기 제 2 게이트 전극 (117a) 과 상기 게이트 배선 (117c) 의 측벽에 형성된 제 3 절연막 사이드 월 (202) 과,
상기 제 1 의 n 형 확산층 (119) 상과 상기 제 2 의 n 형 확산층 (120) 상과 상기 제 1 의 p 형 확산층 (125) 과 상기 제 2 의 p 형 확산층 (126) 상과, 게이트 배선 (117c) 상에 형성된 실리사이드 (133, 134, 135, 136, 132, 131, 137) 를 갖는다.
이 때, 제 1 게이트 전극 (117b) 은, 상부가 제 1 절연막 사이드 월 (201) 로 덮이고, 측벽이 제 3 절연막 사이드 월 (202) 로 덮인다. 또, 제 1 절연막 사이드 월 (201) 의 측벽은 제 3 절연막 사이드 월 (202) 로 덮인다. 따라서, 평면 형상 실리콘층 상부의 확산층 상에 형성하는 컨택트 (149) 가, 제 1 게이트 전극 (117b) 측으로 위치 어긋났을 때에, 제 1 게이트 전극 (117b) 과 컨택트 (149) 가 단락되는 것이 방지된다.
또, 마찬가지로, 제 2 게이트 전극 (117a) 은, 상부가 제 2 절연막 사이드 월 (200) 로 덮이고, 측벽이 제 3 절연막 사이드 월 (202) 로 덮인다. 또, 제 2 절연막 사이드 월 (200) 의 측벽은 제 3 절연막 사이드 월 (202) 로 덮인다. 따라서, 평면 형상 실리콘층 상부의 확산층 상에 형성하는 컨택트가 제 2 게이트 전극 (117a) 의 근방에 형성된 경우에 있어서, 그 컨택트가 제 2 게이트 전극 (117a) 측으로 위치 어긋났을 때에, 제 2 게이트 전극 (117a) 과 컨택트가 단락되는 것을 방지할 수 있다.
또한, 본 발명은, 본 발명의 광의의 정신과 범위를 일탈하지 않고, 여러가지 실시형태 및 변형이 가능한 것이다. 또, 상기 서술한 실시형태는, 본 발명의 일 실시예를 설명하기 위한 것이지, 본 발명의 범위를 한정하는 것은 아니다.
예를 들어, 상기 실시예에 있어서, p 형 (p＋ 형을 포함한다) 과 n 형 (n＋ 형을 포함한다) 을 각각 반대의 도전형으로 한 반도체 장치의 제조 방법, 및 그것에 의해 얻어지는 반도체 장치도 당연히 본 발명의 기술적 범위에 포함된다.
101 : 실리콘 기판
102 : 제 1 레지스트
103 : 제 1 레지스트
104 : 제 2 기둥 형상 실리콘층
105 : 제 1 기둥 형상 실리콘층
106 : 제 2 레지스트
107 : 평면 형상 실리콘층
108 : 제 1 산화막
109 : 게이트 절연막
110 : 금속막
111 : 폴리실리콘
112 : 제 2 산화막
113 : 제 1 질화막
114 : 질화막 사이드 월
115 : 질화막 사이드 월
116 : 제 3 레지스트
117a : 제 2 게이트 전극
117b : 제 1 게이트 전극
117c : 게이트 배선
118 : 제 4 레지스트
119 : 제 1 의 n 형 확산층
120 : 제 2 의 n 형 확산층
121 : 제 3 산화막
122 : 산화막 사이드 월
123 : 산화막 사이드 월
124 : 제 5 레지스트
125 : 제 1 의 p 형 확산층
126 : 제 2 의 p 형 확산층
127 : 제 2 질화막
128 : 질화막 사이드 월
129 : 질화막 사이드 월
130 : 질화막 사이드 월
131 : 실리사이드
132 : 실리사이드
133 : 실리사이드
134 : 실리사이드
135 : 실리사이드
136 : 실리사이드
137 : 실리사이드
138 : 제 3 질화막
139 : 층간 절연막
140 : 제 6 레지스트
141 : 컨택트 구멍
142 : 컨택트 구멍
143 : 제 7 레지스트
144 : 컨택트 구멍
145 : 컨택트 구멍
146 : 컨택트
147 : 컨택트
148 : 컨택트
149 : 컨택트
150 : 금속
151 : 제 8 레지스트
152 : 제 8 레지스트
153 : 제 8 레지스트
154 : 제 8 레지스트
155 : 금속 배선
156 : 금속 배선
157 : 금속 배선
158 : 금속 배선
200 : 제 2 절연막 사이드 월
201 : 제 1 절연막 사이드 월
202 : 제 3 절연막 사이드 월

Claims (6)

  1. 실리콘 기판 상에 평면 형상 실리콘층을 형성하고, 상기 평면 형상 실리콘층 상에 제 1 기둥 형상 실리콘층과 제 2 기둥 형상 실리콘층을 형성하는 제 1 공정과,
    상기 제 1 공정 후, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 주위에 게이트 절연막을 형성하고, 상기 게이트 절연막의 주위에 금속막 및 폴리실리콘을 퇴적시킴과 함께 평탄화를 하여, 에칭을 실시함으로써 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 상부를 노출시키고, 상기 제 1 기둥 형상 실리콘층의 상부 측벽에 제 1 절연막 사이드 월을 형성하고, 상기 제 2 기둥 형상 실리콘층의 상부 측벽에 제 2 절연막 사이드 월을 형성하고, 상기 게이트 절연막의 주위에 금속막과 폴리실리콘의 적층 구조로 이루어지는 제 1 게이트 전극과 제 2 게이트 전극을 형성하고, 상기 제 1 게이트 전극과 상기 제 2 게이트 전극에 접속된 게이트 배선을 형성하는 제 2 공정과,
    상기 제 2 공정 후, 상기 제 1 기둥 형상 실리콘층의 상부에 제 1 의 n 형 확산층을 형성하고, 상기 제 1 기둥 형상 실리콘층의 하부와 상기 평면 형상 실리콘층의 상부에 제 2 의 n 형 확산층을 형성하고, 상기 제 2 기둥 형상 실리콘층의 상부에 제 1 의 p 형 확산층을 형성하고, 상기 제 2 기둥 형상 실리콘층의 하부와 상기 평면 형상 실리콘층의 상부에 제 2 의 p 형 확산층을 형성하는 제 3 공정과,
    상기 제 3 공정 후, 상기 제 1 및 상기 제 2 절연막 사이드 월과 상기 제 1 및 상기 제 2 게이트 전극과 상기 게이트 배선의 측벽에 제 3 절연막 사이드 월을 형성하는 제 4 공정과,
    상기 제 4 공정 후, 상기 제 1 및 상기 제 2 의 n 형 확산층 상과 상기 제 1 및 상기 제 2 의 p 형 확산층 상과 상기 게이트 배선 상에 실리사이드를 형성하는 제 5 공정을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘 기판 상에 상기 제 1 및 상기 제 2 기둥 형상 실리콘층을 형성하기 위한 제 1 레지스트를 형성하고, 상기 실리콘 기판을 에칭하여, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층을 형성하고, 상기 제 1 레지스트를 제거하고, 상기 평면 형상 실리콘층을 형성하기 위한 제 2 레지스트를 형성하고, 상기 실리콘 기판을 에칭하여, 상기 평면 형상 실리콘층을 형성하고, 상기 제 2 레지스트를 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 실리콘 기판 상에 형성된 상기 평면 형상 실리콘층과, 상기 평면 형상 실리콘층 상에 형성된 상기 제 1 기둥 형상 실리콘층과, 상기 평면 형상 실리콘층 상에 형성된 제 2 기둥 형상 실리콘층과, 상기 평면 형상 실리콘층의 주위에 제 1 절연막이 형성된 구조에 있어서, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 주위에 상기 게이트 절연막이 형성되고,
    상기 게이트 절연막의 주위에 금속막을 형성하고, 폴리실리콘을 퇴적시킴과 함께 평탄화하고, 상기 폴리실리콘을 에칭하여, 상기 금속막을 노출시키고, 상기 폴리실리콘을 에칭하여, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 상부를 노출시키고,
    상기 금속막을 에칭하여, 제 2 산화막과 제 1 질화막을 퇴적시키고, 상기 제 1 질화막을 사이드 월 형상으로 에칭함으로써, 질화막 사이드 월을 형성하고,
    상기 제 2 산화막과 상기 질화막 사이드 월이 상기 제 1 및 상기 제 2 절연막 사이드 월이 되고,
    상기 제 1 및 상기 제 2 게이트 전극과 상기 게이트 배선을 형성하기 위해서, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 상부를 덮도록 제 3 레지스트를 형성하고,
    상기 제 2 산화막을 에칭하고, 상기 폴리실리콘을 에칭하고, 상기 금속막을 에칭하고, 상기 제 1 및 상기 제 2 게이트 전극과 상기 게이트 배선을 형성한 후, 상기 제 3 레지스트를 제거하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 3 항에 있어서,
    제 1 의 n 형 확산층과 제 2 의 n 형 확산층을 형성하기 위한 제 4 레지스트를 형성하고, 비소를 주입하여, 상기 제 1 및 상기 제 2 의 n 형 확산층을 형성하고, 상기 제 4 레지스트를 제거하고, 제 3 산화막을 퇴적시킨 후 열 처리를 실시하고,
    상기 제 3 산화막을 제거하고, 상기 제 2 산화막과 상기 게이트 절연막을 에칭하고, 상기 제 2 산화막은 에칭되어, 상기 제 1 및 상기 제 2 기둥 형상 실리콘층의 주위에 잔존하여 산화막 사이드 월이 되고,
    상기 산화막 사이드 월과 상기 질화막 사이드 월이 상기 제 1 절연막 사이드 월이 됨과 함께, 상기 산화막 사이드 월과 상기 질화막 사이드 월이 상기 제 2 절연막 사이드 월이 되고,
    제 1 의 p 형 확산층과 제 2 의 p 형 확산층을 형성하기 위한 제 5 레지스트를 형성하고, 붕소를 주입하여, 상기 제 1 및 상기 제 2 의 p 형 확산층을 형성하고, 상기 제 5 레지스트를 제거하고, 열 처리를 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    제 2 질화막을 추가로 퇴적시키고, 상기 제 2 질화막을 사이드 월 형상으로 에칭함으로써, 제 3 절연막 사이드 월이 되는 질화막 사이드 월을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 실리콘 기판 상에 형성된 평면 형상 실리콘층과,
    상기 평면 형상 실리콘층 상에 형성된 제 1 및 제 2 기둥 형상 실리콘층과,
    상기 제 1 기둥 형상 실리콘층의 주위에 형성된 제 1 게이트 절연막과,
    상기 제 1 게이트 절연막의 주위에 형성된 금속막 및 폴리실리콘의 적층 구조로 이루어지는 제 1 게이트 전극과,
    상기 제 2 기둥 형상 실리콘층의 주위에 형성된 제 2 게이트 절연막과,
    상기 제 2 게이트 절연막의 주위에 형성된 금속막 및 폴리실리콘의 적층 구조로 이루어지는 제 2 게이트 전극과,
    상기 제 1 및 상기 제 2 게이트 전극에 접속된 게이트 배선과,
    상기 제 1 기둥 형상 실리콘층의 상부에 형성된 제 1 의 n 형 확산층과,
    상기 제 1 기둥 형상 실리콘층의 하부와 상기 평면 형상 실리콘층의 상부에 형성된 제 2 의 n 형 확산층과,
    상기 제 2 기둥 형상 실리콘층의 상부에 형성된 제 1 의 p 형 확산층과,
    상기 제 2 기둥 형상 실리콘층의 하부와 상기 평면 형상 실리콘층의 상부에 형성된 제 2 의 p 형 확산층과,
    상기 제 1 기둥 형상 실리콘층의 상부 측벽과 상기 제 1 게이트 전극 상부에 형성된 제 1 절연막 사이드 월과,
    상기 제 2 기둥 형상 실리콘층의 상부 측벽과 상기 제 2 게이트 전극 상부에 형성된 제 2 절연막 사이드 월과,
    상기 제 1 및 상기 제 2 절연막 사이드 월과 상기 제 1 및 상기 제 2 게이트 전극과 상기 게이트 배선의 측벽에 형성된 제 3 절연막 사이드 월과,
    상기 제 1 및 상기 제 2 의 n 형 확산층 상과 상기 제 1 및 상기 제 2 의 p 형 확산층 상과, 게이트 배선 상에 형성된 실리사이드를 갖는 것을 특징으로 하는 반도체 장치.
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