KR20130083923A - 반도체 장치의 제조 방법과 반도체 장치 - Google Patents

반도체 장치의 제조 방법과 반도체 장치 Download PDF

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KR20130083923A
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후지오 마스오카
히로키 나카무라
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유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드
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Abstract

게이트 라스트 프로세스이며, 하나의 더미 패턴으로 2개의 트랜지스터를 형성하는 SGT의 제조 방법과 그 결과인 SGT의 구조를 제공하는 것을 과제로 한다.
기판 상에 제 1 및 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 및 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 및 제 2 핀 형상 실리콘층의 상부에 제 1 및 제 2 기둥 형상 실리콘층을 형성하는 공정과, 상기 제 1 및 제 2 기둥 형상 실리콘층 상부와 상기 제 1 및 제 2 핀 형상 실리콘층 상부와 상기 제 1 및 제 2 기둥 형상 실리콘층 하부에 불순물을 주입하여 확산층을 형성하는 공정과, 게이트 절연막과 제 1 및 제 2 폴리실리콘 게이트 전극을 작성하는 공정과, 상기 제 1 및 상기 제 2 핀 형상 실리콘층 상부의 상기 확산층 상부에 실리사이드를 형성하는 공정과, 층간 절연막을 퇴적하고, 상기 제 1 및 상기 제 2 폴리실리콘 게이트 전극을 노출하고, 상기 제 1 및 상기 제 2 폴리실리콘 게이트 전극을 에칭한 후, 금속을 퇴적하고, 제 1 및 제 2 금속 게이트 전극을 형성하는 공정을 가지는 것에 의해 상기 과제를 해결한다.

Description

반도체 장치의 제조 방법과 반도체 장치{METHOD FOR PRODUCING SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 집적 회로, 그 중에서도 MOS 트랜지스터를 이용한 집적 회로는 고집적화의 일로를 걷고 있다. 이 고집적화에 따라, 그 중에서 이용되고 있는 MOS 트랜지스터는 나노 영역까지 미세화가 진행되고 있다. MOS 트랜지스터의 미세화가 진행되면, 리크 전류의 억제가 곤란하여, 필요한 전류량 확보의 요청으로부터 회로의 점유 면적을 좀처럼 작게 할 수 없다는 문제가 있었다. 이러한 문제를 해결하기 위해서, 기판에 대해 소스, 게이트, 드레인이 수직 방향으로 배치되고, 게이트가 기둥 형상 반도체층을 둘러싸는 구조의 Surrounding Gate Transistor(SGT)가 제안되었다(예를 들면, 특허문헌 1, 특허문헌 2, 특허문헌 3).
게이트 전극에 폴리실리콘이 아니라 메탈을 이용하는 것에 의해, 공핍화(空乏化)를 억제할 수 있고, 또한, 게이트 전극을 저저항화할 수 있다. 그러나, 메탈 게이트를 형성한 후의 공정은 항상 메탈 게이트에 의한 메탈 오염을 고려한 제조 공정으로 할 필요가 있다.
또한, 종래의 MOS 트랜지스터에서, 메탈 게이트 프로세스와 고온 프로세스를 양립시키기 위해서, 고온 프로세스 후에 메탈 게이트를 작성하는 메탈 게이트 라스트 프로세스가 실제 제품에서 이용되고 있다(비특허문헌 1). 폴리실리콘으로 게이트를 작성하고, 그 후, 층간 절연막을 퇴적한 후, 화학 기계 연마에 의해 폴리실리콘 게이트를 노출하고, 폴리실리콘 게이트를 에칭한 후, 메탈을 퇴적하고 있다. 그 때문에 SGT에서도 메탈 게이트 프로세스와 고온 프로세스를 양립시키기 위해서, 고온 프로세스 후에 메탈 게이트를 작성하는 메탈 게이트 라스트 프로세스를 이용할 필요가 있다. SGT에서는, 기둥 형상 실리콘층이 게이트보다 높은 위치에 있기 때문에, 메탈 게이트 라스트 프로세스를 이용하기 위한 연구가 필요하다.
또한, 게이트 배선과 기판간의 기생 용량을 저감하기 위해서, 종래의 MOS 트랜지스터에서는, 제 1 절연막을 이용하고 있다. 예를 들면 FINFET(비특허문헌 2)에서는, 하나의 핀(fin) 형상 반도체층의 주위에 제 1 절연막을 형성하고, 제 1 절연막을 에치백하고, 핀 형상 반도체층을 노출하고, 게이트 배선과 기판간의 기생 용량을 저감하고 있다. 그 때문에 SGT에서도 게이트 배선과 기판간의 기생 용량을 저감하기 위해서 제 1 절연막을 이용할 필요가 있다. SGT에서는 핀 형상 반도체층에 부가하여, 기둥 형상 반도체층이 있기 때문에, 기둥 형상 반도체층을 형성하기 위한 연구가 필요하다.
한편, 하나의 더미 패턴으로 2개의 트랜지스터를 형성하는 FINFET가 알려져 있다(예를 들면 특허문헌 4). 더미 패턴의 주위에 측벽을 형성하고, 그 측벽을 마스크로 하여 기판을 에칭함으로써, 핀을 형성해서, 하나의 더미 패턴으로 2개의 트랜지스터를 형성하고 있다.
특허문헌 1: 일본 특허 공개 평2-71556호 공보 특허문헌 2: 일본 특허 공개 평2-188966호 공보 특허문헌 3: 일본 특허 공개 평3-145761호 공보 특허문헌 4: 일본 특허 공개 제2011-71235호 공보
비특허문헌 1: IEDM 2007 K. Mistry et. al, pp.247-250 비특허문헌 2: IEDM 2010 CC. Wu, et. al, 27.1.1-27.1.4.
그래서, 게이트 배선과 기판간의 기생 용량을 저감하고, 게이트 라스트 프로세스이고, 하나의 더미 패턴으로 2개의 트랜지스터를 형성하는 SGT의 제조 방법과 그 결과인 SGT의 구조를 제공하는 것을 목적으로 한다.
본 발명의 반도체 장치의 제조 방법은, 기판 상에 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층은 각각의 단(端)에서 접속되어 폐루프를 형성하고 있고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 핀 형상 실리콘층의 상부에 제 1 기둥 형상 실리콘층을 형성하고, 상기 제 2 핀 형상 실리콘층의 상부에 제 2 기둥 형상 실리콘층을 형성하는 제 1 공정과, 상기 제 1 기둥 형상 실리콘층의 폭은 상기 제 1 핀 형상 실리콘층의 폭과 동일하고, 상기 제 2 기둥 형상 실리콘층의 폭은 상기 제 2 핀 형상 실리콘층의 폭과 동일하며, 상기 제 1 공정 후, 상기 제 1 기둥 형상 실리콘층 상부와 상기 제 1 핀 형상 실리콘층 상부와 상기 제 1 기둥 형상 실리콘층 하부에 불순물을 주입하여 확산층을 형성하고, 상기 제 2 기둥 형상 실리콘층 상부와 상기 제 2 핀 형상 실리콘층 상부와 상기 제 2 기둥 형상 실리콘층 하부에 불순물을 주입하여 확산층을 형성하는 제 2 공정과, 상기 제 2 공정 후, 게이트 절연막과 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극과 폴리실리콘 게이트 배선을 작성하는 제 3 공정과, 상기 게이트 절연막은 상기 제 1 기둥 형상 실리콘층과 상기 제 2 기둥 형상 실리콘층의 주위와 상부를 덮고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극은 게이트 절연막을 덮고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선 형성 후의 폴리실리콘의 상면(上面)은, 상기 제 1 기둥 형상 실리콘층 상부의 상기 확산층 상의 상기 게이트 절연막과 상기 제 2 기둥 형상 실리콘층 상부의 상기 확산층 상의 상기 게이트 절연막보다 높은 위치이고, 상기 제 3 공정 후, 상기 제 1 핀 형상 실리콘층 상부의 상기 확산층 상부와 상기 제 2 핀 형상 실리콘층 상부의 상기 확산층 상부에 실리사이드를 형성하는 제 4 공정과, 상기 제 4 공정 후, 층간 절연막을 퇴적하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 노출하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 에칭한 후, 금속을 퇴적하고, 제 1 금속 게이트 전극과 제 2 금속 게이트 전극과 금속 게이트 배선을 형성하는 제 5 공정과, 상기 제 1 금속 게이트 전극과 제 2 금속 게이트 전극에 접속된 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층에 직교하는 방향으로 연장되는 금속 게이트 배선이고, 상기 제 5 공정 후, 콘택트를 형성하는 제 6 공정과, 상기 제 1 기둥 형상 실리콘층 상부의 상기 확산층과 상기 콘택트는 직접 접속되는 것이며, 상기 제 2 기둥 형상 실리콘층 상부의 상기 확산층과 상기 콘택트는 직접 접속되는 것을 갖는 것을 특징으로 한다.
또한, 상기 제 1 공정으로서, 기판 상에 더미 패턴을 형성하기 위해 제 2 산화막을 퇴적하고, 더미 패턴을 형성하기 위한 제 1 레지스트를 형성하고, 상기 제 2 산화막을 에칭하고, 더미 패턴을 형성하고, 상기 제 1 레지스트를 제거하고, 제 1 질화막을 퇴적하고, 상기 제 1 질화막을 에칭하고, 사이드월 형상으로 잔존시키고, 상기 더미 패턴의 주위에 제 1 질화막 사이드월을 형성하고, 상기 더미 패턴을 제거하고, 상기 제 1 질화막 사이드월을 마스크로 하여 상기 기판을 에칭하고, 각각의 단에서 접속되어 폐루프가 형성된 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 질화막 사이드월을 제거하고, 상기 제 1 절연막을 에치백하고, 상기 제 1 핀 형상 실리콘층의 상부와 상기 제 2 핀 형상 실리콘층의 상부를 노출하고, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘에 직교하도록 제 2 레지스트를 형성하고, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층을 에칭하여, 상기 제 2 레지스트를 제거하는 것에 의해, 상기 제 1 핀 형상 실리콘층과 상기 제 2 레지스트가 직교하는 부분이 제 1 기둥 형상 실리콘층으로 되도록 상기 제 1 기둥 형상 실리콘층을 형성하고, 상기 제 2 핀 형상 실리콘층과 상기 제 2 레지스트가 직교하는 부분이 상기 제 2 기둥 형상 실리콘층으로 되도록 제 2 기둥 형상 실리콘층을 형성하는 것을 특징으로 한다.
또한, 상기 제 1 공정 후, 상기 제 2 공정으로서, 제 1 공정 후의 구조 전체에 제 3 산화막을 퇴적하고, 제 2 질화막을 형성하고, 상기 제 2 질화막을 에칭하고, 사이드월 형상으로 잔존시키고, 불순물을 주입하고, 제 1 기둥 형상 실리콘층 상부와, 제 1 핀 형상 실리콘층 상부와, 제 2 기둥 형상 실리콘층 상부와, 제 2 핀 형상 실리콘층 상부에 확산층을 형성하고, 상기 제 2 질화막과 상기 제 3 산화막을 제거하고, 열처리를 행하는 것을 특징으로 한다.
상기 제 2 공정 후, 상기 제 3 공정으로서, 실리콘 기둥을 둘러싸도록 게이트 절연막을 형성하고, 폴리실리콘을 퇴적하고, 평탄화 후의 상기 폴리실리콘의 상면이 상기 제 1 기둥 형상 실리콘층 상부의 확산층 상의 상기 게이트 절연막보다 높고, 상기 제 2 기둥 형상 실리콘층 상부의 확산층 상의 상기 게이트 절연막보다 높은 위치로 되도록 평탄화를 하고, 제 3 질화막을 퇴적하고, 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 형성하기 위한 제 3 레지스트를 형성하고, 상기 제 3 질화막을 에칭하고, 상기 폴리실리콘을 에칭하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 형성하고, 상기 게이트 절연막을 에칭하고, 상기 제 3 레지스트를 제거하는 것을 특징으로 한다.
또한, 상기 제 3 공정 후의 구조 전체에, 제 4 질화막을 퇴적하고, 상기 제 4 질화막을 에칭하고, 사이드월 형상으로 잔존시키고, 금속을 퇴적하고, 실리사이드를 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 상부의 확산층의 상부에 형성하는 것을 특징으로 한다.
또한, 상기 제 4 공정 후의 구조 전체에, 제 5 질화막을 퇴적하고, 층간 절연막을 퇴적하고, 화학 기계 연마에 의해 평탄화하고, 화학 기계 연마에 의해 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 노출하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 에칭하고, 금속을 퇴적하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선이 있던 부분에 상기 금속을 매립하고, 상기 금속을 에칭하고, 제 1 기둥 형상 실리콘층 상부의 확산층 상의 게이트 절연막과, 제 2 기둥 형상 실리콘층 상부의 확산층 상의 게이트 절연막을 노출하고, 제 1 금속 게이트 전극, 제 2 금속 게이트 전극, 금속 게이트 배선을 형성하는 것을 특징으로 한다.
또한, 기판 상에 형성된 제 1 핀 형상 실리콘층과, 기판 상에 형성된, 상기 제 1 핀 형상 실리콘층과 함께 각각의 단에서 접속되어 폐루프를 형성하는 제 2 핀 형상 실리콘층과, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층의 주위에 형성된 제 1 절연막과, 상기 제 1 핀 형상 실리콘층 상에 형성된, 상기 제 1 핀 형상 실리콘층의 폭과 동일한 폭을 가지는 제 1 기둥 형상 실리콘층과, 상기 제 2 핀 형상 실리콘층 상에 형성된, 상기 제 2 핀 형상 실리콘층의 폭과 동일한 폭을 가지는 제 2 기둥 형상 실리콘층과, 상기 제 1 핀 형상 실리콘층 상부와 상기 제 1 기둥 형상 실리콘층의 하부에 형성된 확산층과, 상기 제 1 기둥 형상 실리콘층의 상부에 형성된 확산층과, 상기 제 2 핀 형상 실리콘층의 상부와 상기 제 2 기둥 형상 실리콘층의 하부에 형성된 확산층과, 상기 제 2 기둥 형상 실리콘층의 상부에 형성된 확산층과, 상기 제 1 핀 형상 실리콘층의 상부와 상기 제 2 핀 형상 실리콘층의 상부의 확산층의 상부에 형성된 실리사이드와, 상기 제 1 기둥 형상 실리콘층의 주위에 형성된 게이트 절연막과, 상기 게이트 절연막의 주위에 형성된 제 1 금속 게이트 전극과, 상기 제 2 기둥 형상 실리콘층의 주위에 형성된 게이트 절연막과, 상기 게이트 절연막의 주위에 형성된 제 2 금속 게이트 전극과, 상기 제 1 금속 게이트 전극과 상기 제 2 금속 게이트 전극에 접속된 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층에 직교하는 방향으로 연장되는 금속 게이트 배선과, 상기 제 1 기둥 형상 실리콘층 상부에 형성된 확산층 상에 형성된 콘택트와, 상기 제 2 기둥 형상 실리콘층 상부에 형성된 확산층 상에 형성된 콘택트를 갖되, 상기 제 1 기둥 형상 실리콘층 상부에 형성된 확산층과 상기 콘택트는 직접 접속되고, 상기 제 2 기둥 형상 실리콘층 상부에 형성된 확산층과 상기 콘택트는 직접 접속되는 것을 특징으로 한다.
본 발명에 의하면, 게이트 배선과 기판간의 기생 용량을 저감하고, 게이트 라스트 프로세스이고, 하나의 더미 패턴으로 2개의 트랜지스터를 형성하는 SGT의 제조 방법과 그 결과인 SGT의 구조를 제공할 수 있다.
더미 패턴의 주위에 측벽을 형성하고, 그 측벽을 마스크로 하여 기판을 에칭함으로써, 핀을 형성하고, 하나의 더미 패턴으로 2개의 트랜지스터를 형성한다고 하는 종래의 FINFET의 제조 방법을 기초로 했기 때문에, 하나의 더미 패턴으로 2개의 SGT를 용이하게 형성할 수 있다.
이에 부가하여, 종래는 기둥 형상 실리콘층 상부에 실리사이드를 형성하고 있었지만, 폴리실리콘의 퇴적 온도가 실리사이드를 형성하기 위한 온도보다 높기 때문에, 실리사이드는 폴리실리콘 게이트 형성 후에 형성해야 하므로, 실리콘 기둥 상부에 실리사이드를 형성하려고 하면, 폴리실리콘 게이트 형성 후에, 폴리실리콘 게이트 전극의 상부에 구멍을 뚫고, 구멍의 측벽에 절연막의 사이드월을 형성한 후, 실리사이드를 형성하고, 뚫은 구멍에 절연막을 매립한다고 하는 제조 공정수의 증가라고 하는 결점이 있었기 때문에, 폴리실리콘 게이트 전극과 폴리실리콘 게이트 배선 형성 전에 확산층을 형성하고, 기둥 형상 실리콘층을 폴리실리콘 게이트 전극으로 덮고, 실리사이드를 핀 형상 실리콘층 상부에만 형성하는 것에 의해, 폴리실리콘으로 게이트를 작성하고, 그 후, 층간 절연막을 퇴적한 후, 화학 기계 연마에 의해 폴리실리콘 게이트를 노출하고, 폴리실리콘 게이트를 에칭한 후, 금속을 퇴적하는 종래의 메탈 게이트 라스트의 제조 방법을 이용할 수 있으므로, 메탈 게이트 SGT를 용이하게 형성할 수 있다.
도 1(a)는 본 발명에 따른 반도체 장치의 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 2(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 3(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 4(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 5(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 6(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 7(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 8(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 9(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 10(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 11(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 12(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 13(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 14(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 15(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 16(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 17(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 18(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 19(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 20(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 21(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 22(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 23(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 24(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 25(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 26(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 27(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 28(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 29(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 30(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 31(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 32(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 33(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 34(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 35(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 36(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 37(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 38(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 39(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 40(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 41(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 42(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 43(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 44(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 45(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 46(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
도 47(a)는 본 발명에 따른 반도체 장치의 제조 방법에 관한 평면도이고, (b)는 (a)의 X-X'선에서의 단면도이며, (c)는 (a)의 Y-Y'선에서의 단면도이다.
이하에, 본 발명의 실시 형태에 따른 SGT의 구조를 형성하기 위한 제조 공정을, 도 2~도 47을 참조하여 설명한다.
기판 상에 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 핀 형상 실리콘층의 상부에 제 1 기둥 형상 실리콘층을 형성하고, 상기 제 2 핀 형상 실리콘층의 상부에 제 2 기둥 형상 실리콘층을 형성하는 제조 방법을 나타낸다. 도 2에 나타내는 바와 같이, 실리콘 기판(101) 상에 더미 패턴을 형성하기 위해 제 2 산화막(102)을 퇴적한다. 질화막이나, 산화막과 폴리실리콘이라고 하는 적층막이어도 좋다.
도 3에 나타내는 바와 같이, 더미 패턴을 형성하기 위한 제 1 레지스트(103)를 형성한다.
도 4에 나타내는 바와 같이, 제 2 산화막(102)을 에칭하고, 더미 패턴(102)을 형성한다.
도 5에 나타내는 바와 같이, 제 1 레지스트(103)를 제거한다.
도 6에 나타내는 바와 같이, 제 1 질화막(104)을 퇴적한다.
도 7에 나타내는 바와 같이, 제 1 질화막(104)을 에칭하고, 사이드월 형상으로 잔존시킨다. 더미 패턴(102)의 주위에 제 1 질화막 사이드월(104)이 형성되었다. 이렇게 형성된 제 1 질화막 사이드월(104)을 이용하여 실리콘을 에칭하는 것에 의해, 각각의 단에서 접속되어 폐루프가 형성된 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106)이 형성되게 된다.
도 8에 나타내는 바와 같이, 더미 패턴(102)을 제거한다.
도 9에 나타내는 바와 같이, 제 1 질화막 사이드월(104)을 마스크로 하여 실리콘 기판(101)을 에칭하고, 각각의 단에서 접속되어 폐루프가 형성된 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106)을 형성한다.
도 10에 나타내는 바와 같이, 상기 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106)의 주위에 제 1 절연막(107)을 형성한다.
제 1 절연막으로서 고밀도 플라스마에 의한 산화막이나 저압 화학 기상 퇴적에 의한 산화막을 이용하여도 좋다.
도 11에 나타내는 바와 같이, 제 1 질화막 사이드월(104)을 제거한다. 실리콘 에칭 중이나 산화막 퇴적 중에, 제 1 질화막 사이드월(104)이 제거된 경우, 이 공정은 불필요하다.
도 12에 나타내는 바와 같이, 제 1 절연막(107)을 에치백하여, 제 1 핀 형상 실리콘층(105)의 상부와 제 2 핀 형상 실리콘층(106)의 상부를 노출시킨다.
도 13에 나타내는 바와 같이, 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106)에 직교하도록 제 2 레지스트(108)를 형성한다. 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106)과 제 2 레지스트(108)가 직교하는 부분이 기둥 형상 실리콘층으로 되는 부분이다. 라인 형상의 레지스트를 이용할 수 있기 때문에, 패턴 후에 레지스트가 무너질 가능성이 낮아, 안정된 프로세스로 된다.
도 14에 나타내는 바와 같이, 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106)을 에칭한다. 제 1 핀 형상 실리콘층(105)과 제 2 레지스트(108)이 직교하는 부분이 제 1 기둥 형상 실리콘층(109)으로 된다. 제 2 핀 형상 실리콘층(106)과 제 2 레지스트(108)가 직교하는 부분이 제 2 기둥 형상 실리콘층(110)으로 된다. 따라서, 제 1 기둥 형상 실리콘층(109)의 폭은 제 1 핀 형상 실리콘층(105)의 폭과 동일하게 된다. 제 2 기둥 형상 실리콘층(110)의 폭은 제 2 핀 형상 실리콘층(106)의 폭과 동일하게 된다.
제 1 핀 형상 실리콘층(105)의 상부에 제 1 기둥 형상 실리콘층(109)이 형성되고, 제 2 핀 형상 실리콘층(106)의 상부에 제 2 기둥 형상 실리콘층(110)이 형성되고, 제 1 핀 형상 실리콘층(105), 제 2 핀 형상 실리콘층(106)의 주위에는 제 1 절연막(107)이 형성된 구조로 된다.
도 15에 나타내는 바와 같이, 제 2 레지스트(108)를 제거한다.
다음으로, 게이트 라스트(gate last)로 하기 위해서, 제 1 기둥 형상 실리콘층(109) 상부와 제 1 핀 형상 실리콘층(105) 상부와 제 1 기둥 형상 실리콘층(109) 하부에 불순물을 주입하여 확산층을 형성하고, 제 2 기둥 형상 실리콘층(110) 상부와 제 2 핀 형상 실리콘층(106) 상부와 제 2 기둥 형상 실리콘층(110) 하부에 불순물을 주입하여 확산층을 형성하는 제조 방법을 나타낸다.
도 16에 나타내는 바와 같이, 제 3 산화막(111)을 퇴적하고, 제 2 질화막(112)을 형성한다. 이후에, 기둥 형상 실리콘층 상부는 게이트 절연막 및 폴리실리콘 게이트 전극으로 덮이게 되기 때문에, 덮이기 전에, 기둥 형상 실리콘층 상부에 확산층을 형성한다.
도 17에 나타내는 바와 같이, 제 2 질화막(112)을 에칭하고, 사이드월 형상으로 잔존시킨다.
도 18에 나타내는 바와 같이 비소나 인이나 붕소라고 하는 불순물을 주입하여, 제 1 기둥 형상 실리콘층(109) 상부에 확산층(113), 제 1 핀 형상 실리콘층(105) 상부에 확산층(115, 116), 제 2 기둥 형상 실리콘층(110) 상부에 확산층(114), 제 2 핀 형상 실리콘층(106) 상부에 확산층(115, 116)을 형성한다.
도 19에 나타내는 바와 같이, 제 2 질화막(112)과 제 3 산화막(111)을 제거한다.
도 20에 나타내는 바와 같이 열처리를 행한다. 제 1 핀 형상 실리콘층(105) 상부와 제 2 핀 형상 실리콘층(106) 상부의 확산층(115, 116)은 접촉되어 확산층(117)으로 된다. 이상으로부터 게이트 라스트로 하기 위해서, 제 1 기둥 형상 실리콘층(109) 상부와 제 1 핀 형상 실리콘층(105) 상부와 제 1 기둥 형상 실리콘층(109) 하부에 불순물을 주입하여 확산층(113, 117)이 형성되고, 제 2 기둥 형상 실리콘층(110) 상부와 제 2 핀 형상 실리콘층(106) 상부와 제 2 기둥 형상 실리콘층(110) 하부에 불순물을 주입하여 확산층(114, 117)이 형성되었다.
다음으로, 게이트 라스트로 하기 위해서, 폴리실리콘으로 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)을 작성하는 제조 방법을 나타낸다. 게이트 라스트로 하기 위해서 층간 절연막을 퇴적한 후, 화학 기계 연마에 의해 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 노출하는 것이기 때문에, 화학 기계 연마에 의해 기둥 형상 실리콘층 상부가 노출되지 않도록 할 필요가 있다.
도 21에 나타내는 바와 같이, 게이트 절연막(118)을 형성하고, 폴리실리콘(119)을 퇴적하고 평탄화한다. 평탄화 후의 폴리실리콘(119)의 상면은, 제 1 기둥 형상 실리콘층(109) 상부의 확산층(113) 상의 게이트 절연막(118)보다 높고, 제 2 기둥 형상 실리콘층(110) 상부의 확산층(114) 상의 게이트 절연막(118)보다 높은 위치로 한다. 이것에 의해, 게이트 라스트로 하기 위해서 층간 절연막을 퇴적한 후, 화학 기계 연마에 의해 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 노출했을 때, 화학 기계 연마에 의해 기둥 형상 실리콘층 상부가 노출되지 않게 된다.
또, 제 3 질화막(120)을 퇴적한다. 이 제 3 질화막(120)은, 실리사이드를 제 1 핀 형상 실리콘층(105) 상부와 제 2 핀 형상 실리콘층(106) 상부에 형성할 때, 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c) 상부에 실리사이드가 형성되는 것을 저해하는 막이다.
도 22에 나타내는 바와 같이, 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)을 형성하기 위한 제 3 레지스트(121)를 형성한다. 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106)에 대해 게이트 배선으로 되는 부분이 직교하는 것이 바람직하다. 게이트 배선과 기판간의 기생 용량을 저감하기 위해서이다.
도 23에 나타내는 바와 같이, 제 3 질화막(120)을 에칭하고, 폴리실리콘(119)을 에칭하고, 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)을 형성한다.
도 24에 나타내는 바와 같이, 게이트 절연막(118)을 에칭한다.
도 25에 나타내는 바와 같이, 제 3 레지스트(121)를 제거한다.
이상에 의해 게이트 라스트로 하기 위해서, 폴리실리콘으로 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)을 형성하는 제조 방법이 나타내어졌다. 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)의 형성 후의 폴리실리콘의 상면은, 제 1 기둥 형상 실리콘층(109) 상부의 확산층(113) 상의 게이트 절연막(118)보다 높고, 제 2 기둥 형상 실리콘층(110) 상부의 확산층(114) 상의 게이트 절연막(118)보다 높은 위치로 되어 있다.
다음으로, 제 1 핀 형상 실리콘층(105) 상부의 확산층(117) 상부와 제 2 핀 형상 실리콘층(106) 상부의 확산층(117) 상부에 실리사이드를 형성하는 제조 방법을 나타낸다.
제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트(119a) 및 폴리실리콘 게이트 배선(119c) 상부와 제 1 기둥 형상 실리콘층(109) 상부의 확산층(113)과 제 2 기둥 형상 실리콘층(110) 상부의 확산층(114)에는, 실리사이드를 형성하지 않는 것이 특징이다. 제 1 기둥 형상 실리콘층(109) 상부의 확산층(113)과 제 2 기둥 형상 실리콘층(110) 상부의 확산층(114)에 실리사이드를 형성하고자 하면, 제조 공정이 증대한다.
도 26에 나타내는 바와 같이, 제 4 질화막(122)을 퇴적한다.
도 27에 나타내는 바와 같이, 제 4 질화막(122)을 에칭하여, 사이드월 형상으로 잔존시킨다.
도 28에 나타내는 바와 같이, 니켈, 코발트라고 하는 금속을 퇴적하고, 실리사이드(123)를 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106)의 상부의 확산층(117)의 상부에 형성한다. 이 때, 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)은 제 4 질화막(122), 제 3 질화막(120)으로 덮이고, 제 1 기둥 형상 실리콘층(109) 상의 확산층(113)과 제 2 기둥 형상 실리콘층(110) 상의 확산층(114)은, 게이트 절연막(118)과 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)으로 덮여 있기 때문에, 실리사이드가 형성되지 않는다.
이상에 의해 제 1 핀 형상 실리콘층(105) 상부의 확산층(117) 상부와 제 2 핀 형상 실리콘층(106) 상부의 확산층(117) 상부에 실리사이드를 형성하는 제조 방법을 나타내었다.
다음으로, 층간 절연막(125)을 퇴적하고, 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)을 노출하고, 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)을 에칭한 후, 금속(126)을 퇴적하고, 제 1 금속 게이트 전극(126b)과 제 2 금속 게이트 전극(126a)과 금속 게이트 배선(126c)을 형성하는 게이트 라스트의 제조 방법을 나타낸다.
도 29에 나타내는 바와 같이, 실리사이드(123)를 보호하기 위해서, 제 5 질화막(124)을 퇴적한다.
도 30에 나타내는 바와 같이, 층간 절연막(125)을 퇴적하고, 화학 기계 연마에 의해 평탄화한다.
도 31에 나타내는 바와 같이, 화학 기계 연마에 의해 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)을 노출한다.
도 32에 나타내는 바와 같이, 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)을 에칭한다. 웨트(wet) 에칭이 바람직하다.
도 33에 나타내는 바와 같이 금속(126)을 퇴적하고, 평탄화하고, 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)이 있던 부분에 금속(126)을 매립한다. 원자층 퇴적을 이용하는 것이 바람직하다.
도 34에 나타내는 바와 같이, 금속(126)을 에칭하여, 제 1 기둥 형상 실리콘층(109) 상부의 확산층(113) 상의 게이트 절연막(118)과, 제 2 기둥 형상 실리콘층(110) 상부의 확산층(114) 상의 게이트 절연막(118)을 노출한다. 제 1 금속 게이트 전극(126b), 제 2 금속 게이트 전극(126a), 금속 게이트 배선(126c)이 형성된다.
층간 절연막(125)을 퇴적하고, 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)을 노출하고, 제 1 폴리실리콘 게이트 전극(119b)과 제 2 폴리실리콘 게이트 전극(119a) 및 폴리실리콘 게이트 배선(119c)을 에칭한 후, 금속(126)을 퇴적하고, 제 1 금속 게이트 전극(126b)과 제 2 금속 게이트 전극(126a)과 금속 게이트 배선(126c)을 형성하는 게이트 라스트의 제조 방법을 나타내었다.
다음으로, 콘택트를 형성하기 위한 제조 방법을 나타낸다. 제 1 기둥 형상 실리콘층(109) 상부의 확산층(113)과 제 2 기둥 형상 실리콘층(110) 상부의 확산층(114)에 실리사이드를 형성하지 않기 때문에, 콘택트와 제 1 기둥 형상 실리콘층(109) 상부의 확산층(113)이 직접 접속되고, 콘택트와 제 2 기둥 형상 실리콘층(110) 상부의 확산층(114)이 직접 접속되게 된다.
도 35에 나타내는 바와 같이, 층간 절연막(127)을 퇴적하고 평탄화한다.
도 36에 나타내는 바와 같이, 제 1 기둥 형상 실리콘층(109) 상부와 제 2 기둥 형상 실리콘층(110) 상부에 콘택트 홀(contact hole)을 형성하기 위한 제 4 레지스트(128)를 형성한다.
도 37에 나타내는 바와 같이, 층간 절연막(127)을 에칭하고, 콘택트 홀(129)을 형성한다.
도 38에 나타내는 바와 같이, 제 4 레지스트(128)를 제거한다.
도 39에 나타내는 바와 같이, 금속 게이트 배선(126c) 상, 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106) 상에 콘택트 홀을 형성하기 위한 제 5 레지스트(130)를 형성한다.
도 40에 나타내는 바와 같이, 층간 절연막(127, 125)을 에칭하고, 콘택트 홀(131, 132)을 형성한다.
도 41에 나타내는 바와 같이, 제 5 레지스트(130)를 제거한다.
도 42에 나타내는 바와 같이, 제 5 질화막(124)과 게이트 절연막(118)을 에칭하고, 실리사이드(123)와 확산층(113, 114)을 노출시킨다.
도 43에 나타내는 바와 같이, 금속을 퇴적하고, 콘택트(133, 134, 135)를 형성한다. 이상에 의해 콘택트를 형성하기 위한 제조 방법을 나타내었다. 제 1 기둥 형상 실리콘층(109) 상부의 확산층(113)과 제 2 기둥 형상 실리콘층(110) 상부의 확산층(114)에 실리사이드를 형성하지 않기 때문에, 콘택트(134)와 제 1 기둥 형상 실리콘층(109) 상부의 확산층(113)이 직접 접속되고, 콘택트(134)와 제 2 기둥 형상 실리콘층(110) 상부의 확산층(114)이 직접 접속되게 된다.
다음으로, 금속 배선층을 형성하기 위한 제조 방법을 나타낸다.
도 44에 나타내는 바와 같이, 금속(136)을 퇴적한다.
도 45에 나타내는 바와 같이, 금속 배선을 형성하기 위한 제 6 레지스트(137, 138, 139)를 형성한다.
도 46에 나타내는 바와 같이, 금속(136)을 에칭하고, 금속 배선(140, 141, 142)을 형성한다.
도 47에 나타내는 바와 같이, 제 6 레지스트(137, 138, 139)를 제거한다.
이상에 의해 금속 배선층을 형성하기 위한 제조 방법을 나타내었다.
상기 제조 방법의 결과를 도 1에 나타낸다.
기판(101) 상에 형성된 제 1 핀 형상 실리콘층(105)과, 기판(101) 상에 형성된 제 2 핀 형상 실리콘층(106)과, 상기 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106)은 각각의 단에서 접속되어 폐루프를 형성하고 있고, 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106)의 주위에 형성된 제 1 절연막(107)과, 제 1 핀 형상 실리콘층(105) 상에 형성된 제 1 기둥 형상 실리콘층(109)과, 제 2 핀 형상 실리콘층(106) 상에 형성된 제 2 기둥 형상 실리콘층(110)과, 제 1 기둥 형상 실리콘층(109)의 폭은 제 1 핀 형상 실리콘층(105)의 폭과 동일하고, 제 2 기둥 형상 실리콘층(110)의 폭은 제 2 핀 형상 실리콘층(106)의 폭과 동일하고, 제 1 핀 형상 실리콘층(105)의 상부와 제 1 기둥 형상 실리콘층(109)의 하부에 형성된 확산층(117)과, 제 1 기둥 형상 실리콘층(109)의 상부에 형성된 확산층(113)과, 제 2 핀 형상 실리콘층(106)의 상부와 제 2 기둥 형상 실리콘층(110)의 하부에 형성된 확산층(117)과, 제 2 기둥 형상 실리콘층(110)의 상부에 형성된 확산층(114)과, 제 1 핀 형상 실리콘층(105)의 상부와 제 2 핀 형상 실리콘층(106)의 상부의 확산층(117)의 상부에 형성된 실리사이드(123)와, 제 1 기둥 형상 실리콘층(109)의 주위에 형성된 게이트 절연막(118)과, 게이트 절연막(118)의 주위에 형성된 제 1 금속 게이트 전극(126b)과, 제 2 기둥 형상 실리콘층(110)의 주위에 형성된 게이트 절연막(118)과, 게이트 절연막(118)의 주위에 형성된 제 2 금속 게이트 전극(126a)과, 제 1 금속 게이트 전극(126b)과 제 2 금속 게이트 전극(126a)에 접속된 제 1 핀 형상 실리콘층(105)과 제 2 핀 형상 실리콘층(106)에 직교하는 방향으로 연장되는 금속 게이트 배선(126c)과, 제 1 기둥 형상 실리콘층(109) 상부에 형성된 확산층(113) 상에 형성된 콘택트(134)와, 제 2 기둥 형상 실리콘층(110) 상부에 형성된 확산층(114) 상에 형성된 콘택트(134)를 갖고, 제 1 기둥 형상 실리콘층(109) 상부에 형성된 확산층(113)과 콘택트(134)는 직접 접속되고, 제 2 기둥 형상 실리콘층(110) 상부에 형성된 확산층(114)과 콘택트(134)는 직접 접속되는 구조로 된다.
이상으로부터, 게이트 배선과 기판간의 기생 용량을 저감하고, 게이트 라스트 프로세스이고, 하나의 더미 패턴으로 2개의 트랜지스터를 형성하는 SGT의 제조 방법과 그 결과인 SGT의 구조를 제공할 수 있다.
101: 실리콘 기판 102: 제 2 산화막, 더미 패턴
103: 제 1 레지스트
104: 제 1 질화막, 제 1 질화막 사이드월
105: 제 1 핀 형상 실리콘층 106: 제 2 핀 형상 실리콘층
107: 제 1 절연막 108: 제 2 레지스트
109: 제 1 기둥 형상 실리콘층 110: 제 2 기둥 형상 실리콘층
111: 제 3 산화막 112: 제 2 질화막
113: 확산층 114: 확산층
115: 확산층 116: 확산층
117: 확산층 118: 게이트 절연막
119: 폴리실리콘 119a: 제 2 폴리실리콘 게이트 전극
119b: 제 1 폴리실리콘 게이트 전극 119c: 폴리실리콘 게이트 배선
120: 제 3 질화막 121: 제 3 레지스트
122: 제 4 질화막 123: 실리사이드
124: 제 5 질화막 125: 층간 절연막
126: 금속 126a: 제 2 금속 게이트 전극
126b: 제 1 금속 게이트 전극 126c: 금속 게이트 배선
127: 층간 절연막 128: 제 4 레지스트
129: 콘택트 홀 130: 제 5 레지스트
131: 콘택트 홀 132: 콘택트 홀
133: 콘택트 134: 콘택트
135: 콘택트 136: 금속
137: 제 6 레지스트 138: 제 6 레지스트
139: 제 6 레지스트 140: 금속 배선
141: 금속 배선 142: 금속 배선

Claims (7)

  1. 기판 상에 제 1 핀(fin) 형상 실리콘층과 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층은 각각의 단(端)에서 접속되어 폐루프를 형성하고 있고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 핀 형상 실리콘층의 상부에 제 1 기둥 형상 실리콘층을 형성하고, 상기 제 2 핀 형상 실리콘층의 상부에 제 2 기둥 형상 실리콘층을 형성하는 제 1 공정 - 상기 제 1 기둥 형상 실리콘층의 폭은 상기 제 1 핀 형상 실리콘층의 폭과 동일하고, 상기 제 2 기둥 형상 실리콘층의 폭은 상기 제 2 핀 형상 실리콘층의 폭과 동일함 - 과,
    상기 제 1 공정 후, 상기 제 1 기둥 형상 실리콘층 상부와 상기 제 1 핀 형상 실리콘층 상부와 상기 제 1 기둥 형상 실리콘층 하부에 불순물을 주입하여 확산층을 형성하고, 상기 제 2 기둥 형상 실리콘층 상부와 상기 제 2 핀 형상 실리콘층 상부와 상기 제 2 기둥 형상 실리콘층 하부에 불순물을 주입하여 확산층을 형성하는 제 2 공정과,
    상기 제 2 공정 후, 게이트 절연막과 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극과 폴리실리콘 게이트 배선을 작성하는 제 3 공정 - 상기 게이트 절연막은 상기 제 1 기둥 형상 실리콘층과 상기 제 2 기둥 형상 실리콘층의 주위와 상부를 덮고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극은 게이트 절연막을 덮고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선 형성 후의 폴리실리콘의 상면(上面)은 상기 제 1 기둥 형상 실리콘층 상부의 상기 확산층 상의 상기 게이트 절연막과 상기 제 2 기둥 형상 실리콘층 상부의 상기 확산층 상의 상기 게이트 절연막보다 높은 위치임 - 과,
    상기 제 3 공정 후, 상기 제 1 핀 형상 실리콘층 상부의 상기 확산층 상부와 상기 제 2 핀 형상 실리콘층 상부의 상기 확산층 상부에 실리사이드를 형성하는 제 4 공정과,
    상기 제 4 공정 후, 층간 절연막을 퇴적하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 노출하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 에칭한 후, 금속을 퇴적하고, 제 1 금속 게이트 전극과 제 2 금속 게이트 전극과 금속 게이트 배선을 형성하는 제 5 공정 - 상기 제 1 금속 게이트 전극과 제 2 금속 게이트 전극에 접속된 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층에 직교하는 방향으로 연장되는 금속 게이트 배선임 - 과,
    상기 제 5 공정 후, 콘택트를 형성하는 제 6 공정 - 상기 제 1 기둥 형상 실리콘층 상부의 상기 확산층과 상기 콘택트는 직접 접속되는 것이고, 상기 제 2 기둥 형상 실리콘층 상부의 상기 확산층과 상기 콘택트는 직접 접속되는 것임 -
    을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 1 공정으로서, 기판 상에 더미 패턴을 형성하기 위해 제 2 산화막을 퇴적하고, 더미 패턴을 형성하기 위한 제 1 레지스트를 형성하고, 상기 제 2 산화막을 에칭하고, 더미 패턴을 형성하고, 상기 제 1 레지스트를 제거하고, 제 1 질화막을 퇴적하고, 상기 제 1 질화막을 에칭하고, 사이드월 형상으로 잔존시키고, 상기 더미 패턴의 주위에 제 1 질화막 사이드월을 형성하고, 상기 더미 패턴을 제거하고, 상기 제 1 질화막 사이드월을 마스크로 하여 상기 기판을 에칭하고, 각각의 단에서 접속되어 폐루프가 형성된 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층을 형성하고, 상기 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 주위에 제 1 절연막을 형성하고, 상기 제 1 질화막 사이드월을 제거하고, 상기 제 1 절연막을 에치백하고, 상기 제 1 핀 형상 실리콘층의 상부와 상기 제 2 핀 형상 실리콘층의 상부를 노출하고, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘에 직교하도록 제 2 레지스트를 형성하고, 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층을 에칭하고, 상기 제 2 레지스트를 제거하는 것에 의해, 상기 제 1 핀 형상 실리콘층과 상기 제 2 레지스트가 직교하는 부분이 제 1 기둥 형상 실리콘층으로 되도록 상기 제 1 기둥 형상 실리콘층을 형성하고, 상기 제 2 핀 형상 실리콘층과 상기 제 2 레지스트가 직교하는 부분이 상기 제 2 기둥 형상 실리콘층으로 되도록 제 2 기둥 형상 실리콘층을 형성하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 1 공정 후, 상기 제 2 공정으로서, 제 1 공정 후의 구조 전체에 제 3 산화막을 퇴적하고, 제 2 질화막을 형성하고, 상기 제 2 질화막을 에칭하고, 사이드월 형상으로 잔존시키고, 불순물을 주입하고, 제 1 기둥 형상 실리콘층 상부와, 제 1 핀 형상 실리콘층 상부와, 제 2 기둥 형상 실리콘층 상부와, 제 2 핀 형상 실리콘층 상부에 확산층을 형성하고, 상기 제 2 질화막과 상기 제 3 산화막을 제거하고, 열처리를 행하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 제 2 공정 후, 상기 제 3 공정으로서, 실리콘 기둥을 둘러싸도록 게이트 절연막을 형성하고, 폴리실리콘을 퇴적하고, 평탄화 후의 상기 폴리실리콘의 상면이 상기 제 1 기둥 형상 실리콘층 상부의 확산층 상의 상기 게이트 절연막보다 높고, 상기 제 2 기둥 형상 실리콘층 상부의 확산층 상의 상기 게이트 절연막보다 높은 위치로 되도록 평탄화를 하고, 제 3 질화막을 퇴적하고, 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 형성하기 위한 제 3 레지스트를 형성하고, 상기 제 3 질화막을 에칭하고, 상기 폴리실리콘을 에칭하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 형성하고, 상기 게이트 절연막을 에칭하고, 상기 제 3 레지스트를 제거하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 제 3 공정 후의 구조 전체에, 제 4 질화막을 퇴적하고, 상기 제 4 질화막을 에칭하고, 사이드월 형상으로 잔존시키고, 금속을 퇴적하고, 실리사이드를 제 1 핀 형상 실리콘층과 제 2 핀 형상 실리콘층의 상부의 확산층의 상부에 형성하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 4 공정 후의 구조 전체에, 제 5 질화막을 퇴적하고, 층간 절연막을 퇴적하고, 화학 기계 연마에 의해 평탄화하고, 화학 기계 연마에 의해 제 1 폴리실리콘 게이트 전극과 제 2 폴리실리콘 게이트 전극 및 폴리실리콘 게이트 배선을 노출하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선을 에칭하고, 금속을 퇴적하고, 상기 제 1 폴리실리콘 게이트 전극과 상기 제 2 폴리실리콘 게이트 전극 및 상기 폴리실리콘 게이트 배선이 있던 부분에 상기 금속을 매립하고, 상기 금속을 에칭하고, 제 1 기둥 형상 실리콘층 상부의 확산층 상의 게이트 절연막과, 제 2 기둥 형상 실리콘층 상부의 확산층상의 게이트 절연막을 노출하고, 제 1 금속 게이트 전극, 제 2 금속 게이트 전극, 금속 게이트 배선을 형성하는 것
    을 특징으로 하는 반도체 장치의 제조 방법.
  7. 기판 상에 형성된 제 1 핀 형상 실리콘층과,
    기판 상에 형성된, 상기 제 1 핀 형상 실리콘층과 함께 각각의 단에서 접속되어 폐루프를 형성하는 제 2 핀 형상 실리콘층과,
    상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층의 주위에 형성된 제 1 절연막과,
    상기 제 1 핀 형상 실리콘층 상에 형성된, 상기 제 1 핀 형상 실리콘층의 폭과 동일한 폭을 가지는 제 1 기둥 형상 실리콘층과,
    상기 제 2 핀 형상 실리콘층 상에 형성된, 상기 제 2 핀 형상 실리콘층의 폭과 동일한 폭을 가지는 제 2 기둥 형상 실리콘층과,
    상기 제 1 핀 형상 실리콘층 상부와 상기 제 1 기둥 형상 실리콘층의 하부에 형성된 확산층과,
    상기 제 1 기둥 형상 실리콘층의 상부에 형성된 확산층과,
    상기 제 2 핀 형상 실리콘층의 상부와 상기 제 2 기둥 형상 실리콘층의 하부에 형성된 확산층과,
    상기 제 2 기둥 형상 실리콘층의 상부에 형성된 확산층과,
    상기 제 1 핀 형상 실리콘층의 상부와 상기 제 2 핀 형상 실리콘층의 상부의 확산층의 상부에 형성된 실리사이드와,
    상기 제 1 기둥 형상 실리콘층의 주위에 형성된 게이트 절연막과,
    상기 게이트 절연막의 주위에 형성된 제 1 금속 게이트 전극과,
    상기 제 2 기둥 형상 실리콘층의 주위에 형성된 게이트 절연막과,
    상기 게이트 절연막의 주위에 형성된 제 2 금속 게이트 전극과,
    상기 제 1 금속 게이트 전극과 상기 제 2 금속 게이트 전극에 접속된 상기 제 1 핀 형상 실리콘층과 상기 제 2 핀 형상 실리콘층에 직교하는 방향으로 연장되는 금속 게이트 배선과,
    상기 제 1 기둥 형상 실리콘층 상부에 형성된 확산층 상에 형성된 콘택트와,
    상기 제 2 기둥 형상 실리콘층 상부에 형성된 확산층 상에 형성된 콘택트
    를 갖되,
    상기 제 1 기둥 형상 실리콘층 상부에 형성된 확산층과 상기 콘택트는 직접 접속되고, 상기 제 2 기둥 형상 실리콘층 상부에 형성된 확산층과 상기 콘택트는 직접 접속되는 것
    을 특징으로 하는 반도체 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130100186A (ko) * 2011-12-19 2013-09-09 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 반도체 장치의 제조 방법과 반도체 장치
WO2014199433A1 (ja) 2013-06-10 2014-12-18 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2015008387A1 (ja) 2013-07-19 2015-01-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置の製造方法、及び、半導体装置
WO2015083287A1 (ja) * 2013-12-06 2015-06-11 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及び半導体装置の製造方法
US9780213B2 (en) * 2014-04-15 2017-10-03 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having a reversed T-shaped profile in the metal gate line-end
US9608116B2 (en) * 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
JP6285393B2 (ja) * 2015-06-04 2018-02-28 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置
JP6235686B2 (ja) * 2016-11-30 2017-11-22 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
CN109148607B (zh) * 2017-06-27 2021-08-13 中芯国际集成电路制造(上海)有限公司 半导体装置、mos电容器及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009095997A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体装置およびその製造方法
JP2010073869A (ja) * 2008-09-18 2010-04-02 Toshiba Corp 半導体装置およびその製造方法
JP4577592B2 (ja) * 2009-04-20 2010-11-10 日本ユニサンティスエレクトロニクス株式会社 半導体装置の製造方法
JP2011071235A (ja) * 2009-09-24 2011-04-07 Toshiba Corp 半導体装置及びその製造方法
JP5602414B2 (ja) * 2009-11-05 2014-10-08 ピーエスフォー ルクスコ エスエイアールエル 半導体装置の製造方法および半導体装置

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